JPS61265814A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPS61265814A JPS61265814A JP10860285A JP10860285A JPS61265814A JP S61265814 A JPS61265814 A JP S61265814A JP 10860285 A JP10860285 A JP 10860285A JP 10860285 A JP10860285 A JP 10860285A JP S61265814 A JPS61265814 A JP S61265814A
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- source gas
- epitaxial growing
- layer
- selective epitaxial
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- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置の製造方法に関し、特にＧ
ａ Ａ ｓ層のエピタキシャル成長方法に関する。
ａ Ａ ｓ層のエピタキシャル成長方法に関する。
板ｌとこの左右に開孔部を有する８ｉ（Ｊ２膜５をマス
クとし、開孔部にのみＭＯＣＶＤ（Ｍｅｔａｌｏｒ−ｇ
ａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ ）法により選択的にＧ ａ Ａ ｓ層６を
エピタキシャル成長させることによシ形成していた。尚
２はイオン注入による活性層、４は絶縁膜からなる側壁
である。
クとし、開孔部にのみＭＯＣＶＤ（Ｍｅｔａｌｏｒ−ｇ
ａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ ）法により選択的にＧ ａ Ａ ｓ層６を
エピタキシャル成長させることによシ形成していた。尚
２はイオン注入による活性層、４は絶縁膜からなる側壁
である。
しかしながらこのような従来の製造方法では。
選択エピタキシャル成長が不完全であり、マスクとして
用いたゲート電極３及び８ｉ０２膜５上に反応生成物と
しての多結晶Ｇａ Ａ ｓ粒７の付着が認められる。
用いたゲート電極３及び８ｉ０２膜５上に反応生成物と
しての多結晶Ｇａ Ａ ｓ粒７の付着が認められる。
この付着物は、選択エピタキシャル成長後のＰＥＴまた
はＩＣの製造工程において、ホトレジストマスクのキズ
となったシ、また電極および配線等の形既において支障
となる欠点がおる。従ってウェットエツチング等の方法
でこの多結晶ＧａＡｓ粒の付着物を除去する工程が必要
である。
はＩＣの製造工程において、ホトレジストマスクのキズ
となったシ、また電極および配線等の形既において支障
となる欠点がおる。従ってウェットエツチング等の方法
でこの多結晶ＧａＡｓ粒の付着物を除去する工程が必要
である。
この多結晶Ｇ ａＡ ｓ粒７のグー）を極４上及び５ｉ
０２膜５上への付着を防ぐには付着そのもの（生核現象
）を防止するか気相中でエツチング除去すれはよい。
０２膜５上への付着を防ぐには付着そのもの（生核現象
）を防止するか気相中でエツチング除去すれはよい。
選択エピタキシャル成長初期よりトリメチルガリウム（
以下ＴＭＧａと記す）とアルシンからなるソースガスに
ＨＣ２ｔ−導入すれば、エピタキシャル層不要部への生
核現象はおさえられ、完全な選択エピタキシャル成長層
が得られる。
以下ＴＭＧａと記す）とアルシンからなるソースガスに
ＨＣ２ｔ−導入すれば、エピタキシャル層不要部への生
核現象はおさえられ、完全な選択エピタキシャル成長層
が得られる。
しかしながら、選択エピタキシャル成長の初期よシ反応
炉内にＨＣ４ｉ導入すると、第３図に示すようなｒｌｌ
１８ Ｊが形成される。これは反応性に富むＣｔが、８
ｉ０２膜５上およびゲート電極上のＧ ａ Ａ ｓ粒の
成長を押えるが、反応性が大きいために、８ｉ０２膜５
との境界部をエツチングしてしまう為である。
炉内にＨＣ４ｉ導入すると、第３図に示すようなｒｌｌ
１８ Ｊが形成される。これは反応性に富むＣｔが、８
ｉ０２膜５上およびゲート電極上のＧ ａ Ａ ｓ粒の
成長を押えるが、反応性が大きいために、８ｉ０２膜５
との境界部をエツチングしてしまう為である。
このような「溝８」が発生した場合、ソースとドレイン
間の抵抗が大きくなシＦＥＴ特性は低下し好ましくない
。
間の抵抗が大きくなシＦＥＴ特性は低下し好ましくない
。
また成長初期よｐＨＣ１を導入することは、活性１２が
エツチングされるエッチバック効果をもたらし、選択エ
ピタキシアル層はオートドーピングを受け、活性層２の
不純物を含むことになり、この現象もＦＥＴ等の特性に
悪影響を及ばず。
エツチングされるエッチバック効果をもたらし、選択エ
ピタキシアル層はオートドーピングを受け、活性層２の
不純物を含むことになり、この現象もＦＥＴ等の特性に
悪影響を及ばず。
本発明の目的は上記欠点を除去し、マスクとして用いる
ゲート電極及び絶縁膜等の上にＧ ａ Ａ ｓ粒を残す
ことなく必要な領域上に選択エピタキシャル層を形成す
ることのできる化合物半導体装置の製造方法を提供する
ことＩＣｉる。
ゲート電極及び絶縁膜等の上にＧ ａ Ａ ｓ粒を残す
ことなく必要な領域上に選択エピタキシャル層を形成す
ることのできる化合物半導体装置の製造方法を提供する
ことＩＣｉる。
本発明の化合物半導体装置の製造方法は、ＧａＡｓ基根
上にＭＯＣＶＤ法によシ選択的にＧ ａ Ａ ｓ層をエ
ピタキシャル成長させる化合物半導体装置の製造方法で
ろって、ソースガスを用いて所定の厚さのＧ ａ Ａ
ｓ層を成長させたのちにソースガスに塩化水素を加えて
連続的にＧａ Ａ ｓ層の成長を行なうものである。
上にＭＯＣＶＤ法によシ選択的にＧ ａ Ａ ｓ層をエ
ピタキシャル成長させる化合物半導体装置の製造方法で
ろって、ソースガスを用いて所定の厚さのＧ ａ Ａ
ｓ層を成長させたのちにソースガスに塩化水素を加えて
連続的にＧａ Ａ ｓ層の成長を行なうものである。
次に本発明の実施例を図面を用いて説明する。
第１図（ａｌ〜（ｃｌは本発明の一実施例を説明するた
めの工程断面図でるる。実際のＧａＡｓ Ｉ Ｃではい
ろいろな素子領域が存在するが、ここではＭＥＳＦＥＴ
の領域を例として説明する。
めの工程断面図でるる。実際のＧａＡｓ Ｉ Ｃではい
ろいろな素子領域が存在するが、ここではＭＥＳＦＥＴ
の領域を例として説明する。
第１図１ａｌは、選択エピタキシアル成長前のＭＥ８Ｐ
ＥＴ形成領域を示している。すなわち半絶縁性ＧａＡｓ
基板」にイオン注入により活性層２を形成する。次にタ
ングステンやタングステンシリサイド等の耐熱性金属に
よシゲート電極３を形成する。
ＥＴ形成領域を示している。すなわち半絶縁性ＧａＡｓ
基板」にイオン注入により活性層２を形成する。次にタ
ングステンやタングステンシリサイド等の耐熱性金属に
よシゲート電極３を形成する。
次に全面に５ｉ０２等の絶縁膜を形成し友のち、ドライ
エツチング法によシエ、チングし、ゲート電極３０両面
に絶縁膜からなる側壁４を形成する。
エツチング法によシエ、チングし、ゲート電極３０両面
に絶縁膜からなる側壁４を形成する。
続いてエピタキシャル成長の不要領域ｆ ８ ｉ ０２
膜５でおおっておく。
膜５でおおっておく。
次に第り図ｉｂｌに示すようにＭＯＣＶＤ法によりＧ
ａ Ａ ｓの選択エピタキシャル成長を行なう。成長温
度は６５０℃、使用ガスはソースガスとしてのＴＭＧａ
およびアルシン（ＡｓＨ３）と、キャリアーガスとして
のＨ２である。
ａ Ａ ｓの選択エピタキシャル成長を行なう。成長温
度は６５０℃、使用ガスはソースガスとしてのＴＭＧａ
およびアルシン（ＡｓＨ３）と、キャリアーガスとして
のＨ２である。
第１図（ｂｌはこの条件で２分３０秒間成長したもので
るり、本実施例の途中工程のものでめる。
るり、本実施例の途中工程のものでめる。
ＧａＡｓ基板りの露出部には、選択エピタキシャル成長
によるＧａＡｓ層６ａが形成される。このＧａＡｓ層６
ａｔｘＦＥＴのソース・ビレ。インとなる領域である。
によるＧａＡｓ層６ａが形成される。このＧａＡｓ層６
ａｔｘＦＥＴのソース・ビレ。インとなる領域である。
しかしマスクとして用いるゲート電極３および５ｉ０２
膜５上には、多結晶のＧ ａ Ａ ｓ粒７が付着する。
膜５上には、多結晶のＧ ａ Ａ ｓ粒７が付着する。
次に第３図（ｃｌに示すようにソースガスとしてＴＭＧ
ａとアルシンを用いて２分３０秒間エピタキシャル成長
した後にソースガス中に４０〜５ｏチのＨＣｔを導入し
、連続的に約１分間エピタキシャル成長を行なう。
ａとアルシンを用いて２分３０秒間エピタキシャル成長
した後にソースガス中に４０〜５ｏチのＨＣｔを導入し
、連続的に約１分間エピタキシャル成長を行なう。
ＧａＡｓ層６ｂは第１図１ｂ＋と比較すると、多少厚く
成長している。しかし、ゲート電極３および５ｉＱ２膜
５上の多結晶Ｇ ａ Ａ ｓ粒７は完全に工、チング除
去される。また第３図で示したＧ ａＡ ｓ基板ｌのエ
ツチングによる「溝」も形成されない。
成長している。しかし、ゲート電極３および５ｉＱ２膜
５上の多結晶Ｇ ａ Ａ ｓ粒７は完全に工、チング除
去される。また第３図で示したＧ ａＡ ｓ基板ｌのエ
ツチングによる「溝」も形成されない。
以上、詳細に説明したように、本発明によれはＭＯＣＶ
Ｄ ＠によるＧａ Ａ ｓ層の選択エピタキシャル成
長において、あらかじめソースガスのみでエピタキシャ
ル成長を行っ九後に、連続的にソースガスにＨＣ／、’
ｉ導入することにより非エピタキシャル成長領域への多
結晶Ｇａ Ａ ｓ粒の付着を防止でき、更に、マスク材
と成長したＧａＡｓｅとの境界部におけるＧ ａ Ａ
ｓ基板へのエツチングによる「溝」の形成されない化合
物半導体装置の製造方法が得られる。
Ｄ ＠によるＧａ Ａ ｓ層の選択エピタキシャル成
長において、あらかじめソースガスのみでエピタキシャ
ル成長を行っ九後に、連続的にソースガスにＨＣ／、’
ｉ導入することにより非エピタキシャル成長領域への多
結晶Ｇａ Ａ ｓ粒の付着を防止でき、更に、マスク材
と成長したＧａＡｓｅとの境界部におけるＧ ａ Ａ
ｓ基板へのエツチングによる「溝」の形成されない化合
物半導体装置の製造方法が得られる。
ＧａＡｓ％板へのエツチングによる「溝」がないためＫ
ＦＥＴの特性は向上し、さらに多結晶ＧａＡｓ粒の付着
の防止ができるため、電極形成、配線加工等が容易とな
る。
ＦＥＴの特性は向上し、さらに多結晶ＧａＡｓ粒の付着
の防止ができるため、電極形成、配線加工等が容易とな
る。
第１図（ａｌ〜（ｃｌは本発明の一実施例を説明するた
めの工程断面図、第２図及び第３図は従来の化合物半導
体装置の製造方法を説明するための断面図である。 ■・・・・・・ＧａＡｓ基板、２・・・・・・活性層、
３・・・・・・ゲート電極、４・・・・・・側壁、５・
・・・・・Ｆ３ｉ０２膜、６，６ａ。 ６ｂ・・・・・・Ｇ ａ Ａ ８層、７・・・・・・Ｇ
ａＡｓ粒、８・・・・・・溝。 ！’ｆｌ！Ｉ
めの工程断面図、第２図及び第３図は従来の化合物半導
体装置の製造方法を説明するための断面図である。 ■・・・・・・ＧａＡｓ基板、２・・・・・・活性層、
３・・・・・・ゲート電極、４・・・・・・側壁、５・
・・・・・Ｆ３ｉ０２膜、６，６ａ。 ６ｂ・・・・・・Ｇ ａ Ａ ８層、７・・・・・・Ｇ
ａＡｓ粒、８・・・・・・溝。 ！’ｆｌ！Ｉ
Claims (1)
- ＧａＡｓ基板上にＭＯＣＶＤ法により選択的にＧａＡ
ｓ層をエピタキシャル成長させる化合物半導体装置の製
造方法において、ソースガスを用いて所定の厚さのＧａ
Ａｓ層を成長させたのちにソースガスに塩化水素を加え
て連続的にＧａＡｓ層の成長を行なうことを特徴とする
化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10860285A JPS61265814A (ja) | 1985-05-20 | 1985-05-20 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10860285A JPS61265814A (ja) | 1985-05-20 | 1985-05-20 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61265814A true JPS61265814A (ja) | 1986-11-25 |
Family
ID=14488957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10860285A Pending JPS61265814A (ja) | 1985-05-20 | 1985-05-20 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265814A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230723A (ja) * | 1989-03-03 | 1990-09-13 | Nec Corp | 化合物半導体の気相成長方法 |
| US7361563B2 (en) * | 2004-06-17 | 2008-04-22 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a selective epitaxial growth technique |
| US7611973B2 (en) | 2004-06-17 | 2009-11-03 | Samsung Electronics Co., Ltd. | Methods of selectively forming epitaxial semiconductor layer on single crystalline semiconductor and semiconductor devices fabricated using the same |
| US7855126B2 (en) | 2004-06-17 | 2010-12-21 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same |
| US8703592B2 (en) | 2010-03-19 | 2014-04-22 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having faceted semiconductor patterns |
| JP2015512139A (ja) * | 2012-01-13 | 2015-04-23 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 基板上に第ｉｉｉ−ｖ族層を堆積させる方法 |
-
1985
- 1985-05-20 JP JP10860285A patent/JPS61265814A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230723A (ja) * | 1989-03-03 | 1990-09-13 | Nec Corp | 化合物半導体の気相成長方法 |
| US7361563B2 (en) * | 2004-06-17 | 2008-04-22 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a selective epitaxial growth technique |
| US7611973B2 (en) | 2004-06-17 | 2009-11-03 | Samsung Electronics Co., Ltd. | Methods of selectively forming epitaxial semiconductor layer on single crystalline semiconductor and semiconductor devices fabricated using the same |
| US7855126B2 (en) | 2004-06-17 | 2010-12-21 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same |
| US8703592B2 (en) | 2010-03-19 | 2014-04-22 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having faceted semiconductor patterns |
| JP2015512139A (ja) * | 2012-01-13 | 2015-04-23 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 基板上に第ｉｉｉ−ｖ族層を堆積させる方法 |
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