JP2853226B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2853226B2 JP2853226B2 JP34058289A JP34058289A JP2853226B2 JP 2853226 B2 JP2853226 B2 JP 2853226B2 JP 34058289 A JP34058289 A JP 34058289A JP 34058289 A JP34058289 A JP 34058289A JP 2853226 B2 JP2853226 B2 JP 2853226B2
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Description
【発明の詳細な説明】 〔概 要〕 本発明は、半導体装置およびその製造方法に関し、 Si基板からIII−Ｖ族化合物半導体ヘテロエピタキシ
ャル成長層中へのSi混入を防止すると共に大口径化に十
分な基板の機械的強度を確保した半導体装置およびその
製造方法を提供することを目的とし、 本発明の半導体装置は、表面の酸素濃度が１×1017cm
-3以下であり、内部の酸素濃度が前記表面の酸素濃度よ
り高くかつ１×1017cm-3以上であるSi基板と、前記Si基
板の表面に接して成長されたIII−Ｖ族化合物半導体層
とを備えて構成し、 本発明の半導体装置の製造方法は、Si基板に対して不
活性雰囲気中で加熱処理を施し、表面の酸素濃度を１×
1017cm-3以下にせしめ、内部の酸素濃度は前記表面の酸
素濃度より高くかつ１×1017cm-3以上に維持する工程
と、前記Si基板の表面にIII−Ｖ族化合物半導体を成長
する工程とを含むように構成する。
ャル成長層中へのSi混入を防止すると共に大口径化に十
分な基板の機械的強度を確保した半導体装置およびその
製造方法を提供することを目的とし、 本発明の半導体装置は、表面の酸素濃度が１×1017cm
-3以下であり、内部の酸素濃度が前記表面の酸素濃度よ
り高くかつ１×1017cm-3以上であるSi基板と、前記Si基
板の表面に接して成長されたIII−Ｖ族化合物半導体層
とを備えて構成し、 本発明の半導体装置の製造方法は、Si基板に対して不
活性雰囲気中で加熱処理を施し、表面の酸素濃度を１×
1017cm-3以下にせしめ、内部の酸素濃度は前記表面の酸
素濃度より高くかつ１×1017cm-3以上に維持する工程
と、前記Si基板の表面にIII−Ｖ族化合物半導体を成長
する工程とを含むように構成する。
本発明は、半導体装置およびその製造方法に関する。
近年、III−Ｖ族化合物半導体を用いた集積回路の集
積度が向上し、それに伴ってチップサイズが大型化して
いる。このような集積回路の生産性を向上させるために
は、基板の大口径化が必要である。
積度が向上し、それに伴ってチップサイズが大型化して
いる。このような集積回路の生産性を向上させるために
は、基板の大口径化が必要である。
III−Ｖ族化合物半導体は大口径の単結晶インゴット
を製造することが困難であるため、大口径化が可能なSi
基板上にIII−Ｖ族化合物半導体をヘテロエピタキシャ
ル成長することにより大口径化を図っている。
を製造することが困難であるため、大口径化が可能なSi
基板上にIII−Ｖ族化合物半導体をヘテロエピタキシャ
ル成長することにより大口径化を図っている。
しかしながら、その際に基板のSiがヘテロエピタキシ
ャル成長層中に拡散して混入する。III−Ｖ族化合物半
導体のヘテロエピタキシャル成長層のSi混入領域では、
Siがドナーとして作用して電気抵抗が低下するため、ヘ
テロエピタキシャル成長層中に形成した素子とSi基板と
の間の電気的絶縁およびヘテロエピタキシャル成長層中
の素子間の電気的絶縁が不十分になって、素子特性を劣
化させる原因となっていた。
ャル成長層中に拡散して混入する。III−Ｖ族化合物半
導体のヘテロエピタキシャル成長層のSi混入領域では、
Siがドナーとして作用して電気抵抗が低下するため、ヘ
テロエピタキシャル成長層中に形成した素子とSi基板と
の間の電気的絶縁およびヘテロエピタキシャル成長層中
の素子間の電気的絶縁が不十分になって、素子特性を劣
化させる原因となっていた。
本発明は、Si基板からIII−Ｖ族化合物半導体ヘテロ
エピタキシャル成長層中へのSi混入を防止すると共に大
口径化に十分な基板な機械的強度を確保した半導体装置
およびその製造方法を提供することを目的とする。
エピタキシャル成長層中へのSi混入を防止すると共に大
口径化に十分な基板な機械的強度を確保した半導体装置
およびその製造方法を提供することを目的とする。
上記の目的は、本発明によれば、表面の酸素濃度が１
×1017cm-3以下であり、内部の酸素濃度が前記表面の酸
素濃度より高くかつ１×1017cm-3以上であるSi基板と、
前記Si基板の表面に接して成長されたIII−Ｖ族化合物
半導体層とを備えることを特徴とする半導体装置、また
はSi基板に対して不活性雰囲気中で加熱処理を施し、表
面の酸素濃度を１×1017cm-3以下にせしめ、内部の酸素
濃度は前記表面の酸素濃度より高くかつ１×1017cm-3以
上に維持する工程と、前記Si基板の表面にIII−Ｖ族化
合物半導体を成長する工程とを含むことを特徴とする半
導体装置の製造方法によって達成される。
×1017cm-3以下であり、内部の酸素濃度が前記表面の酸
素濃度より高くかつ１×1017cm-3以上であるSi基板と、
前記Si基板の表面に接して成長されたIII−Ｖ族化合物
半導体層とを備えることを特徴とする半導体装置、また
はSi基板に対して不活性雰囲気中で加熱処理を施し、表
面の酸素濃度を１×1017cm-3以下にせしめ、内部の酸素
濃度は前記表面の酸素濃度より高くかつ１×1017cm-3以
上に維持する工程と、前記Si基板の表面にIII−Ｖ族化
合物半導体を成長する工程とを含むことを特徴とする半
導体装置の製造方法によって達成される。
本発明者が種々の実験を行った結果、表面の酸素濃度
が１×1017cm-3以下のSiの表面にIII−Ｖ族化合物半導
体を成長した場合は、ヘテロエピタキシャル成長したII
I−Ｖ族化合物半導体中へのSiの混入が抑制できること
が判明した。
が１×1017cm-3以下のSiの表面にIII−Ｖ族化合物半導
体を成長した場合は、ヘテロエピタキシャル成長したII
I−Ｖ族化合物半導体中へのSiの混入が抑制できること
が判明した。
本発明は、この知見を基に構成されている。
また、Si基板全体の酸素濃度を低下させるためには、
いわゆるフローティングゾーン法によって作製する必要
があり、コスト高となるばかりか、機械的強度が低下す
る恐れもある。
いわゆるフローティングゾーン法によって作製する必要
があり、コスト高となるばかりか、機械的強度が低下す
る恐れもある。
しかし、本発明者は、ヘテロエピタキシャル成長層中
へのSi混入を防止するには、Si基板全体の酸素濃度を低
下させる必要はなく、成長を行う基板表面の酸素濃度を
低下させれば十分であること、また表面の酸素濃度を低
下させても内部の酸素濃度を低下させずに維持しておけ
ば基板の機械的強度を確保できることを見出した。
へのSi混入を防止するには、Si基板全体の酸素濃度を低
下させる必要はなく、成長を行う基板表面の酸素濃度を
低下させれば十分であること、また表面の酸素濃度を低
下させても内部の酸素濃度を低下させずに維持しておけ
ば基板の機械的強度を確保できることを見出した。
エピタキシャル成長したIII−Ｖ族化合物半導体層中
へのSi混入を、素子特性を確保するのに十分な程度まで
防止するには、エピタキシャル成長を行うSi基板表面の
酸素濃度が1017cm-3以下であることが必要である。Si基
板表面のSi濃度は、できるだけ低いこと望ましく、1016
cm-3以下とすることが望ましい。
へのSi混入を、素子特性を確保するのに十分な程度まで
防止するには、エピタキシャル成長を行うSi基板表面の
酸素濃度が1017cm-3以下であることが必要である。Si基
板表面のSi濃度は、できるだけ低いこと望ましく、1016
cm-3以下とすることが望ましい。
Si基板内部の酸素濃度は、基板口径に応じて十分な機
械的強度が確保される濃度とすることができる。
械的強度が確保される濃度とすることができる。
第１図に、種々の表面酸素濃度のSi基板上にIII−Ｖ
族化合物半導体としてGaAsを有機金属化学気相成長法
（MOCVD法）によりヘテロエピタキシャル成長させた場
合の、基板／成長層界面付近のSi濃度分布を示す。いず
れの場合も、基板表面の深さ15μｍ程度までを図中に表
示した酸素濃度とし、基板内部の酸素濃度は1018cm-3で
ある。基板表面酸素濃度1018cm-3同図中の曲線１）では
GaAs層側の１μｍ程度までSi混入が認められるが、基板
表面酸素濃度が1017cm-3以下（同図中の曲線２および
３）になるとSi混入が著しく低減され、実質的に素子特
性に影響するSi混入は防止されている。また、基板内部
酸素濃度が1018cm-3程度であれば、Si基板の機械的強度
は十分に確保される。
族化合物半導体としてGaAsを有機金属化学気相成長法
（MOCVD法）によりヘテロエピタキシャル成長させた場
合の、基板／成長層界面付近のSi濃度分布を示す。いず
れの場合も、基板表面の深さ15μｍ程度までを図中に表
示した酸素濃度とし、基板内部の酸素濃度は1018cm-3で
ある。基板表面酸素濃度1018cm-3同図中の曲線１）では
GaAs層側の１μｍ程度までSi混入が認められるが、基板
表面酸素濃度が1017cm-3以下（同図中の曲線２および
３）になるとSi混入が著しく低減され、実質的に素子特
性に影響するSi混入は防止されている。また、基板内部
酸素濃度が1018cm-3程度であれば、Si基板の機械的強度
は十分に確保される。
本発明においては、Si基板の表面を1017cm-3以下の低
酸素濃度とすることによりヘテロエピタキシャル成長層
中へのSi混入を防止し、且つ基板内部の酸素濃度を適宜
選択できることにより十分な機械的強度を確保する。
酸素濃度とすることによりヘテロエピタキシャル成長層
中へのSi混入を防止し、且つ基板内部の酸素濃度を適宜
選択できることにより十分な機械的強度を確保する。
以下に、実施例により本発明をより詳細に説明する。
〔実施例１〕 第２図（ａ）は、本実施例の構成を示している。
まず、Si基板１表面の酸素濃度を低下させる処理とし
て、Si基板１を通常の酸化炉内に装入し、温度1100℃、
N2雰囲気中で30〜60分間加熱した。この加熱処理によっ
て形成されたSi基板表面（深さ10〜30μｍまで）の低酸
素濃度領域２の酸素濃度は1016cm-3であった。
て、Si基板１を通常の酸化炉内に装入し、温度1100℃、
N2雰囲気中で30〜60分間加熱した。この加熱処理によっ
て形成されたSi基板表面（深さ10〜30μｍまで）の低酸
素濃度領域２の酸素濃度は1016cm-3であった。
この低酸素濃度領域２上に、M.Akiyama,Y.Kawarada,a
nd K.Kawanisi:Jpn.J.Appl.Phys.vol.23 L843（1984）
に記載されている減圧MOCVD法による二段階成長法を用
いて、GaAs層３をヘテロエピタキシャル成長させた。Ga
As層３の原料としては、AsH3およびTMG（トリメチルガ
リウム）を用いた。全成長過程を通して、反応管内の圧
力を70Torrとした。手順は以下の通りであった。
nd K.Kawanisi:Jpn.J.Appl.Phys.vol.23 L843（1984）
に記載されている減圧MOCVD法による二段階成長法を用
いて、GaAs層３をヘテロエピタキシャル成長させた。Ga
As層３の原料としては、AsH3およびTMG（トリメチルガ
リウム）を用いた。全成長過程を通して、反応管内の圧
力を70Torrとした。手順は以下の通りであった。
前記加熱処理済みのSi基板をHF水溶液中で洗浄処理
し、水洗した後、反応管内のサセプターに装入した。反
応管内にH2およびAsH3をそれぞれ12SLMおよび30SCCMの
流量で導入し、基板を1000℃に10分間加熱した。次に、
H2およびAsH3の流量をそれぞれ12LMおよび0.25LMとし、
TMGを13.3SCCMの流量で導入し、基板温度を450℃にし
て、先ず、下地となるアモルファス状のGaAs層（図示せ
ず）を50〜200Åの厚さに成長させた。その後、基板温
度を600〜700℃に上げて、H2、AsH3、およびTMGの流量
をそれぞれ12SLM、0.1SLM、および33.3SCCMとして、GaA
s層３を２〜３μｍ成長させた。
し、水洗した後、反応管内のサセプターに装入した。反
応管内にH2およびAsH3をそれぞれ12SLMおよび30SCCMの
流量で導入し、基板を1000℃に10分間加熱した。次に、
H2およびAsH3の流量をそれぞれ12LMおよび0.25LMとし、
TMGを13.3SCCMの流量で導入し、基板温度を450℃にし
て、先ず、下地となるアモルファス状のGaAs層（図示せ
ず）を50〜200Åの厚さに成長させた。その後、基板温
度を600〜700℃に上げて、H2、AsH3、およびTMGの流量
をそれぞれ12SLM、0.1SLM、および33.3SCCMとして、GaA
s層３を２〜３μｍ成長させた。
基板/GaAs層ヘテロ界面付近のSi濃度分布は第１図の
曲線３と同様であり、実質的に素子特性に影響するSi混
入は防止されていた。
曲線３と同様であり、実質的に素子特性に影響するSi混
入は防止されていた。
〔実施例２〕 第２図（ｂ）は、本実施例を説明する図である。
まず、表面酸素濃度の低いSi基板を得る別の手段とし
て、酸素濃度1017〜1019cm-3のSi基板１上に、下記の２
段階の手順で低酸素濃度Si層４をエピタキシャル成長さ
せた。第１段階として、上記Si基板を流量10/minのH2
気流中で1000℃に加熱して20分間保持することにより、
基板表面のSiO2層を除去した。第２段階として、H2およ
びSiH4をそれぞれ10/minおよび100cc/minの流量で流
し、基板を1000℃に加熱して１〜3.3時間保持すること
により、Si基板上に低酸素濃度Si層４を厚さ３〜10μｍ
にエピタキシャル成長させた。表面酸素濃度は1016cm-3
であった。
て、酸素濃度1017〜1019cm-3のSi基板１上に、下記の２
段階の手順で低酸素濃度Si層４をエピタキシャル成長さ
せた。第１段階として、上記Si基板を流量10/minのH2
気流中で1000℃に加熱して20分間保持することにより、
基板表面のSiO2層を除去した。第２段階として、H2およ
びSiH4をそれぞれ10/minおよび100cc/minの流量で流
し、基板を1000℃に加熱して１〜3.3時間保持すること
により、Si基板上に低酸素濃度Si層４を厚さ３〜10μｍ
にエピタキシャル成長させた。表面酸素濃度は1016cm-3
であった。
次に、このSi基板を用いて、上記低酸素濃度Si層４上
に、実施例１と同様の手順でGaAs層３をヘテロエピタキ
シャル成長させた。
に、実施例１と同様の手順でGaAs層３をヘテロエピタキ
シャル成長させた。
低酸素濃度Si層4/GaAs層３ヘテロ界面付近のSi濃度分
布は第１図の曲線３と同様であり、実質的に素子特性に
影響するSi混入は防止されていた。
布は第１図の曲線３と同様であり、実質的に素子特性に
影響するSi混入は防止されていた。
以上説明したように、本発明によれば、Si基板からII
I−Ｖ族化合物半導体ヘテロエピタキシャル成長層中へ
のSi混入を防止すると共に大口径化に十分な基板の機械
的強度を確保してIII−Ｖ族化合物半導体をエピタキシ
ャル成長させることができる。
I−Ｖ族化合物半導体ヘテロエピタキシャル成長層中へ
のSi混入を防止すると共に大口径化に十分な基板の機械
的強度を確保してIII−Ｖ族化合物半導体をエピタキシ
ャル成長させることができる。
第１図は、種々の表面酸素濃度のSi基板について、GaAs
ヘテロエピタキシャル成長層とSi基板との界面付近のSi
濃度分布を示すグラフ、および 第２図（ａ）および（ｂ）は、本発明の実施例を説明す
るための断面図である。 1:Si基板、2:低酸素濃度領域、 3:GaAs層、4:低酸素濃度Si層。
ヘテロエピタキシャル成長層とSi基板との界面付近のSi
濃度分布を示すグラフ、および 第２図（ａ）および（ｂ）は、本発明の実施例を説明す
るための断面図である。 1:Si基板、2:低酸素濃度領域、 3:GaAs層、4:低酸素濃度Si層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−20612（ＪＰ，Ａ) 特開 昭60−148127（ＪＰ，Ａ) 特開 平１−312840（ＪＰ，Ａ) 特開 平３−133121（ＪＰ，Ａ) 特開 平３−160725（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/20 H01L 21/205
Claims (3)
- 【請求項１】表面の酸素濃度が１×1017cm-3以下であ
り、内部の酸素濃度が前記表面の酸素濃度より高くかつ
１×1017cm-3以上であるSi基板と、前記Si基板の表面に
接して成長されたIII−Ｖ族化合物半導体層とを備える
ことを特徴とする半導体装置。 - 【請求項２】前記Si基板の表面は、エピタキシャル成長
された酸素濃度が１×1017cm-3以下のSi層で構成される
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】Si基板に対して不活性雰囲気中で加熱処理
を施し、表面の酸素濃度を１×1017cm-3以下にせしめ、
内部の酸素濃度は前記表面の酸素濃度より高くかつ１×
1017cm-3以上に維持する工程と、前記Si基板の表面にII
I−Ｖ族化合物半導体を成長する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34058289A JP2853226B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34058289A JP2853226B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203225A JPH03203225A (ja) | 1991-09-04 |
| JP2853226B2 true JP2853226B2 (ja) | 1999-02-03 |
Family
ID=18338378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34058289A Expired - Lifetime JP2853226B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853226B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127326A (ja) * | 1999-08-13 | 2001-05-11 | Oki Electric Ind Co Ltd | 半導体基板及びその製造方法、並びに、この半導体基板を用いた太陽電池及びその製造方法 |
-
1989
- 1989-12-29 JP JP34058289A patent/JP2853226B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03203225A (ja) | 1991-09-04 |
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