JPS6294944A - ３−５化合物半導体のｍｉｓ構造形成方法 - Google Patents
３−５化合物半導体のｍｉｓ構造形成方法Info
- Publication number
- JPS6294944A JPS6294944A JP23575285A JP23575285A JPS6294944A JP S6294944 A JPS6294944 A JP S6294944A JP 23575285 A JP23575285 A JP 23575285A JP 23575285 A JP23575285 A JP 23575285A JP S6294944 A JPS6294944 A JP S6294944A
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- JP
- Japan
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- susceptor
- compound semiconductor
- iii
- flow rate
- gaas
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- Pending
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発ＢＡは半導体装置の製造方法、更に詳しくはｍ−■
化合物半導体のＭＩＳデバイス構造の形成方法に関する
ものでおる。
化合物半導体のＭＩＳデバイス構造の形成方法に関する
ものでおる。
■−■化付物半導体のＭＩＳデバイスの特性は絶縁膜と
半導体との界面特性に太きく依存する。従来、良好な界
面特性金得るために、絶縁体膜の被着直前の川−Ｖ化合
物半導体表面に水素プラズマ処理、ばＧａＡｓ基板に対
しては水素プラズマ処理、塩化水素によるガスエツチン
グ、ＩｎＰ基板に対してはブロムメタノールによるガス
エツチングが行なわｎてきた。
半導体との界面特性に太きく依存する。従来、良好な界
面特性金得るために、絶縁体膜の被着直前の川−Ｖ化合
物半導体表面に水素プラズマ処理、ばＧａＡｓ基板に対
しては水素プラズマ処理、塩化水素によるガスエツチン
グ、ＩｎＰ基板に対してはブロムメタノールによるガス
エツチングが行なわｎてきた。
しかしプラズマ処理、ガスエツチング等の処理はその処
理条件の制御が困難であり、再現性が良くない。殊に表
面処理条件によって、得らｎるＭ工Ｓデバイスの特性は
大きく変わるので、こＡ１−１ｔデバイス製造上大きな
問題である。良好なＭＩＳデバイス特性を実現するため
に重要とさｎる絶縁体膜被着面前の半導体表面の清浄に
ついて従来上記のような難点があった。
理条件の制御が困難であり、再現性が良くない。殊に表
面処理条件によって、得らｎるＭ工Ｓデバイスの特性は
大きく変わるので、こＡ１−１ｔデバイス製造上大きな
問題である。良好なＭＩＳデバイス特性を実現するため
に重要とさｎる絶縁体膜被着面前の半導体表面の清浄に
ついて従来上記のような難点があった。
本発明の目的はこの問題点を解決し７’ｃＭＩＳ構造の
形成方法を提供することにるる。
形成方法を提供することにるる。
本発明にｍ−■化合物半導体を同ね或いは異種半導体基
板上にエピタキシャル成長させた後、続いて絶縁体膜を
被着させる工程？行うとしている。
板上にエピタキシャル成長させた後、続いて絶縁体膜を
被着させる工程？行うとしている。
ｆ８薇 ｆｉＪ４ に 訟 し）て Ｒ絶 釦や も
ｋｉｔα を ネカタシ 愼 ４ト ふ ＩＩ−Ｖ
イヒ イ午物半導体が被着直前にエピタキシャル成長法
によって形成されることが重要である。エピタキシャル
成長はＭＯＣＶＤ法、ＶＰＥ法、ＭＢＥ法等のいずれに
よっても良く、また絶縁体膜の被着はＣＶＤ法、ス・卆
ツタリング法、アルミニウム蒸着後にこれを酸化してア
ルミナ膜にする方法等のいずれによっても良い。またエ
ピタキシャル成長と絶縁体膜被着とは必ずしも同じ室内
で行なわなくてもよい。エピタキシャル成長させた室内
から絶縁体膜被着を行なう室内まで高真空に引くか、或
いはエピタキシャル成長した結晶に損傷を与えないガス
を流すかあるいはこのガスを満した搬送路を通して基板
を移動させることによって両工程を別の場所で行っても
よい。
ｋｉｔα を ネカタシ 愼 ４ト ふ ＩＩ−Ｖ
イヒ イ午物半導体が被着直前にエピタキシャル成長法
によって形成されることが重要である。エピタキシャル
成長はＭＯＣＶＤ法、ＶＰＥ法、ＭＢＥ法等のいずれに
よっても良く、また絶縁体膜の被着はＣＶＤ法、ス・卆
ツタリング法、アルミニウム蒸着後にこれを酸化してア
ルミナ膜にする方法等のいずれによっても良い。またエ
ピタキシャル成長と絶縁体膜被着とは必ずしも同じ室内
で行なわなくてもよい。エピタキシャル成長させた室内
から絶縁体膜被着を行なう室内まで高真空に引くか、或
いはエピタキシャル成長した結晶に損傷を与えないガス
を流すかあるいはこのガスを満した搬送路を通して基板
を移動させることによって両工程を別の場所で行っても
よい。
エピタキシャル成長させた直後のＤＩ−Ｖ化合物半導体
をＭＩＳ構造を構成する半導体として用いることにより
、従来性なわれていた絶縁体膜被着直前の清浄化処理を
要せず清浄な■−■化合物半導体表面を絶縁体膜被着の
対象とすることができる。
をＭＩＳ構造を構成する半導体として用いることにより
、従来性なわれていた絶縁体膜被着直前の清浄化処理を
要せず清浄な■−■化合物半導体表面を絶縁体膜被着の
対象とすることができる。
以下に本発明全図示の実施例により説明する。
実施例に於いてはＭｉｓ構造を構成するｍ−ｖ化合物半
導体としてＧａＡｓ ｋ ＴＭＧ （）リメチルガリウ
ム）及びＡ ｓＨ５（アルシン）全原料にしてＭＯＣＶ
Ｄ法によりＧ轟Ａｓ基板上にエピタキシャル成長させ、
また絶縁体膜として５ｉＮｘ（窒化硅素）を５ｉＨ４（
シラン）及びＮ２）１４（ヒドラジン）を原料にして熱
ＣＶＤ法により、エピタキシャル成長させ定ＧａＡｓ上
に堆積させる例を示す。
導体としてＧａＡｓ ｋ ＴＭＧ （）リメチルガリウ
ム）及びＡ ｓＨ５（アルシン）全原料にしてＭＯＣＶ
Ｄ法によりＧ轟Ａｓ基板上にエピタキシャル成長させ、
また絶縁体膜として５ｉＮｘ（窒化硅素）を５ｉＨ４（
シラン）及びＮ２）１４（ヒドラジン）を原料にして熱
ＣＶＤ法により、エピタキシャル成長させ定ＧａＡｓ上
に堆積させる例を示す。
第１図において、化学的エツチング？したＧａＡｍ（１
１１）基板１４は反応管１１内のサセプタ１３上に載せ
らｎる。ＧａＡｓ基板１４上のＧａＡ ａエピタキシャ
ル成長はＨ２ガス流下に常圧で行なった。この時ＴＭＧ
のバブラ一温度は一１０℃、ＴＭＧ’！ｒバブルするＨ
２ガスの流ｆｔは１０ｃｃ／分、ＡｌＨ３（”ｚペース
１０チ）流量は１１／分、全ガス流量は６１７分に設定
し、高周波コイル１２による誘導加熱を用い熱電対１５
で制御してサセプタ１３を７００℃に保ち、９０分間で
厚さ約５μｍのエピタキシャルＧａＡｓ結晶？得た。上
記条件でｑ６ら汎る結晶はキャリア密度約Ｉ Ｘ １０
１０ｌ６’ のｎ型であることは予め確認しである。９
０分のエピタキシャル成長後はＨ２ガスのみ全６１７分
の流量で流し、サセプタ温度全６００℃に下げた。サセ
プタの温度が６００℃に安定した後、５ＩＨ４がス（Ｈ
２ベース５％）流量を１０ＣＣ／分、Ｎ２Ｈ４のバブラ
一温度を２０℃、Ｎ２Ｈ４をバブルするＨ２ガス流蓋ｙ
ｋ １００ ｃｑ／分、■（２ガス流量ｋ ５１７分に
設定して、２０分間ＳＩＮ工膜全堆積させた。こｎによ
りエピタキシャルＧａＡ＋ｓ上に屈折率１．９５３のＳ
ＩＮ膜が約８００Ｘ形成された。
１１）基板１４は反応管１１内のサセプタ１３上に載せ
らｎる。ＧａＡｓ基板１４上のＧａＡ ａエピタキシャ
ル成長はＨ２ガス流下に常圧で行なった。この時ＴＭＧ
のバブラ一温度は一１０℃、ＴＭＧ’！ｒバブルするＨ
２ガスの流ｆｔは１０ｃｃ／分、ＡｌＨ３（”ｚペース
１０チ）流量は１１／分、全ガス流量は６１７分に設定
し、高周波コイル１２による誘導加熱を用い熱電対１５
で制御してサセプタ１３を７００℃に保ち、９０分間で
厚さ約５μｍのエピタキシャルＧａＡｓ結晶？得た。上
記条件でｑ６ら汎る結晶はキャリア密度約Ｉ Ｘ １０
１０ｌ６’ のｎ型であることは予め確認しである。９
０分のエピタキシャル成長後はＨ２ガスのみ全６１７分
の流量で流し、サセプタ温度全６００℃に下げた。サセ
プタの温度が６００℃に安定した後、５ＩＨ４がス（Ｈ
２ベース５％）流量を１０ＣＣ／分、Ｎ２Ｈ４のバブラ
一温度を２０℃、Ｎ２Ｈ４をバブルするＨ２ガス流蓋ｙ
ｋ １００ ｃｑ／分、■（２ガス流量ｋ ５１７分に
設定して、２０分間ＳＩＮ工膜全堆積させた。こｎによ
りエピタキシャルＧａＡ＋ｓ上に屈折率１．９５３のＳ
ＩＮ膜が約８００Ｘ形成された。
上記工程によって得た試料にＡｔを真空蒸着させ、ＭＩ
Ｓ構造全作成した。高周波容量−電圧特性の測定から求
めた本ＭＩＳ構造の界面準位密度は、ＧａＡｓ県制帝中
、価電子帯の上０．４ ｍＶで最小値７Ｘ１０”ｍ−２
・ｅＶ−’ｉ、また禁制帯中央でも４×１０１２ｃｒｎ
−２・ｅｖ−１の値をとった。こｎは従来法音用いて同
装置で得ていた値の１７２である。こｎは本発明の方法
を用いて作成したＭＩＳ構造の界面特性の良好さを示す
ものである。また蓄積側容量の周波数分散も従来より改
善されており、この点でも本発明が有効であることがわ
かる。
Ｓ構造全作成した。高周波容量−電圧特性の測定から求
めた本ＭＩＳ構造の界面準位密度は、ＧａＡｓ県制帝中
、価電子帯の上０．４ ｍＶで最小値７Ｘ１０”ｍ−２
・ｅＶ−’ｉ、また禁制帯中央でも４×１０１２ｃｒｎ
−２・ｅｖ−１の値をとった。こｎは従来法音用いて同
装置で得ていた値の１７２である。こｎは本発明の方法
を用いて作成したＭＩＳ構造の界面特性の良好さを示す
ものである。また蓄積側容量の周波数分散も従来より改
善されており、この点でも本発明が有効であることがわ
かる。
以上のように本発明によｎば界面特性の良好な■−■化
合物半導体のＭＩＳデバイス全製造することができ、Ｍ
ＩＳデバイスの電界効果トランジスタ他への応用全期待
することができる。
合物半導体のＭＩＳデバイス全製造することができ、Ｍ
ＩＳデバイスの電界効果トランジスタ他への応用全期待
することができる。
第１図は本発明の詳細な説明するだめの原理図である。
１１：反応管、１３：サセプタ、１４二ＧａＡｓ基板。
Claims (1)
- （１）III−Ｖ化合物半導体を同種或いは異種半導体基
板上にエピタキシャル成長させた後、続いて絶縁体膜を
被着させる工程を行うことを特徴とするIII−Ｖ化合物
半導体のＭＩＳ（金属−絶縁体−半導体）構造形成方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23575285A JPS6294944A (ja) | 1985-10-21 | 1985-10-21 | ３−５化合物半導体のｍｉｓ構造形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23575285A JPS6294944A (ja) | 1985-10-21 | 1985-10-21 | ３−５化合物半導体のｍｉｓ構造形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6294944A true JPS6294944A (ja) | 1987-05-01 |
Family
ID=16990702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23575285A Pending JPS6294944A (ja) | 1985-10-21 | 1985-10-21 | ３−５化合物半導体のｍｉｓ構造形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6294944A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194662A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 砒化ガリウムを用いたｍｉｓ型半導体装置の製造方法 |
| US5393680A (en) * | 1990-08-01 | 1995-02-28 | Sumitomo Electric Industries, Ltd. | MIS electrode forming process |
-
1985
- 1985-10-21 JP JP23575285A patent/JPS6294944A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194662A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 砒化ガリウムを用いたｍｉｓ型半導体装置の製造方法 |
| JPH0587190B2 (ja) * | 1987-10-06 | 1993-12-15 | Nippon Electric Co | |
| US5393680A (en) * | 1990-08-01 | 1995-02-28 | Sumitomo Electric Industries, Ltd. | MIS electrode forming process |
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