JP2773425B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタの製造方法に関し、特
に超高速、低雑音の電界効果トランジスタのゲート電極
の形成方法に関する。
に超高速、低雑音の電界効果トランジスタのゲート電極
の形成方法に関する。
従来の超高速、低雑音電界効果トランジスタの製造方
法を第２図（ａ）〜（ｄ）を用いて説明する。まず第２
図（ａ）に示すように、GaAs基板１上にアンドープGaAs
層２と、Si不純物を含むAlGaAs層３と、Si不純物を含む
GaAs層４からなる３層の活性層５を形成したのち、その
上にフォトレジスト膜７を塗布法により形成する。次に
第２図（ｂ）に示すように、電子ビーム露光法によって
フォトレジスト膜７に開口部８を形成したのちGaAs層４
をエッチングする。次に第２図（ｃ）に示すように、ア
ルミ等の電極金属膜９を蒸着する。次で第２図（ｄ）に
示すように、リフトオフすることによってゲート電極9A
を形成する。
法を第２図（ａ）〜（ｄ）を用いて説明する。まず第２
図（ａ）に示すように、GaAs基板１上にアンドープGaAs
層２と、Si不純物を含むAlGaAs層３と、Si不純物を含む
GaAs層４からなる３層の活性層５を形成したのち、その
上にフォトレジスト膜７を塗布法により形成する。次に
第２図（ｂ）に示すように、電子ビーム露光法によって
フォトレジスト膜７に開口部８を形成したのちGaAs層４
をエッチングする。次に第２図（ｃ）に示すように、ア
ルミ等の電極金属膜９を蒸着する。次で第２図（ｄ）に
示すように、リフトオフすることによってゲート電極9A
を形成する。
近年、素子の高速化をはかるため、ゲート電極の微細
化が進み、ピーシーチャオらによって1987年インターナ
ショナルエレクトロンデバイスミーティングテクニカル
ダイジェスト（P.C.Chao,et al,international ELECTRO
N DEVICES meeting TECHNICAL DIGEST 87 p410）で報告
されたように、電子線露光法により0.1μｍのゲート電
極を有する素子が作成され優れた高速性を示した。今後
さらに素子特性を向上させるため0.1μｍ以下のゲート
電極を形成する技術が開発されつつある。
化が進み、ピーシーチャオらによって1987年インターナ
ショナルエレクトロンデバイスミーティングテクニカル
ダイジェスト（P.C.Chao,et al,international ELECTRO
N DEVICES meeting TECHNICAL DIGEST 87 p410）で報告
されたように、電子線露光法により0.1μｍのゲート電
極を有する素子が作成され優れた高速性を示した。今後
さらに素子特性を向上させるため0.1μｍ以下のゲート
電極を形成する技術が開発されつつある。
しかしながら、0.1μｍ以下のゲート電極をもつ電界
効果トランジスタをフォトレジスト膜のリフトオフ法で
作成するには以下のような問題点がある。第１にゲート
電極の微細化にともなって、ゲート開孔面積が減少する
ため、第２図（ｃ）に示す電極金属膜形成時、フォトレ
ジスト膜７からのガス放出が活性層５表面にあたえる影
響が顕著になって、良好な半導体とゲート電極電界が形
成できなくなる。従ってショットキー特性の劣化が著し
くなり、動作層の制御が十分行えなくなる。第２に、第
２図（ｄ）に示すリフトオフ時に、ゲート電極9Aが剥が
れやすくなり歩留りが大きく低下する。
効果トランジスタをフォトレジスト膜のリフトオフ法で
作成するには以下のような問題点がある。第１にゲート
電極の微細化にともなって、ゲート開孔面積が減少する
ため、第２図（ｃ）に示す電極金属膜形成時、フォトレ
ジスト膜７からのガス放出が活性層５表面にあたえる影
響が顕著になって、良好な半導体とゲート電極電界が形
成できなくなる。従ってショットキー特性の劣化が著し
くなり、動作層の制御が十分行えなくなる。第２に、第
２図（ｄ）に示すリフトオフ時に、ゲート電極9Aが剥が
れやすくなり歩留りが大きく低下する。
またもうひとつの0.1μｍ以下のゲート電極をもつ電
界効果トランジスタを作成する方法として、香門らによ
ってジャーナルオブクリスタルグロース（K.Kamon,S.Ta
kagishi and H.Mori:Journal of crystal Growth）73巻
（1985年）73頁に、あるいは山口らによってジャパニー
ズジャーナルオブアプライドフィジックス（K.Yamaguch
i,K.Okamoto,and T.Imai:Japanese Journal of Applied
Physics）24巻（1985年）1666頁に報告されている、高
濃度半導体層の選択成長法による接合型ゲート電極の形
成方法も考えられる。しかしながら、選択成長法、例え
ばハイドライド気相成長法や有機金属気相成長法では、
開口部面積により成長速度、成長形状が異なるという問
題点があり、0.1μｍ以下の開口部に制御性良くゲート
電極を形成することはできない。
界効果トランジスタを作成する方法として、香門らによ
ってジャーナルオブクリスタルグロース（K.Kamon,S.Ta
kagishi and H.Mori:Journal of crystal Growth）73巻
（1985年）73頁に、あるいは山口らによってジャパニー
ズジャーナルオブアプライドフィジックス（K.Yamaguch
i,K.Okamoto,and T.Imai:Japanese Journal of Applied
Physics）24巻（1985年）1666頁に報告されている、高
濃度半導体層の選択成長法による接合型ゲート電極の形
成方法も考えられる。しかしながら、選択成長法、例え
ばハイドライド気相成長法や有機金属気相成長法では、
開口部面積により成長速度、成長形状が異なるという問
題点があり、0.1μｍ以下の開口部に制御性良くゲート
電極を形成することはできない。
本発明の目的は、0.1μｍ以下のゲート電極を歩留り
よくかつ、安定したチャネル／ゲート接合で形成するこ
とのできる電界効果トランジスタの製造方法を提供する
ことにある。
よくかつ、安定したチャネル／ゲート接合で形成するこ
とのできる電界効果トランジスタの製造方法を提供する
ことにある。
本発明の電界効果トランジスタの製造方法は、半導体
基板上に活性層を形成する工程と、前記活性層上に絶縁
膜を形成しパターニングしゲート電極形成用の開口部を
もうける工程と、有機金属原料を用いる分子線エピタキ
シャル成長法により化合物半導体のＰ型高濃度層を選択
成長させ、前記開口部内に高濃度層からなるゲート電極
を形成する工程とを含んで構成される。
基板上に活性層を形成する工程と、前記活性層上に絶縁
膜を形成しパターニングしゲート電極形成用の開口部を
もうける工程と、有機金属原料を用いる分子線エピタキ
シャル成長法により化合物半導体のＰ型高濃度層を選択
成長させ、前記開口部内に高濃度層からなるゲート電極
を形成する工程とを含んで構成される。
本発明の電界効果トランジスタの製造方法は、電界効
果トランジスタのゲート電極を形成するとき、絶縁膜を
マスクにゲート開口部を形成し、有機金属原料をもちい
た分子線エピタキシャル成長法による選択成長法によ
り、ゲート電極に用いる化合物半導体の高濃度層を形成
する。このとき選択成長される表面は、成長前に昇温に
より表面の自然酸化膜が除去されるため良好な接合が得
られる。
果トランジスタのゲート電極を形成するとき、絶縁膜を
マスクにゲート開口部を形成し、有機金属原料をもちい
た分子線エピタキシャル成長法による選択成長法によ
り、ゲート電極に用いる化合物半導体の高濃度層を形成
する。このとき選択成長される表面は、成長前に昇温に
より表面の自然酸化膜が除去されるため良好な接合が得
られる。
さらにゲート電極は結晶成長により形成しており、従
来のようにフォトレジスト膜のリフトオフ法を用いてい
ないため、ゲート電極の剥がれが発生せず歩留りも向上
する。また有機金属原料を用いた分子線エピタキシャル
成長法を用いるため、他の選択成長法、例えばハイドラ
イド気相成長法や有機金属気相成長法で問題となる、開
口部面積により成長速度や成長形状が異なるという問題
点がない。
来のようにフォトレジスト膜のリフトオフ法を用いてい
ないため、ゲート電極の剥がれが発生せず歩留りも向上
する。また有機金属原料を用いた分子線エピタキシャル
成長法を用いるため、他の選択成長法、例えばハイドラ
イド気相成長法や有機金属気相成長法で問題となる、開
口部面積により成長速度や成長形状が異なるという問題
点がない。
〔実施例１〕 次に本発明の実施例について図面を参照して説明す
る。第１図（ａ）〜（ｄ）は本発明の実施例１を説明す
るために工程順に示した半導体チップの断面図である。
る。第１図（ａ）〜（ｄ）は本発明の実施例１を説明す
るために工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、活性層５として、分
子線エピタキシー法によって半絶縁性GaAs基板１上に形
成した厚さ700nmのノンドープのGaAs層２と厚さ30nmのS
iドープ（２×1018cm-3）のAlGaAs層３と厚さ50nmのSi
ドープ（３×1018cm-3）のGaAs層４を用いた。そしてそ
の上に絶縁膜６として気相成長法による厚さ50nmの酸化
シリコン膜（または窒化シリコン膜）を、フォトレジス
ト膜７としてRMMAレジストを順次形成した。次に第１図
（ｂ）に示すように、電子ビーム露光技術により、フォ
トレジスト膜７に幅50nmのゲート電極用の開口部８を形
成する。
子線エピタキシー法によって半絶縁性GaAs基板１上に形
成した厚さ700nmのノンドープのGaAs層２と厚さ30nmのS
iドープ（２×1018cm-3）のAlGaAs層３と厚さ50nmのSi
ドープ（３×1018cm-3）のGaAs層４を用いた。そしてそ
の上に絶縁膜６として気相成長法による厚さ50nmの酸化
シリコン膜（または窒化シリコン膜）を、フォトレジス
ト膜７としてRMMAレジストを順次形成した。次に第１図
（ｂ）に示すように、電子ビーム露光技術により、フォ
トレジスト膜７に幅50nmのゲート電極用の開口部８を形
成する。
その後、第１図（ｃ）に示すように、CF4ガスを用い
た反応性イオンエッチング（RIE）法によりフォトレジ
スト膜７をマスクとして絶縁膜６をエッチングした。次
にCCl2F2ガスを用いた反応性イオンエッチング法により
フォトレジスト膜７と絶縁膜６をマスクにGaAs層４をAl
GaAs層３に対して選択的にエッチング除去しAlGaAs層３
を露出させた。次に第１図（ｄ）に示すように、酸素プ
ラズマ処理と有機洗浄を行なうことによりフォトレジス
ト膜７を除去した。そして基板を有機金属分子線エピタ
キシャル成長装置内に入れ、630℃に昇温し表面の自然
酸化膜を除去した。さらに基板温度400℃でトリメチル
ガリウム（TMG）の流量を2.0ml/min,Asの分圧を１×10
-5Torrとしてp+GaAs層を1.0μｍの厚さに選択成長し、
ゲート長50nmのp+n接合型の高濃度半導体層からなるゲ
ート電極10を形成した。
た反応性イオンエッチング（RIE）法によりフォトレジ
スト膜７をマスクとして絶縁膜６をエッチングした。次
にCCl2F2ガスを用いた反応性イオンエッチング法により
フォトレジスト膜７と絶縁膜６をマスクにGaAs層４をAl
GaAs層３に対して選択的にエッチング除去しAlGaAs層３
を露出させた。次に第１図（ｄ）に示すように、酸素プ
ラズマ処理と有機洗浄を行なうことによりフォトレジス
ト膜７を除去した。そして基板を有機金属分子線エピタ
キシャル成長装置内に入れ、630℃に昇温し表面の自然
酸化膜を除去した。さらに基板温度400℃でトリメチル
ガリウム（TMG）の流量を2.0ml/min,Asの分圧を１×10
-5Torrとしてp+GaAs層を1.0μｍの厚さに選択成長し、
ゲート長50nmのp+n接合型の高濃度半導体層からなるゲ
ート電極10を形成した。
このときのアクセプタ不純物である炭素は、TMGから
自動的に選択成長層に取り込まれその不純物濃度は５×
1020cm-3となる。この濃度は活性層５の不純物濃度（３
×1018cm-3）に比べ２桁大きく、p+n接合型トランジス
タとして良好な特性を示した。またゲート電極10のはが
れがなく、歩留りも良かった。
自動的に選択成長層に取り込まれその不純物濃度は５×
1020cm-3となる。この濃度は活性層５の不純物濃度（３
×1018cm-3）に比べ２桁大きく、p+n接合型トランジス
タとして良好な特性を示した。またゲート電極10のはが
れがなく、歩留りも良かった。
〔実施例２〕 第１図に示した実施例１と同様に、活性層５上に絶縁
膜６とフォトレジスト膜７を形成し、フォトレジスト膜
７に電子ビーム露光法により50nmのゲート開口部８を形
成し、次でCF4ガスを用いた反応性イオンエッチング法
によりフォトレジスト膜７をマスクに絶縁膜６をエッチ
ングした。次にCCl2F2ガスを用いた反応性イオンエッチ
ング法によりフォトレジスト膜７と絶縁膜６をマスクに
GaAs層４をエッチング除去しAlGaAs層３を露出させた。
次に酸素プラズマ処理と有機洗浄を行なうことによりフ
ォトレジスト膜６を除去した。
膜６とフォトレジスト膜７を形成し、フォトレジスト膜
７に電子ビーム露光法により50nmのゲート開口部８を形
成し、次でCF4ガスを用いた反応性イオンエッチング法
によりフォトレジスト膜７をマスクに絶縁膜６をエッチ
ングした。次にCCl2F2ガスを用いた反応性イオンエッチ
ング法によりフォトレジスト膜７と絶縁膜６をマスクに
GaAs層４をエッチング除去しAlGaAs層３を露出させた。
次に酸素プラズマ処理と有機洗浄を行なうことによりフ
ォトレジスト膜６を除去した。
そして、基板を有機金属分子線エピタキシャル成長装
置内に入れ630℃に昇温し表面の自然酸化膜を除去し
た。さらに基板温度600℃でトリエチルガリウム（TEG）
の流量を2.0ml/min,p型不純物としてメタン（CH4）を0.
1ml/minで800℃でクラッキングして導入し、Asの分圧を
１×10-5Torrとしp+GaAs層を1.0μｍの厚さに選択成長
し、ゲート長50nmのp+n接合型の高濃度半導体層からな
るゲート電極を形成した。このときのアクセプタ不純物
である炭素の不純物濃度は５×1020cm-3であり、活性層
５の不純物濃度（３×1018cm-3）に比べ２桁大きくp+n
接合型トランジスタとして良好な特性を示した。またゲ
ート電極のはがれがなく、歩留りも良かった。
置内に入れ630℃に昇温し表面の自然酸化膜を除去し
た。さらに基板温度600℃でトリエチルガリウム（TEG）
の流量を2.0ml/min,p型不純物としてメタン（CH4）を0.
1ml/minで800℃でクラッキングして導入し、Asの分圧を
１×10-5Torrとしp+GaAs層を1.0μｍの厚さに選択成長
し、ゲート長50nmのp+n接合型の高濃度半導体層からな
るゲート電極を形成した。このときのアクセプタ不純物
である炭素の不純物濃度は５×1020cm-3であり、活性層
５の不純物濃度（３×1018cm-3）に比べ２桁大きくp+n
接合型トランジスタとして良好な特性を示した。またゲ
ート電極のはがれがなく、歩留りも良かった。
尚、上記実施例においては活性層を構成するGaAs層４
に開口部を設け、AlGaAs層３上にゲート電極を形成した
場合について説明したが、GaAs4上にゲート電極を設け
てもよい。
に開口部を設け、AlGaAs層３上にゲート電極を形成した
場合について説明したが、GaAs4上にゲート電極を設け
てもよい。
以上説明したように本発明によれば、電界効果トラン
ジスタの製造方法において、0.1μｍ以下のゲート電極
を歩留りよく形成でき、また接合特性の再現性も向上さ
せることができる。このため、高速の電界効果トランジ
スタの製造が可能となる。
ジスタの製造方法において、0.1μｍ以下のゲート電極
を歩留りよく形成でき、また接合特性の再現性も向上さ
せることができる。このため、高速の電界効果トランジ
スタの製造が可能となる。
第１図（ａ）〜（ｄ）は本発明の実施例１を説明するた
めに工程順に示した半導体チップの断面図である。第２
図（ａ）〜（ｄ）は従来の電界効果トランジスタの製造
方法を説明するための半導体チップの断面図である。 １……GaAs基板、２……GaAs層、３……AlGaAs層、４…
…GaAs層、５……活性層、６……絶縁膜、７……フォト
レジスト膜、８……開口部、９……電極金属、9A……ゲ
ート電極、10……ゲート電極。
めに工程順に示した半導体チップの断面図である。第２
図（ａ）〜（ｄ）は従来の電界効果トランジスタの製造
方法を説明するための半導体チップの断面図である。 １……GaAs基板、２……GaAs層、３……AlGaAs層、４…
…GaAs層、５……活性層、６……絶縁膜、７……フォト
レジスト膜、８……開口部、９……電極金属、9A……ゲ
ート電極、10……ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−132484（ＪＰ，Ａ) 特開 昭63−318784（ＪＰ，Ａ) 特開 昭53−3776（ＪＰ，Ａ) 特開 平２−101784（ＪＰ，Ａ) 特開 昭61−48917（ＪＰ，Ａ) 特開 昭60−54479（ＪＰ，Ａ) 「化合物半導体デバイス［▲ＩＩ▼ ］」 今井哲二他４，編著 （工業調査 会 1984年７月発行） Ｐ．126−Ｐ. 131 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/808 H01L 21/337 H01L 21/203 H01L 21/285,301
Claims (3)
- 【請求項１】半導体基板上に活性層を形成する工程と、
前記活性層上に絶縁膜を形成しパターニングしゲート電
極形成用の開口部をもうける工程と、有機金属原料を用
いる分子線エピタキシャル成長法により化合物半導体の
Ｐ型高濃度層を選択成長させ、前記開口部内に高濃度層
からなるゲート電極を形成する工程とを含むことを特徴
とする電界効果トランジスタの製造方法。 - 【請求項２】Ｐ型高濃度層を成長させる有機金属原料と
して、トリメチルガリウム（TMG）を用いる請求項１記
載の電界効果トランジスタの製造方法。 - 【請求項３】有機金属原料として、エチル基を含む有機
金属原料を用い、アクセプタ不純物として有機化合物よ
り分解した炭素を高濃度層成長中に添加する請求項１記
載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316894A JP2773425B2 (ja) | 1990-11-21 | 1990-11-21 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316894A JP2773425B2 (ja) | 1990-11-21 | 1990-11-21 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186848A JPH04186848A (ja) | 1992-07-03 |
| JP2773425B2 true JP2773425B2 (ja) | 1998-07-09 |
Family
ID=18082099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316894A Expired - Fee Related JP2773425B2 (ja) | 1990-11-21 | 1990-11-21 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773425B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661266A (ja) * | 1992-08-06 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587071B2 (ja) * | 1976-06-30 | 1983-02-08 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPS6054479A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS6148917A (ja) * | 1984-08-15 | 1986-03-10 | Nippon Telegr & Teleph Corp <Ntt> | ３−ｖ族化合物半導体選択ド−プヘテロ構造の形成法 |
| JPH0810701B2 (ja) * | 1986-11-22 | 1996-01-31 | ソニー株式会社 | 接合型電界効果トランジスタの製造方法 |
| JPS63318784A (ja) * | 1987-06-22 | 1988-12-27 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPH02101784A (ja) * | 1988-10-11 | 1990-04-13 | Matsushita Electric Ind Co Ltd | 量子井戸細線の製造方法と量子井戸箱の製造方法および量子井戸細線レーザ |
-
1990
- 1990-11-21 JP JP2316894A patent/JP2773425B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 「化合物半導体デバイス［▲ＩＩ▼］」 今井哲二他４，編著 （工業調査会 １９８４年７月発行） Ｐ．１２６−Ｐ．１３１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04186848A (ja) | 1992-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |