JPH03240269A - バイポーラトランジスタおよびその製造方法 - Google Patents
バイポーラトランジスタおよびその製造方法Info
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- JPH03240269A JPH03240269A JP3610090A JP3610090A JPH03240269A JP H03240269 A JPH03240269 A JP H03240269A JP 3610090 A JP3610090 A JP 3610090A JP 3610090 A JP3610090 A JP 3610090A JP H03240269 A JPH03240269 A JP H03240269A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はバイポーラトランジスタおよびその製造方法に
関する。
関する。
［従来の技術〕
バイポーラトランジスタは電界効果トランジスタに比べ
て電流駆動能力が大きいという優れた特徴を有している
。このため、近年、ＳｉのみならずＧａＡｓなどの化合
物半導体を用いたバイポーラトランジスタの研究開発が
盛んに行われている。
て電流駆動能力が大きいという優れた特徴を有している
。このため、近年、ＳｉのみならずＧａＡｓなどの化合
物半導体を用いたバイポーラトランジスタの研究開発が
盛んに行われている。
特に、化合物半導体を用いたバイポーラトランジスタは
、エミッタ・ベース接合をヘテロ接合に構成でき、ベー
スを高濃度にしてもエミッタ注入効率を大きく保てるな
ど利点は大きい。
、エミッタ・ベース接合をヘテロ接合に構成でき、ベー
スを高濃度にしてもエミッタ注入効率を大きく保てるな
ど利点は大きい。
第３図は従来のバイポーラトランジスタの構造を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
こめ半導体チップは、ＧａＡｓからなる半絶縁性基板１
と、ｎ−Ｃ；ａＡｓからなるコレクタ層２と、ｐ−Ｇａ
Ａｓからなるベース層３と、ｎ −Ａ１ ｏ、 ｚｓＧ
ａ Ｏ，７ＳＡ Ｓからなるエミッタ層５と、ＡｕＧ
ｅＮ ｉからなるエミッタ電極６と、Ｓｉｎ。
と、ｎ−Ｃ；ａＡｓからなるコレクタ層２と、ｐ−Ｇａ
Ａｓからなるベース層３と、ｎ −Ａ１ ｏ、 ｚｓＧ
ａ Ｏ，７ＳＡ Ｓからなるエミッタ層５と、ＡｕＧ
ｅＮ ｉからなるエミッタ電極６と、Ｓｉｎ。
膜９と、ＡｕＺｎＮｉからなるベース電極７と、ＡｕＧ
ｅＮｉからなるコレクタ電極８とから構成されている。
ｅＮｉからなるコレクタ電極８とから構成されている。
通常、ベース層３の厚さは、トランジスタを高速動作さ
せるために７０〜１１００ｎに設定されることが多い。
せるために７０〜１１００ｎに設定されることが多い。
第３図では、エミッタ・ベース接合部が階段接合型とな
っているが、この他にエミッタベース・接合部において
、Ａ １ ｘＧ ａ １−ＸＡ Ｓエミッタ層のＡ１組
成Ｘを徐々に変化させて傾斜接合型としたものもよく用
いられる。
っているが、この他にエミッタベース・接合部において
、Ａ １ ｘＧ ａ １−ＸＡ Ｓエミッタ層のＡ１組
成Ｘを徐々に変化させて傾斜接合型としたものもよく用
いられる。
第４図（ａ）〜（Ｃ）は、上述の従来のバイポーラトラ
ンジスタの製造方法を説明するための工程順に示した半
導体チップの断面図である。
ンジスタの製造方法を説明するための工程順に示した半
導体チップの断面図である。
この従来例では、まず、第４図（ａ）に示すように、Ｇ
ａＡｓからなる半絶縁性基板１上にｎ−ＧａＡｓ層２、
ｐ−ＧａＡｓ層３およびｎ Ａ１１１．２５Ｇａｏ、
ｙｓＡｓ層５を順次、分子線エピタキシー法（以降、Ｍ
ＢＥ法と称する）により形成する。
ａＡｓからなる半絶縁性基板１上にｎ−ＧａＡｓ層２、
ｐ−ＧａＡｓ層３およびｎ Ａ１１１．２５Ｇａｏ、
ｙｓＡｓ層５を順次、分子線エピタキシー法（以降、Ｍ
ＢＥ法と称する）により形成する。
次に第４図（ハ）に示すように、所定のパターンのＡｕ
ＧｅＮ ｉからなるエミッタ電極６およびその上のＳｉ
ｎｇ膜９を形威した後、これをマスクとしてｎ Ａ
１ ｏ、 ｚｓＧ ａ ｏ、 ｙｓＡ ３層５をエツチ
ングして除去しｐ−ＧａＡｓ層３を露出すると同時にエ
ミッタ層を形成する。続いてＳｉｎｇ膜９をマスクとし
てｐ−ＧａＡｓ層３上にＡｕＺｎＮｉ層７を自己整合的
に形成する。そして所定のパターンのホトレジスト膜１
３を形威する。
ＧｅＮ ｉからなるエミッタ電極６およびその上のＳｉ
ｎｇ膜９を形威した後、これをマスクとしてｎ Ａ
１ ｏ、 ｚｓＧ ａ ｏ、 ｙｓＡ ３層５をエツチ
ングして除去しｐ−ＧａＡｓ層３を露出すると同時にエ
ミッタ層を形成する。続いてＳｉｎｇ膜９をマスクとし
てｐ−ＧａＡｓ層３上にＡｕＺｎＮｉ層７を自己整合的
に形成する。そして所定のパターンのホトレジスト膜１
３を形威する。
次に第４図（Ｃ）に示すように、所定のパターンのホト
レジスト膜１３をマスクとして、ＡｕＺｎＮｉ層７をエ
ツチングしてベース電極を形威した後、エツチングによ
りｐ−ＧａＡｓ層３とｎ−ＧａＡｓ層２の表面を除去し
、さらにホトレジスト膜１３をマスクとしてｎ−ＧａＡ
ｓ層２の表面にオーミック金属のＡｕＣｅＮｉ層８を上
方から蒸着する。
レジスト膜１３をマスクとして、ＡｕＺｎＮｉ層７をエ
ツチングしてベース電極を形威した後、エツチングによ
りｐ−ＧａＡｓ層３とｎ−ＧａＡｓ層２の表面を除去し
、さらにホトレジスト膜１３をマスクとしてｎ−ＧａＡ
ｓ層２の表面にオーミック金属のＡｕＣｅＮｉ層８を上
方から蒸着する。
最後に、有機溶剤中でホトレジスト膜１３を溶かしリフ
トオフを行ってエミッタ電極を形威し、第３図に示すよ
うな構造のバイポーラトランジスタができる。
トオフを行ってエミッタ電極を形威し、第３図に示すよ
うな構造のバイポーラトランジスタができる。
上述した従来例では、ｎ Ａｌｏ、’ｚｓＧａｏ、ｔ
ｓＡＳ層５をエツチングしてｐ−ＧａＡｓ層３を露出す
ることによりエミッタ層を形成する工程（ペース面出し
工程）が非常に重要な工程の一つである。
ｓＡＳ層５をエツチングしてｐ−ＧａＡｓ層３を露出す
ることによりエミッタ層を形成する工程（ペース面出し
工程）が非常に重要な工程の一つである。
つまり、ｐ−ＧａＡｓ層３が充分に露出されない場合に
は、ベース層とベース電極との間のコンタクト抵抗が高
く、そのためベース抵抗が高くなってしまう。一方、ｐ
−ＧａＡｓ層３をオーバーエツチングしてしまうとベー
ス層が薄くなってしまい、これもまたベース抵抗を増大
させる原因となる。
は、ベース層とベース電極との間のコンタクト抵抗が高
く、そのためベース抵抗が高くなってしまう。一方、ｐ
−ＧａＡｓ層３をオーバーエツチングしてしまうとベー
ス層が薄くなってしまい、これもまたベース抵抗を増大
させる原因となる。
従って、この工程の良否は最終的なトランジスタの高速
・高周波特性を大きく左右することになる。さらに、ベ
ース層は７０〜１１００ｎと非常に薄いため、ウェハー
内におけるエツチング量のバラツキは素子特性の均一性
を著しく低下させる原因の一つとなる。従来、この工程
をウェハー全体にわたって充分に制御性よく行うことは
非常に困難であった。
・高周波特性を大きく左右することになる。さらに、ベ
ース層は７０〜１１００ｎと非常に薄いため、ウェハー
内におけるエツチング量のバラツキは素子特性の均一性
を著しく低下させる原因の一つとなる。従来、この工程
をウェハー全体にわたって充分に制御性よく行うことは
非常に困難であった。
本発明の目的は、このような問題点を解決し、ペース面
出し工程を制御性よく行うことのできるバイポーラトラ
ンジスタおよびその製造方法を提供することにある。
出し工程を制御性よく行うことのできるバイポーラトラ
ンジスタおよびその製造方法を提供することにある。
本発明は、半絶縁性基板上にコレクタ層、ベース層およ
びＡ ｌ ｓ Ｇ ａ ＋−ａＡ ｓ （０≦ａ≦１）
からなるエミッタ層が順次形成されたバイポーラトラン
ジスタにおいて、 エミッタ・ベース接合部にａ＜ｂなるＡｌｂｃａｌ−ｂ
ＡＳ層（Ｏ≦ｂ≦１）を有することを特徴としている。
びＡ ｌ ｓ Ｇ ａ ＋−ａＡ ｓ （０≦ａ≦１）
からなるエミッタ層が順次形成されたバイポーラトラン
ジスタにおいて、 エミッタ・ベース接合部にａ＜ｂなるＡｌｂｃａｌ−ｂ
ＡＳ層（Ｏ≦ｂ≦１）を有することを特徴としている。
また本発明のバイポーラトランジスタの製造方法は、
半絶縁性基板上に第１導電型の第１の半導体装置第２導
電型の第２の半導体層、第１導電型もしくはアンドープ
の第３の半導体層、および第１導電型の第４の半導体層
を順次積層させる工程と、前記第４の半導体層上に絶縁
体からなる所定のパターンのマスクを形成する工程と、 前記マスクを用いて前記第４の半導体層をエツチングに
より選択的に除去して、前記第３の半導体層を露出する
工程と、 前記マスクを用いて前記第３の半導体層をエツチングに
より除去し前記第２の半導体層を露出する工程とを含む
ことを特徴としている。
電型の第２の半導体層、第１導電型もしくはアンドープ
の第３の半導体層、および第１導電型の第４の半導体層
を順次積層させる工程と、前記第４の半導体層上に絶縁
体からなる所定のパターンのマスクを形成する工程と、 前記マスクを用いて前記第４の半導体層をエツチングに
より選択的に除去して、前記第３の半導体層を露出する
工程と、 前記マスクを用いて前記第３の半導体層をエツチングに
より除去し前記第２の半導体層を露出する工程とを含む
ことを特徴としている。
ＡｌＧａＡｓｘＡｓ層のＡ１組組威に依存してエツチン
グ速度が変化することが、例えばティ・コバヤシ他（Ｔ
、Ｋｏｂａｙａｓｈｉ ｅｔ ａｌ、）＋ ジャパニー
ズジャーナル・オプ・アプライド・フィジクス（Ｊａ−
ｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ）、 １２巻、１９７３年、６１９頁
に報告されている。この場合、エツチング液には水酸化
ナトリウム、過酸化水素および水の混合液を用いており
、溶液の組成γ（過酸化水素と水酸化ナトリウムのモル
比）によって、ＧａＡｓのエツチング速度がＡｌＧａＡ
ｓのそれよりも大きい領域とその逆の領域があるが、特
に、Ｔの大きい領域ではＡ１組成が大きくなるにつれて
エツチング速度が顕著に減少し、選択比を非常に大きく
とることができる。
グ速度が変化することが、例えばティ・コバヤシ他（Ｔ
、Ｋｏｂａｙａｓｈｉ ｅｔ ａｌ、）＋ ジャパニー
ズジャーナル・オプ・アプライド・フィジクス（Ｊａ−
ｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ）、 １２巻、１９７３年、６１９頁
に報告されている。この場合、エツチング液には水酸化
ナトリウム、過酸化水素および水の混合液を用いており
、溶液の組成γ（過酸化水素と水酸化ナトリウムのモル
比）によって、ＧａＡｓのエツチング速度がＡｌＧａＡ
ｓのそれよりも大きい領域とその逆の領域があるが、特
に、Ｔの大きい領域ではＡ１組成が大きくなるにつれて
エツチング速度が顕著に減少し、選択比を非常に大きく
とることができる。
同様の効果は、上述のエツチング液に限らず、水酸化ア
ンモニウム、過酸化水素および水の混合液、フェリシア
ン化カリウム、フェロシアン化カリウムおよび水の混合
液、あるいは沃化カリウム沃素および水の混合液を用い
た場合にも得ることができる。
ンモニウム、過酸化水素および水の混合液、フェリシア
ン化カリウム、フェロシアン化カリウムおよび水の混合
液、あるいは沃化カリウム沃素および水の混合液を用い
た場合にも得ることができる。
従って、エミッタ層がＡ１．Ｃｙａ、−、Ａｓからなる
バイポーラトランジスタのエミッタ・ベース接合部に、
二旦ツタ層よりも大きなＡ１組成を有する薄いＡ１ｂＧ
ａ＋−ｂＡｓ層（ａ≦ｂ）を設けることにより、エツチ
ング速度を著しく小さくすることができるため、この層
をエツチングスト・ンバーとして機能させることができ
る。これにより、上述のベース面出し工程において、工
ごツタ層に相当するＡ １ｍＧ＋−ａＡｓ層を選択的に
エツチングして、しかもベース層をオーバーエツチング
することなく、ゲート面出しを制御性よく行うことがで
きる。しかも、この制御性はウェハー全体にわたって保
証されることになる。
バイポーラトランジスタのエミッタ・ベース接合部に、
二旦ツタ層よりも大きなＡ１組成を有する薄いＡ１ｂＧ
ａ＋−ｂＡｓ層（ａ≦ｂ）を設けることにより、エツチ
ング速度を著しく小さくすることができるため、この層
をエツチングスト・ンバーとして機能させることができ
る。これにより、上述のベース面出し工程において、工
ごツタ層に相当するＡ １ｍＧ＋−ａＡｓ層を選択的に
エツチングして、しかもベース層をオーバーエツチング
することなく、ゲート面出しを制御性よく行うことがで
きる。しかも、この制御性はウェハー全体にわたって保
証されることになる。
また、Ａ ｌ ｂＧ ＋−ｂＡ Ｓエツチングストッパ
ー層はエミッタ層およびベース層と常に格子整合するた
め、エミッタ・ベース接合部に逅スフイツト転位等を生
じる心配はない。
ー層はエミッタ層およびベース層と常に格子整合するた
め、エミッタ・ベース接合部に逅スフイツト転位等を生
じる心配はない。
その導電型については、ベースからエミッタ側へキャリ
アの逆注入が生じないよう工逅ツタ層と同じ導電型にす
るか、もしくはアンドープとしてエミッタ・ベース接合
部におけるスペーサ層として機能させることが望ましい
。
アの逆注入が生じないよう工逅ツタ層と同じ導電型にす
るか、もしくはアンドープとしてエミッタ・ベース接合
部におけるスペーサ層として機能させることが望ましい
。
また、その厚さについては、３０ｎｍ以下に設定して、
キャリアの輸送特性・走行特性に与えるエネルギーバリ
ヤの影響を小さく抑えることが望ましい。
キャリアの輸送特性・走行特性に与えるエネルギーバリ
ヤの影響を小さく抑えることが望ましい。
以下に、本発明の実施例について図面を用いて説明する
。
。
第１図は本発明の一実施例であるバイポーラトランジス
タを説明するための半導体チップの断面図である。
タを説明するための半導体チップの断面図である。
この半導体チップは、ＧａＡｓからなる半絶縁性基板１
と、ｎ−Ｃ；ａＡｓからなるコレクタ層（Ｉ ＸＩＯ”
ｃｍ−”、 ５００ｎｍ） ２と、ｐ−ＧａＡｓからな
るベース層（２Ｘ１０１９ｃｍ−”＋ ８０ｎｍ） ３
と、ｎ−Ａ ｌ ｏ、 ｓＧ ａ ｏ、 ｓＡ Ｓから
なるエツチングストッパー層（３Ｘ１０”ｃｍ−３，１
０ｎｍ） ４と、ｎ Ａ１０．２Ｇａｏ、ｓＡｓか
らなる工Ｇ １７タ層（３×１Ｏ１７ＣＩ１１″３３０
０ｎｍ） ５と、ＡｕＧｅＮｉからなるエミッタ電極６
と、Ａｕ ＺｎＮ ｉからなるベース電極７と、ＡｕＧ
ｅＮｉからなるコレクタ電極８と、Ｓｔｏｗ膜９と、絶
縁領域１０とにより構成されている。なお、ｎ Ａｌ
ｏ、５Ｇａｏ、ｓＡＳ層４はｎ Ａ１．ｏ、ｚＧａ、
、、Ａｓ層５とともにエミッタ層を形成している。
と、ｎ−Ｃ；ａＡｓからなるコレクタ層（Ｉ ＸＩＯ”
ｃｍ−”、 ５００ｎｍ） ２と、ｐ−ＧａＡｓからな
るベース層（２Ｘ１０１９ｃｍ−”＋ ８０ｎｍ） ３
と、ｎ−Ａ ｌ ｏ、 ｓＧ ａ ｏ、 ｓＡ Ｓから
なるエツチングストッパー層（３Ｘ１０”ｃｍ−３，１
０ｎｍ） ４と、ｎ Ａ１０．２Ｇａｏ、ｓＡｓか
らなる工Ｇ １７タ層（３×１Ｏ１７ＣＩ１１″３３０
０ｎｍ） ５と、ＡｕＧｅＮｉからなるエミッタ電極６
と、Ａｕ ＺｎＮ ｉからなるベース電極７と、ＡｕＧ
ｅＮｉからなるコレクタ電極８と、Ｓｔｏｗ膜９と、絶
縁領域１０とにより構成されている。なお、ｎ Ａｌ
ｏ、５Ｇａｏ、ｓＡＳ層４はｎ Ａ１．ｏ、ｚＧａ、
、、Ａｓ層５とともにエミッタ層を形成している。
次に、このバイポーラトランジスタの製造方法を説明す
る。
る。
第２図は製造方法を説明するための工程順に示した半導
体チップの断面図である。
体チップの断面図である。
まず、第２図（ａ）に示すように、ＧａＡｓからなる半
絶縁性基板ｌ上にｎ−ＧａＡｓ層２、ｐ−ＧａＡｓ層３
、ｎ−Ａ１．、、Ｇａ、、、Ａｓ層４、およびｎ Ａ
ｌｏ、ｚＧａｏ、ｓＡｓ層５をＭＢＥ法により、成長温
度６００°Ｃで順次形成した後、バイポーラトランジス
タを形成する部分を除いた他の部分にＨ・を注入し絶縁
領域１０を形成する。
絶縁性基板ｌ上にｎ−ＧａＡｓ層２、ｐ−ＧａＡｓ層３
、ｎ−Ａ１．、、Ｇａ、、、Ａｓ層４、およびｎ Ａ
ｌｏ、ｚＧａｏ、ｓＡｓ層５をＭＢＥ法により、成長温
度６００°Ｃで順次形成した後、バイポーラトランジス
タを形成する部分を除いた他の部分にＨ・を注入し絶縁
領域１０を形成する。
次に第２図（ｂ）に示すように、ｎ Ａｌｏ、ｚＧａ
ｏ、ｅＡｓＡｓ上にオーミンク金属のＡｕＧ、ｅＮｉ層
６を蒸着し、Ｓｉ○２膜９と所定のパターンを有するホ
トレジスト膜１１を順次形成した後、このホトレジスト
膜１１をマスクとして、Ｓｉ○２膜９を反応性イオンビ
ームエツチング、ＡｕＧｅＮｉ層６をイオン旦リング法
により順次、除去する。
ｏ、ｅＡｓＡｓ上にオーミンク金属のＡｕＧ、ｅＮｉ層
６を蒸着し、Ｓｉ○２膜９と所定のパターンを有するホ
トレジスト膜１１を順次形成した後、このホトレジスト
膜１１をマスクとして、Ｓｉ○２膜９を反応性イオンビ
ームエツチング、ＡｕＧｅＮｉ層６をイオン旦リング法
により順次、除去する。
次に第２図（Ｃ）に示すように、有機溶剤による洗浄を
行いホトレジスト膜１１を除去した後、５ｉｎ２膜９を
マスクとして、ｎ Ａ１６．ｚＧａｏ、ａＡｓ層５を
水酸化ナトリウム、過酸化水素および水の混合液を用い
てエツチングにより選択的に除去し、ｎ−Ａ Ｉ 、、
、Ｇ ａ 、、５Ａ ｓ層４の表面を露出させる。
行いホトレジスト膜１１を除去した後、５ｉｎ２膜９を
マスクとして、ｎ Ａ１６．ｚＧａｏ、ａＡｓ層５を
水酸化ナトリウム、過酸化水素および水の混合液を用い
てエツチングにより選択的に除去し、ｎ−Ａ Ｉ 、、
、Ｇ ａ 、、５Ａ ｓ層４の表面を露出させる。
続いて、リン酸、過酸化水素および水の混合液によりｎ
−Ａ ｌ ６．ｓＧ ａ ｏ、ｓＡ ３層４をエツチ
ングして除去してｐ−ＧａＡｓ層３を露出する。さらに
、絶縁領域１０の上にホトレジスト膜１２を形威した後
、上方より、ｐ−ＧａＡｓ層３のオーミック金属である
Ａ ｕ Ｚ ｎ Ｎ ｉ Ｎ７を蒸着する。
−Ａ ｌ ６．ｓＧ ａ ｏ、ｓＡ ３層４をエツチ
ングして除去してｐ−ＧａＡｓ層３を露出する。さらに
、絶縁領域１０の上にホトレジスト膜１２を形威した後
、上方より、ｐ−ＧａＡｓ層３のオーミック金属である
Ａ ｕ Ｚ ｎ Ｎ ｉ Ｎ７を蒸着する。
次に第２図（ｄ）に示すように、有機溶剤による洗浄を
行いホトレジスト膜１２を除去した後、所定のパターン
のホトレジスト膜１３を形威し、ヘース電極の幅が所定
の値になるようにする。続いて、ホトレジスト膜１３を
マスクとしてイオンミリング法によりＡｕＺｎＮｉ層７
をエツチングして除去し、さらに、リン酸、過酸化水素
および水の混合液によりｐ−ＧａＡｓ層３とｎ−ＧａＡ
ｓ層２の表面をエツチングして除去する。続いて、ホト
レジスト膜１３をマスクとしてｎ−ＧａＡｓ層２のオー
ミック金属であるＡ ｕ Ｇ ｅ Ｎ ｉ層８を上方か
ら蒸着する。
行いホトレジスト膜１２を除去した後、所定のパターン
のホトレジスト膜１３を形威し、ヘース電極の幅が所定
の値になるようにする。続いて、ホトレジスト膜１３を
マスクとしてイオンミリング法によりＡｕＺｎＮｉ層７
をエツチングして除去し、さらに、リン酸、過酸化水素
および水の混合液によりｐ−ＧａＡｓ層３とｎ−ＧａＡ
ｓ層２の表面をエツチングして除去する。続いて、ホト
レジスト膜１３をマスクとしてｎ−ＧａＡｓ層２のオー
ミック金属であるＡ ｕ Ｇ ｅ Ｎ ｉ層８を上方か
ら蒸着する。
次に、有機溶剤中でホトレジスト膜１３を溶かしリフト
オフを行って、第１図に示すような構造のバイポーラト
ランジスタができる。
オフを行って、第１図に示すような構造のバイポーラト
ランジスタができる。
なお、上述の実施例においては、ベース面出し工程の際
、ウェットエツチングを用いたが、本発明にこれに限定
されず、ドライエツチングを用いてもよい。
、ウェットエツチングを用いたが、本発明にこれに限定
されず、ドライエツチングを用いてもよい。
また、上述の実施例においては、ｎｐｎ型のバイポーラ
トランジスタについて述べたが、本発明はこれに限定さ
れず、ｐｎｐ型のバイポーラトランジスタについても同
様に適用できる。
トランジスタについて述べたが、本発明はこれに限定さ
れず、ｐｎｐ型のバイポーラトランジスタについても同
様に適用できる。
さらに、上述の実施例においては、エミッタ・ヘース接
合部が階段接合型になっているものについて述べたが、
本発明はこれに限定されず、傾斜接合型の場合にも同様
の効果が得られる。
合部が階段接合型になっているものについて述べたが、
本発明はこれに限定されず、傾斜接合型の場合にも同様
の効果が得られる。
以上説明したように本発明によれば、ベース面出し工程
をウェハー全体にわたって制御性よく行うことができる
ため、アンダーエツチングあるいはオーバーエツチング
によるベース抵抗増大を防止することができ、その結果
、高速・高周波特性の優れた化合物半導体のバイポーラ
トランジスタを実現できるという効果がある。さらに、
ウェハー内における素子特性の均一性を著しく向上させ
ることができるという効果がある。
をウェハー全体にわたって制御性よく行うことができる
ため、アンダーエツチングあるいはオーバーエツチング
によるベース抵抗増大を防止することができ、その結果
、高速・高周波特性の優れた化合物半導体のバイポーラ
トランジスタを実現できるという効果がある。さらに、
ウェハー内における素子特性の均一性を著しく向上させ
ることができるという効果がある。
第１図は本発明にかかるバイポーラトランジスタの一実
施例の構造を説明するための半導体チップの断面図、 第２図（ａ）〜（ｄ）は第１図のバイポーラトランジス
タの製造方法を説明するための工程順に示した半導体チ
ップの断面図、 第３図は従来のバイポーラトランジスタの構造を説明す
るための半導体チップの断面図、第４図（ａ）〜（Ｃ）
は第３図のバイポーラトランジスタの製造方法を説明す
るための工程順に示した半導体チップの断面図である。 １・・・・・半絶縁性基板（ＧａＡｓ）２− ・−・−
ｎ−ＧａＡｓ層 ３−−−−・ｐ−ＧａＡｓ層 ４ ・・・・・ｎ Ａ １ｏ、５Ｇａｏ、ｓＡＳ層５
・・・・・ｎ−ＡｌｏｌＧａｏｌＡｓ層６．８− ・・
ＡｕＣ；ｅＮｉ層 ７・・・・・ＡｕＺｎＮｉ層 ９・・・・・Ｓｉｎ、膜 １０・・・・・絶縁領域
施例の構造を説明するための半導体チップの断面図、 第２図（ａ）〜（ｄ）は第１図のバイポーラトランジス
タの製造方法を説明するための工程順に示した半導体チ
ップの断面図、 第３図は従来のバイポーラトランジスタの構造を説明す
るための半導体チップの断面図、第４図（ａ）〜（Ｃ）
は第３図のバイポーラトランジスタの製造方法を説明す
るための工程順に示した半導体チップの断面図である。 １・・・・・半絶縁性基板（ＧａＡｓ）２− ・−・−
ｎ−ＧａＡｓ層 ３−−−−・ｐ−ＧａＡｓ層 ４ ・・・・・ｎ Ａ １ｏ、５Ｇａｏ、ｓＡＳ層５
・・・・・ｎ−ＡｌｏｌＧａｏｌＡｓ層６．８− ・・
ＡｕＣ；ｅＮｉ層 ７・・・・・ＡｕＺｎＮｉ層 ９・・・・・Ｓｉｎ、膜 １０・・・・・絶縁領域
Claims (2)
- （１）半絶縁性基板上にコレクタ層、ベース層およびＡ
ｌ＿ａＧａ＿１＿−＿ａＡｓ（０≦ａ≦１）からなるエ
ミッタ層が順次形成されたバイポーラトランジスタにお
いて、 エミッタ・ベース接合部にａ＜ｂなるＡｌ＿ｂＧａ＿１
＿−＿ｂＡｓ層（０≦ｂ≦１）を有することを特徴とす
るバイポーラトランジスタ。 - （２）半絶縁性基板上に第１導電型の第１の半導体層、
第２導電型の第２の半導体層、第１導電型もしくはアン
ドープの第３の半導体層、および第１導電型の第４の半
導体層を順次積層させる工程と、 前記第４の半導体層上に絶縁体からなる所定のパターン
のマスクを形成する工程と、 前記マスクを用いて前記第４の半導体層をエッチングに
より選択的に除去して、前記第３の半導体層を露出する
工程と、 前記マスクを用いて前記第３の半導体層をエッチングに
より除去し前記第２の半導体層を露出する工程とを含む
ことを特徴とするバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3610090A JPH03240269A (ja) | 1990-02-19 | 1990-02-19 | バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3610090A JPH03240269A (ja) | 1990-02-19 | 1990-02-19 | バイポーラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03240269A true JPH03240269A (ja) | 1991-10-25 |
Family
ID=12460349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3610090A Pending JPH03240269A (ja) | 1990-02-19 | 1990-02-19 | バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03240269A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5702958A (en) * | 1994-08-09 | 1997-12-30 | Texas Instruments Incorporated | Method for the fabrication of bipolar transistors |
-
1990
- 1990-02-19 JP JP3610090A patent/JPH03240269A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5702958A (en) * | 1994-08-09 | 1997-12-30 | Texas Instruments Incorporated | Method for the fabrication of bipolar transistors |
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