JP3399673B2 - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタおよびその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、ヘテロ接合バイポー
ラトランジスタ（Heterojunction Bipolar Transistor
s：ＨＢＴ）の製造方法において、特に選択成長技術を
用いた製造方法に関するものである。
ラトランジスタ（Heterojunction Bipolar Transistor
s：ＨＢＴ）の製造方法において、特に選択成長技術を
用いた製造方法に関するものである。
【０００２】
【従来の技術】ＨＢＴはその高速性と高い電流駆動力か
ら、次世代の電子デバイスとして研究開発が活性化して
いる。しかし、製造方法が複雑、かつ高い制御性が要求
されるため均一な構造を有するＨＢＴを高い歩留まりで
製造する技術の確立には至っていない。
ら、次世代の電子デバイスとして研究開発が活性化して
いる。しかし、製造方法が複雑、かつ高い制御性が要求
されるため均一な構造を有するＨＢＴを高い歩留まりで
製造する技術の確立には至っていない。
【０００３】以下、製造工程を順に示した断面図である
図１８〜図２５を用いて従来のＨＢＴの製造方法の一例
を説明する。まず、図１８に示す工程において半絶縁性
ＧａＡｓ基板１０１の主面上に、ＭＢＥ（molecular be
am epitaxy）法、ＭＯＣＶＤ（metal organic chemical
vapor deposition）法などを用いて、Ｎ型ＧａＡｓコ
レクタコンタクト層１０２、Ｎ型ＧａＡｓコレクタ層１
０３、Ｐ型ＧａＡｓベース層１０４、Ｎ型Ａｌ0.26Ｇａ
0.74Ａｓエミッタ層１０５、Ｎ型Ｉｎ0.5Ｇａ0.5Ａｓエ
ミッタコンタクト層１０６を順に形成して積層構造を形
成する。ここで、各層の厚みおよび不純物濃度を列挙す
ると、Ｎ型ＧａＡｓコレクタコンタクト層１０２の厚み
は５０００オングストローム、不純物濃度５．０Ｅ１
８、Ｎ型ＧａＡｓコレクタ層１０３の厚みは７０００オ
ングストローム、不純物濃度３．０Ｅ１６、Ｐ型ＧａＡ
ｓベース層１０４の厚みは７００オングストローム、不
純物濃度４．０Ｅ１９、Ｎ型Ａｌ0.26Ｇａ0.74Ａｓエミ
ッタ層１０５の厚みは２５００オングストローム、不純
物濃度５．０Ｅ１９、Ｎ型Ｉｎ0.5Ｇａ0.5Ａｓエミッタ
コンタクト層１０６の厚みは１０００オングストロー
ム、不純物濃度４．０Ｅ１９である。なお、不純物濃度
の単位はatoms／ｃｍ3である。
図１８〜図２５を用いて従来のＨＢＴの製造方法の一例
を説明する。まず、図１８に示す工程において半絶縁性
ＧａＡｓ基板１０１の主面上に、ＭＢＥ（molecular be
am epitaxy）法、ＭＯＣＶＤ（metal organic chemical
vapor deposition）法などを用いて、Ｎ型ＧａＡｓコ
レクタコンタクト層１０２、Ｎ型ＧａＡｓコレクタ層１
０３、Ｐ型ＧａＡｓベース層１０４、Ｎ型Ａｌ0.26Ｇａ
0.74Ａｓエミッタ層１０５、Ｎ型Ｉｎ0.5Ｇａ0.5Ａｓエ
ミッタコンタクト層１０６を順に形成して積層構造を形
成する。ここで、各層の厚みおよび不純物濃度を列挙す
ると、Ｎ型ＧａＡｓコレクタコンタクト層１０２の厚み
は５０００オングストローム、不純物濃度５．０Ｅ１
８、Ｎ型ＧａＡｓコレクタ層１０３の厚みは７０００オ
ングストローム、不純物濃度３．０Ｅ１６、Ｐ型ＧａＡ
ｓベース層１０４の厚みは７００オングストローム、不
純物濃度４．０Ｅ１９、Ｎ型Ａｌ0.26Ｇａ0.74Ａｓエミ
ッタ層１０５の厚みは２５００オングストローム、不純
物濃度５．０Ｅ１９、Ｎ型Ｉｎ0.5Ｇａ0.5Ａｓエミッタ
コンタクト層１０６の厚みは１０００オングストロー
ム、不純物濃度４．０Ｅ１９である。なお、不純物濃度
の単位はatoms／ｃｍ3である。
【０００４】次に図１９に示す工程において、Ｎ型Ｉｎ
0.5Ｇａ0.5Ａｓエミッタコンタクト層１０６の主面上方
からイオン注入を行い、積層構造の表面から内部にかけ
て選択的に絶縁領域ＩＲを形成する。
0.5Ｇａ0.5Ａｓエミッタコンタクト層１０６の主面上方
からイオン注入を行い、積層構造の表面から内部にかけ
て選択的に絶縁領域ＩＲを形成する。
【０００５】次に図２０に示す工程において、Ｎ型Ｉｎ
0.5Ｇａ0.5Ａｓエミッタコンタクト層１０６の主面上に
ＳｉＯＮ膜１０７とＷＳｉ膜１０８を順に形成し、Ｓｉ
ＯＮ膜１０７およびＷＳｉ膜１０８を選択的に除去し
て、ＳｉＯＮ膜１０７およびＷＳｉ膜１０８からなるダ
ミーエミッタＤＥを形成する。
0.5Ｇａ0.5Ａｓエミッタコンタクト層１０６の主面上に
ＳｉＯＮ膜１０７とＷＳｉ膜１０８を順に形成し、Ｓｉ
ＯＮ膜１０７およびＷＳｉ膜１０８を選択的に除去し
て、ＳｉＯＮ膜１０７およびＷＳｉ膜１０８からなるダ
ミーエミッタＤＥを形成する。
【０００６】次に図２１に示す工程において、ダミーエ
ミッタＤＥをエッチングマスクとしてＮ型Ｉｎ0.5Ｇａ
0.5Ａｓエミッタコンタクト層１０６およびＮ型Ａｌ
0.26Ｇａ0.74エミッタ層１０５を選択的にエッチングし
て、Ｐ型ＧａＡｓベース層１０４を露出させる。以後、
これをベース層の「面だし」と呼称する。
ミッタＤＥをエッチングマスクとしてＮ型Ｉｎ0.5Ｇａ
0.5Ａｓエミッタコンタクト層１０６およびＮ型Ａｌ
0.26Ｇａ0.74エミッタ層１０５を選択的にエッチングし
て、Ｐ型ＧａＡｓベース層１０４を露出させる。以後、
これをベース層の「面だし」と呼称する。
【０００７】次に図２２に示す工程において、ダミーエ
ミッタＤＥをマスクとして、面だしされたＰ型ＧａＡｓ
ベース層１０４の上に選択的にベース電極１０９を形成
する。
ミッタＤＥをマスクとして、面だしされたＰ型ＧａＡｓ
ベース層１０４の上に選択的にベース電極１０９を形成
する。
【０００８】次に図２３に示す工程において、絶縁領域
ＩＲを選択的にエッチングしてＮ型ＧａＡｓコレクタコ
ンタクト層１０２を露出させ、露出したＮ型ＧａＡｓコ
レクタコンタクト層１０２の主面上に選択的にコレクタ
電極１１０を形成する。
ＩＲを選択的にエッチングしてＮ型ＧａＡｓコレクタコ
ンタクト層１０２を露出させ、露出したＮ型ＧａＡｓコ
レクタコンタクト層１０２の主面上に選択的にコレクタ
電極１１０を形成する。
【０００９】次に図２４に示す工程において、ダミーエ
ミッタＤＥを除去した後、全面にレジストＲＳを塗布
し、エミッタコンタクト層１０６の上部に位置するレジ
ストＲＳを選択的に除去して、全面に渡ってエミッタ電
極１１１を形成する。
ミッタＤＥを除去した後、全面にレジストＲＳを塗布
し、エミッタコンタクト層１０６の上部に位置するレジ
ストＲＳを選択的に除去して、全面に渡ってエミッタ電
極１１１を形成する。
【００１０】次に図２５に示す工程において、レジスト
ＲＳおよびレジストＲＳの上に形成されたエミッタ電極
１１１を除去した後、全面に渡って保護膜としての絶縁
膜１１２を形成してＨＢＴの基本構造が完成する。
ＲＳおよびレジストＲＳの上に形成されたエミッタ電極
１１１を除去した後、全面に渡って保護膜としての絶縁
膜１１２を形成してＨＢＴの基本構造が完成する。
【００１１】ここで、図２１に示す工程におけるＰ型Ｇ
ａＡｓベース層１０４の面だしは、通常ウェットエッチ
ングの手法を用いてＮ型Ｉｎ0.5Ｇａ0.5Ａｓエミッタコ
ンタクト層１０６およびＮ型Ａｌ0.26Ｇａ0.74エミッタ
層１０５を選択的に除去することで達成されるが、エッ
チングがＰ型ＧａＡｓベース層１０４の表面に達した時
点で正確に停止させることが困難であり、Ｐ型ＧａＡｓ
ベース層１０４の厚みを均一に保つことが極めて困難で
ある。近年のベース層の薄層化による高速化に対応して
Ｐ型ＧａＡｓベース層１０４の厚みは７００オングスト
ロームと薄いため、Ｐ型ＧａＡｓベース層１０４の厚み
の不均一は、ベース抵抗の不均一につながる。これによ
り、装置ごとに動作特性が均一なデバイスを生産性良く
製造できないという問題を生じることになる。
ａＡｓベース層１０４の面だしは、通常ウェットエッチ
ングの手法を用いてＮ型Ｉｎ0.5Ｇａ0.5Ａｓエミッタコ
ンタクト層１０６およびＮ型Ａｌ0.26Ｇａ0.74エミッタ
層１０５を選択的に除去することで達成されるが、エッ
チングがＰ型ＧａＡｓベース層１０４の表面に達した時
点で正確に停止させることが困難であり、Ｐ型ＧａＡｓ
ベース層１０４の厚みを均一に保つことが極めて困難で
ある。近年のベース層の薄層化による高速化に対応して
Ｐ型ＧａＡｓベース層１０４の厚みは７００オングスト
ロームと薄いため、Ｐ型ＧａＡｓベース層１０４の厚み
の不均一は、ベース抵抗の不均一につながる。これによ
り、装置ごとに動作特性が均一なデバイスを生産性良く
製造できないという問題を生じることになる。
【００１２】
【発明が解決しようとする課題】以上説明した問題点を
解消する目的で、選択成長技術を用いたＨＢＴの製造プ
ロセスがいくつか提案されている。例えば、増田宏ら、
信学技報：ED92-132,MW92-135,ICD92-153(1993-01)9、
Ｐａｕｌ Ｍ．Ｅｎｑｕｉｓｔ et al.,ＩＥＥＥＥｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ.１４（１９９３）
２９５などに示されているが、完全に問題点を解消した
ものは登場していない。
解消する目的で、選択成長技術を用いたＨＢＴの製造プ
ロセスがいくつか提案されている。例えば、増田宏ら、
信学技報：ED92-132,MW92-135,ICD92-153(1993-01)9、
Ｐａｕｌ Ｍ．Ｅｎｑｕｉｓｔ et al.,ＩＥＥＥＥｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ.１４（１９９３）
２９５などに示されているが、完全に問題点を解消した
ものは登場していない。
【００１３】本発明は以上のような問題点を解消するた
めになされたものであり、ベース層の薄層化による高速
化に対応してベース層が薄い場合でも、動作特性が装置
ごとに均一で良好なＨＢＴを得ると共に、当該ＨＢＴを
歩留まりよく製造するための製造方法を提供することを
目的とする。
めになされたものであり、ベース層の薄層化による高速
化に対応してベース層が薄い場合でも、動作特性が装置
ごとに均一で良好なＨＢＴを得ると共に、当該ＨＢＴを
歩留まりよく製造するための製造方法を提供することを
目的とする。
【００１４】
【課題を解決するための手段】本発明に係る請求項１記
載のヘテロ接合バイポーラトランジスタは、第１導電型
のコレクタ層と、前記第１導電型のコレクタ層の主面上
に選択的に形成された第２導電型のベース層と、前記ベ
ース層の主面上に形成され、前記コレクタ層より大きな
バンドギャップを有する第１導電型のエミッタ層とを備
えるヘテロ接合バイポーラトランジスタにおいて、前記
ベース層の外部に、少なくとも前記ベース層の側面に接
するように形成された第２導電型の外部ベース層を備
え、前記コレクタ層が、凸部と、該凸部がほぼ中央に配
置され前記凸部の基礎となる基台部とが一体で形成され
た断面形状を有し、前記ベース層は前記凸部の上面の全
面に渡って形成され、前記外部ベース層は前記コレクタ
層の前記凸部以外の段差部分の表面および前記凸部の側
面と前記ベース層の側面に接するように形成され、エミ
ッタ層の断面形状は、前記ベース層の主面の全面に渡っ
て接する脚部と、前記外部ベース層の上部にオーバハン
グするＴ字の頭部とで実質的にＴ字形状をなし、前記頭
部と前記外部ベース層との間に高抵抗半導体層をさらに
備えている。
載のヘテロ接合バイポーラトランジスタは、第１導電型
のコレクタ層と、前記第１導電型のコレクタ層の主面上
に選択的に形成された第２導電型のベース層と、前記ベ
ース層の主面上に形成され、前記コレクタ層より大きな
バンドギャップを有する第１導電型のエミッタ層とを備
えるヘテロ接合バイポーラトランジスタにおいて、前記
ベース層の外部に、少なくとも前記ベース層の側面に接
するように形成された第２導電型の外部ベース層を備
え、前記コレクタ層が、凸部と、該凸部がほぼ中央に配
置され前記凸部の基礎となる基台部とが一体で形成され
た断面形状を有し、前記ベース層は前記凸部の上面の全
面に渡って形成され、前記外部ベース層は前記コレクタ
層の前記凸部以外の段差部分の表面および前記凸部の側
面と前記ベース層の側面に接するように形成され、エミ
ッタ層の断面形状は、前記ベース層の主面の全面に渡っ
て接する脚部と、前記外部ベース層の上部にオーバハン
グするＴ字の頭部とで実質的にＴ字形状をなし、前記頭
部と前記外部ベース層との間に高抵抗半導体層をさらに
備えている。
【００１５】
【００１６】
【００１７】本発明に係る請求項２記載のヘテロ接合バ
イポーラトランジスタの製造方法は、(a) 第１導電型の
コレクタ層を形成する工程と、(b) 前記コレクタ層の主
面上に第２導電型のベース層を形成する工程と、(c) 前
記ベース層の主面上に選択的にベース形成用マスク層を
形成する工程と、(d) 前記ベース形成用マスク層をマス
クとして、前記ベース形成用マスク層に覆われない前記
ベース層の全部と、前記コレクタ層の一部を選択的に除
去する工程と、(e) 前記ベース形成用マスク層をマスク
として、前記ベース形成用マスク層に覆われていない部
分に、結晶成長法により外部ベース層を形成する工程
と、(f) 前記ベース形成用マスク層を除去する工程と、
(g) 全面にエミッタ形成用マスク層を形成する工程と、
(h) 前記エミッタ形成用マスク層のうち前記ベース層に
対応する部分を選択的に除去して前記ベース層を露出さ
せる工程と、(i) 露出した前記ベース層の主面上に前記
コレクタ層より大きなバンドギャップを有する第１導電
型のエミッタ層を結晶成長法により形成する工程とを備
えている。
イポーラトランジスタの製造方法は、(a) 第１導電型の
コレクタ層を形成する工程と、(b) 前記コレクタ層の主
面上に第２導電型のベース層を形成する工程と、(c) 前
記ベース層の主面上に選択的にベース形成用マスク層を
形成する工程と、(d) 前記ベース形成用マスク層をマス
クとして、前記ベース形成用マスク層に覆われない前記
ベース層の全部と、前記コレクタ層の一部を選択的に除
去する工程と、(e) 前記ベース形成用マスク層をマスク
として、前記ベース形成用マスク層に覆われていない部
分に、結晶成長法により外部ベース層を形成する工程
と、(f) 前記ベース形成用マスク層を除去する工程と、
(g) 全面にエミッタ形成用マスク層を形成する工程と、
(h) 前記エミッタ形成用マスク層のうち前記ベース層に
対応する部分を選択的に除去して前記ベース層を露出さ
せる工程と、(i) 露出した前記ベース層の主面上に前記
コレクタ層より大きなバンドギャップを有する第１導電
型のエミッタ層を結晶成長法により形成する工程とを備
えている。
【００１８】本発明に係る請求項３記載のヘテロ接合バ
イポーラトランジスタの製造方法は、前記工程(d)が、
前記ベース層を４５０℃以下の温度下でハロゲン系ガス
を含むガスの雰囲気中に曝し、前記ベース形成用マスク
層に覆われない前記ベース層の表面に形成された酸化膜
を除去する工程を含み、前記工程(i)は、露出した前記
ベース層を４５０℃以下の温度下で前記ハロゲン系ガス
を含むガスの雰囲気中に曝し、露出した前記ベース層の
表面に形成された酸化膜を除去する工程を含んでいる。
イポーラトランジスタの製造方法は、前記工程(d)が、
前記ベース層を４５０℃以下の温度下でハロゲン系ガス
を含むガスの雰囲気中に曝し、前記ベース形成用マスク
層に覆われない前記ベース層の表面に形成された酸化膜
を除去する工程を含み、前記工程(i)は、露出した前記
ベース層を４５０℃以下の温度下で前記ハロゲン系ガス
を含むガスの雰囲気中に曝し、露出した前記ベース層の
表面に形成された酸化膜を除去する工程を含んでいる。
【００１９】本発明に係る請求項４記載のヘテロ接合バ
イポーラトランジスタの製造方法は、前記ベース層がＧ
ａＡｓ系の半導体層であり、前記ハロゲン系ガスを含む
ガスは、少なくともＨＣｌガス、水素ガス、アルシンガ
スを含むガスである。
イポーラトランジスタの製造方法は、前記ベース層がＧ
ａＡｓ系の半導体層であり、前記ハロゲン系ガスを含む
ガスは、少なくともＨＣｌガス、水素ガス、アルシンガ
スを含むガスである。
【００２０】本発明に係る請求項５記載のヘテロ接合バ
イポーラトランジスタの製造方法は、(a) 第１導電型の
コレクタ層を形成する工程と、(b) 前記コレクタ層の主
面上に第２導電型のベース層を形成する工程と、(c) 前
記ベース層の主面上に選択的にベース形成用マスク層を
形成する工程と、(d) 前記ベース形成用マスク層をマス
クとして、前記ベース形成用マスク層に覆われない前記
ベース層の全部と、前記コレクタ層の一部を選択的に除
去する工程と、(e) 前記ベース形成用マスク層をマスク
として、前記ベース形成用マスク層に覆われていない部
分に、結晶成長法により外部ベース層を形成する工程
と、(f) 前記外部ベース層上に結晶成長法により高抵抗
半導体層を形成する工程と、(g) 前記ベース形成用マス
ク層を除去する工程と、(h) 全面に前記コレクタ層より
大きなバンドギャップを有する第１導電型のエミッタ層
を結晶成長法により形成する工程とを備えている。
イポーラトランジスタの製造方法は、(a) 第１導電型の
コレクタ層を形成する工程と、(b) 前記コレクタ層の主
面上に第２導電型のベース層を形成する工程と、(c) 前
記ベース層の主面上に選択的にベース形成用マスク層を
形成する工程と、(d) 前記ベース形成用マスク層をマス
クとして、前記ベース形成用マスク層に覆われない前記
ベース層の全部と、前記コレクタ層の一部を選択的に除
去する工程と、(e) 前記ベース形成用マスク層をマスク
として、前記ベース形成用マスク層に覆われていない部
分に、結晶成長法により外部ベース層を形成する工程
と、(f) 前記外部ベース層上に結晶成長法により高抵抗
半導体層を形成する工程と、(g) 前記ベース形成用マス
ク層を除去する工程と、(h) 全面に前記コレクタ層より
大きなバンドギャップを有する第１導電型のエミッタ層
を結晶成長法により形成する工程とを備えている。
【００２１】本発明に係る請求項６記載のヘテロ接合バ
イポーラトランジスタの製造方法は、前記工程(d)が、
前記ベース層を４５０℃以下の温度下でハロゲン系ガス
を含むガスの雰囲気中に曝し、前記ベース形成用マスク
層に覆われない前記ベース層の表面に形成された酸化膜
を除去する工程を含み、前記工程(h)は、前記ベース形
成用マスク層に覆われていた前記ベース層と、前記高抵
抗半導体層を４５０℃以下の温度下でハロゲン系ガスを
含む雰囲気中に曝し、前記ベース層および前記高抵抗半
導体層の表面に形成された酸化膜を除去する工程を含ん
でいる。
イポーラトランジスタの製造方法は、前記工程(d)が、
前記ベース層を４５０℃以下の温度下でハロゲン系ガス
を含むガスの雰囲気中に曝し、前記ベース形成用マスク
層に覆われない前記ベース層の表面に形成された酸化膜
を除去する工程を含み、前記工程(h)は、前記ベース形
成用マスク層に覆われていた前記ベース層と、前記高抵
抗半導体層を４５０℃以下の温度下でハロゲン系ガスを
含む雰囲気中に曝し、前記ベース層および前記高抵抗半
導体層の表面に形成された酸化膜を除去する工程を含ん
でいる。
【００２２】本発明に係る請求項７記載のヘテロ接合バ
イポーラトランジスタの製造方法は、前記ベース層およ
び前記高抵抗半導体層がＧａＡｓ系の半導体層であり、
前記ハロゲン系ガスを含むガスは、少なくともＨＣｌガ
ス、水素ガス、アルシンガスを含むガスである。
イポーラトランジスタの製造方法は、前記ベース層およ
び前記高抵抗半導体層がＧａＡｓ系の半導体層であり、
前記ハロゲン系ガスを含むガスは、少なくともＨＣｌガ
ス、水素ガス、アルシンガスを含むガスである。
【００２３】
【作用】本発明に係る請求項１記載のヘテロ接合バイポ
ーラトランジスタによれば、ベース層の外部に、少なく
ともベース層の側面に接するように形成された第２導電
型の外部ベース層を備えているので、ベース層の主面の
ほぼ全域に渡ってエミッタ層を形成することにより、エ
ミッタ層直下の領域と外部ベース層との間に介在するベ
ース層の長さは僅かとなり、ベース層を薄くした場合に
もベース抵抗を低減することができる。また、エミッタ
層の断面形状が実質的にＴ字形状をなし、脚部がベース
層の主面の全面に接しているので、ベース層のエミッタ
層直下の領域と外部ベース層との間には、実質的にベー
ス層が介在しないことになり、ベース層を薄くした場合
にもベース抵抗を低減することができる。また、頭部が
外部ベース層の上部にオーバハングするように形成され
ているので、電気的な接続を行う場合に接触面積を広く
取ることができ、接触抵抗を低減することができる。こ
こで、頭部と外部ベース層との間には高抵抗半導体層を
さらに備えているので、エミッタ層と外部ベース層との
間で、望ましくない経路を通って電流が流れることが防
止される。
ーラトランジスタによれば、ベース層の外部に、少なく
ともベース層の側面に接するように形成された第２導電
型の外部ベース層を備えているので、ベース層の主面の
ほぼ全域に渡ってエミッタ層を形成することにより、エ
ミッタ層直下の領域と外部ベース層との間に介在するベ
ース層の長さは僅かとなり、ベース層を薄くした場合に
もベース抵抗を低減することができる。また、エミッタ
層の断面形状が実質的にＴ字形状をなし、脚部がベース
層の主面の全面に接しているので、ベース層のエミッタ
層直下の領域と外部ベース層との間には、実質的にベー
ス層が介在しないことになり、ベース層を薄くした場合
にもベース抵抗を低減することができる。また、頭部が
外部ベース層の上部にオーバハングするように形成され
ているので、電気的な接続を行う場合に接触面積を広く
取ることができ、接触抵抗を低減することができる。こ
こで、頭部と外部ベース層との間には高抵抗半導体層を
さらに備えているので、エミッタ層と外部ベース層との
間で、望ましくない経路を通って電流が流れることが防
止される。
【００２４】
【００２５】
【００２６】本発明に係る請求項２記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、ベース層の
主面上には工程の途中で除去すべき半導体層が形成され
ないので、当該半導体層を除去してベース層を露出させ
る必要がなくなる。従って、精密な制御性が要求される
ベース層の露出工程が省略されて、製造方法が簡略化さ
れると共に、ベース層の露出工程に伴ってベース層が不
必要に除去されることが回避され、ベース層は形成時の
厚みを保つことになる。ベース層は極めて制御性よく形
成することが可能であるので、ベース抵抗の均一化を容
易に実現することができる。
イポーラトランジスタの製造方法によれば、ベース層の
主面上には工程の途中で除去すべき半導体層が形成され
ないので、当該半導体層を除去してベース層を露出させ
る必要がなくなる。従って、精密な制御性が要求される
ベース層の露出工程が省略されて、製造方法が簡略化さ
れると共に、ベース層の露出工程に伴ってベース層が不
必要に除去されることが回避され、ベース層は形成時の
厚みを保つことになる。ベース層は極めて制御性よく形
成することが可能であるので、ベース抵抗の均一化を容
易に実現することができる。
【００２７】本発明に係る請求項３記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、工程(d)
が、ベース層を４５０℃以下の温度下でハロゲン系ガス
を含むガスの雰囲気中に曝し、ベース形成用マスク層に
覆われないベース層の表面に形成された酸化膜を除去す
る工程を含んでいるので、工程(d)において除去されず
に残ったコレクタ層の表面に酸化膜が残跡することが防
止され、工程(e)において形成される外部ベース層の結
晶性が良好となる。また工程(i)が、露出したベース層
を４５０℃以下の温度下でハロゲン系ガスを含むガスの
雰囲気中に曝し、露出したベース層の表面に形成された
酸化膜を除去する工程を含んでいるので、露出したベー
ス層の主面上に形成されるエミッタ層の結晶性が良好と
なる。
イポーラトランジスタの製造方法によれば、工程(d)
が、ベース層を４５０℃以下の温度下でハロゲン系ガス
を含むガスの雰囲気中に曝し、ベース形成用マスク層に
覆われないベース層の表面に形成された酸化膜を除去す
る工程を含んでいるので、工程(d)において除去されず
に残ったコレクタ層の表面に酸化膜が残跡することが防
止され、工程(e)において形成される外部ベース層の結
晶性が良好となる。また工程(i)が、露出したベース層
を４５０℃以下の温度下でハロゲン系ガスを含むガスの
雰囲気中に曝し、露出したベース層の表面に形成された
酸化膜を除去する工程を含んでいるので、露出したベー
ス層の主面上に形成されるエミッタ層の結晶性が良好と
なる。
【００２８】本発明に係る請求項４記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、ベース層が
ＧａＡｓ系の半導体層である場合に、少なくともＨＣｌ
ガス、水素ガス、アルシンガスを含むガスが、４５０℃
以下の温度下にあるベース層に接触することにより、ベ
ース層の表面に形成された酸化膜が、吸着および脱離の
連続的な反応により除去されることになる。
イポーラトランジスタの製造方法によれば、ベース層が
ＧａＡｓ系の半導体層である場合に、少なくともＨＣｌ
ガス、水素ガス、アルシンガスを含むガスが、４５０℃
以下の温度下にあるベース層に接触することにより、ベ
ース層の表面に形成された酸化膜が、吸着および脱離の
連続的な反応により除去されることになる。
【００２９】本発明に係る請求項５記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、ベース層の
主面上には工程の途中で除去すべき半導体層が形成され
ないので、当該半導体層を除去してベース層を露出させ
る必要がなくなる。従って、精密な制御性が要求される
ベース層の露出工程が省略されて、製造方法が簡略化さ
れると共に、ベース層の露出工程に伴ってベース層が不
必要に除去されることが回避され、ベース層は形成時の
厚みを保つことになる。ベース層は極めて制御性よく形
成することが可能であるので、ベース抵抗の均一化を容
易に実現することができる。また、外部ベース層および
エミッタ層の形成に際してもベース形成用マスクが使用
されるので、外部ベース層およびエミッタ層がセルフア
ラインで形成されることになり、外部ベース層およびエ
ミッタ層の形成のために新たなマスクを必要とする場合
に比べて製造工程を短縮することができる。
イポーラトランジスタの製造方法によれば、ベース層の
主面上には工程の途中で除去すべき半導体層が形成され
ないので、当該半導体層を除去してベース層を露出させ
る必要がなくなる。従って、精密な制御性が要求される
ベース層の露出工程が省略されて、製造方法が簡略化さ
れると共に、ベース層の露出工程に伴ってベース層が不
必要に除去されることが回避され、ベース層は形成時の
厚みを保つことになる。ベース層は極めて制御性よく形
成することが可能であるので、ベース抵抗の均一化を容
易に実現することができる。また、外部ベース層および
エミッタ層の形成に際してもベース形成用マスクが使用
されるので、外部ベース層およびエミッタ層がセルフア
ラインで形成されることになり、外部ベース層およびエ
ミッタ層の形成のために新たなマスクを必要とする場合
に比べて製造工程を短縮することができる。
【００３０】本発明に係る請求項６記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、工程(d)
が、ベース層を４５０℃以下の温度下でハロゲン系ガス
を含む雰囲気中に曝し、ベース形成用マスク層に覆われ
ないベース層の表面に形成された酸化膜を除去する工程
を含んでいるので、工程(d)において除去されずに残っ
たコレクタ層の表面に酸化膜が残跡することが防止さ
れ、工程(e)において形成される外部ベース層および、
工程(f)において形成される高抵抗半導体層の結晶性が
良好となる。また工程(h)が、ベース形成用マスク層に
覆われていたベース層と、高抵抗半導体層を４５０℃以
下の温度下でハロゲン系ガスを含むガスの雰囲気中に曝
し、ベース層および高抵抗半導体層の表面に形成された
酸化膜を除去する工程を含んでいるので、露出したベー
ス層および高抵抗半導体層の主面上に形成されるエミッ
タ層の結晶性が良好となる。
イポーラトランジスタの製造方法によれば、工程(d)
が、ベース層を４５０℃以下の温度下でハロゲン系ガス
を含む雰囲気中に曝し、ベース形成用マスク層に覆われ
ないベース層の表面に形成された酸化膜を除去する工程
を含んでいるので、工程(d)において除去されずに残っ
たコレクタ層の表面に酸化膜が残跡することが防止さ
れ、工程(e)において形成される外部ベース層および、
工程(f)において形成される高抵抗半導体層の結晶性が
良好となる。また工程(h)が、ベース形成用マスク層に
覆われていたベース層と、高抵抗半導体層を４５０℃以
下の温度下でハロゲン系ガスを含むガスの雰囲気中に曝
し、ベース層および高抵抗半導体層の表面に形成された
酸化膜を除去する工程を含んでいるので、露出したベー
ス層および高抵抗半導体層の主面上に形成されるエミッ
タ層の結晶性が良好となる。
【００３１】本発明に係る請求項７記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、ベース層お
よび高抵抗半導体層がＧａＡｓ系の半導体層である場合
に、少なくともＨＣｌガス、水素ガス、アルシンガスを
含むガスが、４５０℃以下の温度下にあるベース層、外
部ベース層および高抵抗半導体層に接触することによ
り、ベース層、外部ベース層および高抵抗半導体層の表
面に形成された酸化膜が、吸着および脱離の連続的な反
応により除去されることになる。
イポーラトランジスタの製造方法によれば、ベース層お
よび高抵抗半導体層がＧａＡｓ系の半導体層である場合
に、少なくともＨＣｌガス、水素ガス、アルシンガスを
含むガスが、４５０℃以下の温度下にあるベース層、外
部ベース層および高抵抗半導体層に接触することによ
り、ベース層、外部ベース層および高抵抗半導体層の表
面に形成された酸化膜が、吸着および脱離の連続的な反
応により除去されることになる。
【００３２】
＜第１の実施例＞以下、本発明に係る第１の実施例とし
て、ＨＢＴ１０００の構成およびその製造方法について
説明する。まず、製造工程を順に示した断面図である図
１〜図９を用いて製造方法について説明する。
て、ＨＢＴ１０００の構成およびその製造方法について
説明する。まず、製造工程を順に示した断面図である図
１〜図９を用いて製造方法について説明する。
【００３３】図１に示す工程において、半絶縁性のＧａ
Ａｓ基板１の主面上にＭＯＣＶＤ法などを用いて、Ｇａ
Ａｓバッファ層２、Ｎ+型ＧａＡｓコレクタコンタクト
層３、Ｎ型ＧａＡｓコレクタ層４、Ｐ型ＧａＡｓベース
層５を順に形成して積層構造を形成し、Ｐ型ＧａＡｓベ
ース層５の主面上にプラズマＣＶＤ法によりベース形成
用ＳｉＮ層６を選択的に形成する。ここでベース形成用
ＳｉＮ層６は後にベース領域として残る部分に形成され
る。なお、ベース層は下部に形成される半導体層と上部
に形成される半導体層の組成に合わせて、下部側と上部
側でその組成比がグレーデッドに異なっているように形
成される場合もある。
Ａｓ基板１の主面上にＭＯＣＶＤ法などを用いて、Ｇａ
Ａｓバッファ層２、Ｎ+型ＧａＡｓコレクタコンタクト
層３、Ｎ型ＧａＡｓコレクタ層４、Ｐ型ＧａＡｓベース
層５を順に形成して積層構造を形成し、Ｐ型ＧａＡｓベ
ース層５の主面上にプラズマＣＶＤ法によりベース形成
用ＳｉＮ層６を選択的に形成する。ここでベース形成用
ＳｉＮ層６は後にベース領域として残る部分に形成され
る。なお、ベース層は下部に形成される半導体層と上部
に形成される半導体層の組成に合わせて、下部側と上部
側でその組成比がグレーデッドに異なっているように形
成される場合もある。
【００３４】次に図２に示す工程において、ベース形成
用ＳｉＮ層６をマスクとして、Ｐ型ＧａＡｓベース層５
およびＮ+型ＧａＡｓコレクタ層４を選択的に除去す
る。
用ＳｉＮ層６をマスクとして、Ｐ型ＧａＡｓベース層５
およびＮ+型ＧａＡｓコレクタ層４を選択的に除去す
る。
【００３５】次に図３に示す工程において、ベース形成
用ＳｉＮ層６に覆われていないＰ型ＧａＡｓベース層５
の側面およびＮ型ＧａＡｓコレクタ層４の表面に接する
ように、ＭＯＣＶＤ法を用いてＰ+型ＧａＡｓ外部ベー
ス層７を選択的に成長させる。
用ＳｉＮ層６に覆われていないＰ型ＧａＡｓベース層５
の側面およびＮ型ＧａＡｓコレクタ層４の表面に接する
ように、ＭＯＣＶＤ法を用いてＰ+型ＧａＡｓ外部ベー
ス層７を選択的に成長させる。
【００３６】次に図４に示す工程において、ベース形成
用ＳｉＮ層６を除去した後、プラズマＣＶＤ法により全
面に渡ってエミッタ形成用ＳｉＮ層８を形成する。
用ＳｉＮ層６を除去した後、プラズマＣＶＤ法により全
面に渡ってエミッタ形成用ＳｉＮ層８を形成する。
【００３７】次に図５に示す工程において、Ｐ型ＧａＡ
ｓベース層５のエミッタを形成する部分に対応するエミ
ッタ形成用ＳｉＮ層８を選択的に除去して開口部ＯＰを
形成する。
ｓベース層５のエミッタを形成する部分に対応するエミ
ッタ形成用ＳｉＮ層８を選択的に除去して開口部ＯＰを
形成する。
【００３８】次に図６に示す工程において、エミッタ形
成用ＳｉＮ層８をマスクとして開口部ＯＰ、すなわちＰ
型ＧａＡｓベース層５の上に、ＭＯＣＶＤ法を用いてＮ
型ＡｌＧａＡｓエミッタ層９およびＮ+型ＩｎＧａＡｓ
エミッタコンタクト層１０を順次選択的に成長させる。
成用ＳｉＮ層８をマスクとして開口部ＯＰ、すなわちＰ
型ＧａＡｓベース層５の上に、ＭＯＣＶＤ法を用いてＮ
型ＡｌＧａＡｓエミッタ層９およびＮ+型ＩｎＧａＡｓ
エミッタコンタクト層１０を順次選択的に成長させる。
【００３９】次に図７に示す工程において、エミッタ形
成用ＳｉＮ層８を除去した後、Ｐ+型ＧａＡｓ外部ベー
ス層７およびＮ型ＧａＡｓコレクタ層４を選択的に除去
して、Ｎ+型ＧａＡｓコレクタコンタクト層３の表面を
露出させる。
成用ＳｉＮ層８を除去した後、Ｐ+型ＧａＡｓ外部ベー
ス層７およびＮ型ＧａＡｓコレクタ層４を選択的に除去
して、Ｎ+型ＧａＡｓコレクタコンタクト層３の表面を
露出させる。
【００４０】次に図８に示す工程において、Ｎ+型Ｉｎ
ＧａＡｓエミッタコンタクト層１０の主面上にエミッタ
電極１１を、残されたＰ+型ＧａＡｓ外部ベース層７の
主面上にベース電極１２を、露出したＮ+型ＧａＡｓコ
レクタコンタクト層３の主面上にコレクタ電極１３を形
成する。
ＧａＡｓエミッタコンタクト層１０の主面上にエミッタ
電極１１を、残されたＰ+型ＧａＡｓ外部ベース層７の
主面上にベース電極１２を、露出したＮ+型ＧａＡｓコ
レクタコンタクト層３の主面上にコレクタ電極１３を形
成する。
【００４１】最後に全面に渡って保護膜としての絶縁膜
１４を形成することで、図９に示すようにＨＢＴ１００
０の基本構造が完成する。
１４を形成することで、図９に示すようにＨＢＴ１００
０の基本構造が完成する。
【００４２】以上説明したように、本発明に係るＨＢＴ
の製造方法によれば、Ｐ型ＧａＡｓベース層５の主面上
には工程の途中で除去すべき半導体層が形成されないの
で、当該半導体層を除去してＰ型ＧａＡｓベース層５の
面だしを行う必要がなくなる。従って、精密なエッチン
グ制御を要求される面だし工程が省略されて、製造方法
が簡略化されると共に、面だしに伴ってＰ型ＧａＡｓベ
ース層５が不必要に除去されることが回避され、Ｐ型Ｇ
ａＡｓベース層５は形成時の厚みを保つことになる。Ｐ
型ＧａＡｓベース層５は形成は極めて制御性よく形成す
ることが可能であるので、ベース抵抗の均一化を容易に
実現することができ、動作特性が均一なＨＢＴを歩留ま
りよく製造することが可能となる。
の製造方法によれば、Ｐ型ＧａＡｓベース層５の主面上
には工程の途中で除去すべき半導体層が形成されないの
で、当該半導体層を除去してＰ型ＧａＡｓベース層５の
面だしを行う必要がなくなる。従って、精密なエッチン
グ制御を要求される面だし工程が省略されて、製造方法
が簡略化されると共に、面だしに伴ってＰ型ＧａＡｓベ
ース層５が不必要に除去されることが回避され、Ｐ型Ｇ
ａＡｓベース層５は形成時の厚みを保つことになる。Ｐ
型ＧａＡｓベース層５は形成は極めて制御性よく形成す
ることが可能であるので、ベース抵抗の均一化を容易に
実現することができ、動作特性が均一なＨＢＴを歩留ま
りよく製造することが可能となる。
【００４３】次に、製造工程の最終工程を示す断面図で
ある図９を用いて、ＨＢＴ１０００の特徴について説明
する。図２５に示した従来のＨＢＴでは、Ｎ型Ａｌ0.26
Ｇａ0.74Ａｓエミッタ層１０５の直下の領域とベース電
極１０９とは厚さ７００オングストローム程度のＰ型Ｇ
ａＡｓベース層１０４で接続される構成となっているの
で、ベース抵抗が高くなっている。また、図２１を用い
て説明したように、従来のＨＢＴはその製造においてＰ
型ＧａＡｓベース層１０４を面だしする必要があるの
で、Ｐ型ＧａＡｓベース層１０４の厚みが不均一であ
り、ＨＢＴの特性が素子ごとに不均一であった。
ある図９を用いて、ＨＢＴ１０００の特徴について説明
する。図２５に示した従来のＨＢＴでは、Ｎ型Ａｌ0.26
Ｇａ0.74Ａｓエミッタ層１０５の直下の領域とベース電
極１０９とは厚さ７００オングストローム程度のＰ型Ｇ
ａＡｓベース層１０４で接続される構成となっているの
で、ベース抵抗が高くなっている。また、図２１を用い
て説明したように、従来のＨＢＴはその製造においてＰ
型ＧａＡｓベース層１０４を面だしする必要があるの
で、Ｐ型ＧａＡｓベース層１０４の厚みが不均一であ
り、ＨＢＴの特性が素子ごとに不均一であった。
【００４４】一方、図９に示す本発明に係るＨＢＴ１０
００は、Ｐ型ＧａＡｓベース層５の側面に直接接するよ
うにＰ+型ＧａＡｓ外部ベース層７を設けているので、
Ｐ型ＧａＡｓベース層５の主面のほぼ全域に渡ってＮ型
ＡｌＧａＡｓエミッタ層９を形成することにより、Ｎ型
ＡｌＧａＡｓエミッタ層９の直下の領域（この部分を活
性ベース領域と呼称）とＰ+型ＧａＡｓ外部ベース層７
との間に介在する薄いＰ型ＧａＡｓベース層５（この部
分を不活性ベース領域と呼称）の長さは僅かとなり、ベ
ース抵抗を低減することができる。このことはベース層
の薄層化による高速化に対応したヘテロ接合バイポーラ
トランジスタを得ることができることを意味している。
ここで、不活性ベース領域の長さは短ければ短いほど良
い。
００は、Ｐ型ＧａＡｓベース層５の側面に直接接するよ
うにＰ+型ＧａＡｓ外部ベース層７を設けているので、
Ｐ型ＧａＡｓベース層５の主面のほぼ全域に渡ってＮ型
ＡｌＧａＡｓエミッタ層９を形成することにより、Ｎ型
ＡｌＧａＡｓエミッタ層９の直下の領域（この部分を活
性ベース領域と呼称）とＰ+型ＧａＡｓ外部ベース層７
との間に介在する薄いＰ型ＧａＡｓベース層５（この部
分を不活性ベース領域と呼称）の長さは僅かとなり、ベ
ース抵抗を低減することができる。このことはベース層
の薄層化による高速化に対応したヘテロ接合バイポーラ
トランジスタを得ることができることを意味している。
ここで、不活性ベース領域の長さは短ければ短いほど良
い。
【００４５】また、ＨＢＴ１０００の製造過程において
はＰ型ＧａＡｓベース層５の面だし工程が不要なので、
Ｐ型ＧａＡｓベース層５の厚みが均一なＨＢＴが得られ
ることになる。
はＰ型ＧａＡｓベース層５の面だし工程が不要なので、
Ｐ型ＧａＡｓベース層５の厚みが均一なＨＢＴが得られ
ることになる。
【００４６】＜第２の実施例＞本発明に係る第２の実施
例として、ＨＢＴ２０００の構成およびその製造方法に
ついて説明する。まず、製造工程を順に示した断面図で
ある図１０〜図１７を用いて製造方法について説明す
る。
例として、ＨＢＴ２０００の構成およびその製造方法に
ついて説明する。まず、製造工程を順に示した断面図で
ある図１０〜図１７を用いて製造方法について説明す
る。
【００４７】図１０に示す工程において、半絶縁性のＧ
ａＡｓ基板１の主面上にＭＯＣＶＤ法などを用いて、Ｇ
ａＡｓバッファ層２、Ｎ+型ＧａＡｓコレクタコンタク
ト層３、Ｎ型ＧａＡｓコレクタ層４、Ｐ型ＧａＡｓベー
ス層５を順に形成して積層構造を形成し、Ｐ型ＧａＡｓ
ベース層５の主面上にプラズマＣＶＤ法によりベース形
成用ＳｉＮ層６を選択的に形成する。ここで、ベース形
成用ＳｉＮ層６は後にベース領域として残る部分に形成
される。なお、ベース層は下部に形成される半導体層と
上部に形成される半導体層の組成に合わせて、下部側と
上部側でその組成比がグレーデッドに異なっているよう
に形成される場合もある。
ａＡｓ基板１の主面上にＭＯＣＶＤ法などを用いて、Ｇ
ａＡｓバッファ層２、Ｎ+型ＧａＡｓコレクタコンタク
ト層３、Ｎ型ＧａＡｓコレクタ層４、Ｐ型ＧａＡｓベー
ス層５を順に形成して積層構造を形成し、Ｐ型ＧａＡｓ
ベース層５の主面上にプラズマＣＶＤ法によりベース形
成用ＳｉＮ層６を選択的に形成する。ここで、ベース形
成用ＳｉＮ層６は後にベース領域として残る部分に形成
される。なお、ベース層は下部に形成される半導体層と
上部に形成される半導体層の組成に合わせて、下部側と
上部側でその組成比がグレーデッドに異なっているよう
に形成される場合もある。
【００４８】次に図１１に示す工程において、ベース形
成用ＳｉＮ層６をマスクとして、Ｐ型ＧａＡｓベース層
５およびＮ+型ＧａＡｓコレクタ層４を選択的に除去す
る。
成用ＳｉＮ層６をマスクとして、Ｐ型ＧａＡｓベース層
５およびＮ+型ＧａＡｓコレクタ層４を選択的に除去す
る。
【００４９】次に図１２に示す工程において、ベース形
成用ＳｉＮ層６に覆われていないＰ型ＧａＡｓベース層
５の側面に接するように、ＭＯＣＶＤ法を用いてＰ+型
ＧａＡｓ外部ベース層７を選択的に成長させた後、Ｐ+
型ＧａＡｓ外部ベース層７の表面上に高抵抗ＧａＡｓ層
１５を選択的に成長させる。高抵抗ＧａＡｓ層１５は、
例えば酸素をＧａＡｓ層にドープすることで形成するこ
とができ、その抵抗値は５×１０3Ωｃｍ以上となるよ
うに形成される。また、高抵抗層として高抵抗ＡｌＧａ
Ａｓ層を用いる場合もある。
成用ＳｉＮ層６に覆われていないＰ型ＧａＡｓベース層
５の側面に接するように、ＭＯＣＶＤ法を用いてＰ+型
ＧａＡｓ外部ベース層７を選択的に成長させた後、Ｐ+
型ＧａＡｓ外部ベース層７の表面上に高抵抗ＧａＡｓ層
１５を選択的に成長させる。高抵抗ＧａＡｓ層１５は、
例えば酸素をＧａＡｓ層にドープすることで形成するこ
とができ、その抵抗値は５×１０3Ωｃｍ以上となるよ
うに形成される。また、高抵抗層として高抵抗ＡｌＧａ
Ａｓ層を用いる場合もある。
【００５０】ここで、Ｎ型ＡｌＧａＡｓエミッタ層９お
よびＰ+型ＧａＡｓ外部ベース層７が同じベース形成用
ＳｉＮ層６をマスクとして形成される、すなわちＮ型Ａ
ｌＧａＡｓエミッタ層９およびＰ+型ＧａＡｓ外部ベー
ス層７がセルフアラインで形成されることになる。
よびＰ+型ＧａＡｓ外部ベース層７が同じベース形成用
ＳｉＮ層６をマスクとして形成される、すなわちＮ型Ａ
ｌＧａＡｓエミッタ層９およびＰ+型ＧａＡｓ外部ベー
ス層７がセルフアラインで形成されることになる。
【００５１】次に図１３に示す工程において、ベース形
成用ＳｉＮ層６を除去する。
成用ＳｉＮ層６を除去する。
【００５２】次に図１４に示す工程において、全面に渡
ってＭＯＣＶＤ法を用いてＮ型ＡｌＧａＡｓエミッタ層
９およびＮ+型ＩｎＧａＡｓエミッタコンタクト層１０
を順次成長させる。
ってＭＯＣＶＤ法を用いてＮ型ＡｌＧａＡｓエミッタ層
９およびＮ+型ＩｎＧａＡｓエミッタコンタクト層１０
を順次成長させる。
【００５３】次に図１５に示す工程において、Ｎ型Ａｌ
ＧａＡｓエミッタ層９およびＮ+型ＩｎＧａＡｓエミッ
タコンタクト層１０を選択的に除去してＰ+型ＧａＡｓ
外部ベース層７の表面を露出させた後、Ｐ+型ＧａＡｓ
外部ベース層７およびＮ型ＧａＡｓコレクタ層４を選択
的に除去して、Ｎ+型ＧａＡｓコレクタコンタクト層３
の表面を露出させる。
ＧａＡｓエミッタ層９およびＮ+型ＩｎＧａＡｓエミッ
タコンタクト層１０を選択的に除去してＰ+型ＧａＡｓ
外部ベース層７の表面を露出させた後、Ｐ+型ＧａＡｓ
外部ベース層７およびＮ型ＧａＡｓコレクタ層４を選択
的に除去して、Ｎ+型ＧａＡｓコレクタコンタクト層３
の表面を露出させる。
【００５４】次に図１６に示す工程において、Ｎ+型Ｉ
ｎＧａＡｓエミッタコンタクト層１０の主面上にエミッ
タ電極１１を、残されたＰ+型ＧａＡｓ外部ベース層７
の主面上にベース電極１２を、露出したＮ+型ＧａＡｓ
コレクタコンタクト層３の主面上にコレクタ電極１３を
形成する。
ｎＧａＡｓエミッタコンタクト層１０の主面上にエミッ
タ電極１１を、残されたＰ+型ＧａＡｓ外部ベース層７
の主面上にベース電極１２を、露出したＮ+型ＧａＡｓ
コレクタコンタクト層３の主面上にコレクタ電極１３を
形成する。
【００５５】最後に全面に渡って保護膜としての絶縁膜
１４を形成することで、図１７に示すようにＨＢＴ２０
００の基本構造が完成する。
１４を形成することで、図１７に示すようにＨＢＴ２０
００の基本構造が完成する。
【００５６】以上説明したように、本発明に係るＨＢＴ
の製造方法によれば、Ｐ型ＧａＡｓベース層５の主面上
には、工程の途中で除去すべき他の半導体層が形成され
ないので、当該他の半導体層を除去してＰ型ＧａＡｓベ
ース層５の面だしを行う必要がなくなる。従って、精密
なエッチング制御を要求される面だし工程が省略され
て、製造方法が簡略化されると共に、面だしに伴ってＰ
型ＧａＡｓベース層５が不必要に除去されることが回避
され、Ｐ型ＧａＡｓベース層５は形成時の厚みを保つこ
とになる。Ｐ型ＧａＡｓベース層５は形成は極めて制御
性よく形成することが可能であるので、ベース抵抗の均
一化を容易に実現することができ、素子特性が均一なＨ
ＢＴを歩留まりよく製造することが可能となる。
の製造方法によれば、Ｐ型ＧａＡｓベース層５の主面上
には、工程の途中で除去すべき他の半導体層が形成され
ないので、当該他の半導体層を除去してＰ型ＧａＡｓベ
ース層５の面だしを行う必要がなくなる。従って、精密
なエッチング制御を要求される面だし工程が省略され
て、製造方法が簡略化されると共に、面だしに伴ってＰ
型ＧａＡｓベース層５が不必要に除去されることが回避
され、Ｐ型ＧａＡｓベース層５は形成時の厚みを保つこ
とになる。Ｐ型ＧａＡｓベース層５は形成は極めて制御
性よく形成することが可能であるので、ベース抵抗の均
一化を容易に実現することができ、素子特性が均一なＨ
ＢＴを歩留まりよく製造することが可能となる。
【００５７】また、Ｎ型ＡｌＧａＡｓエミッタ層９およ
びＰ+型ＧａＡｓ外部ベース層７がセルフアラインで形
成されるために、本発明の第１の実施例として示したＨ
ＢＴ１０００の製造工程と比較してもさらに工程の簡略
化が可能であり歩留まりを向上することができる。
びＰ+型ＧａＡｓ外部ベース層７がセルフアラインで形
成されるために、本発明の第１の実施例として示したＨ
ＢＴ１０００の製造工程と比較してもさらに工程の簡略
化が可能であり歩留まりを向上することができる。
【００５８】次に、製造工程の最終工程を示す断面図で
ある図１７を用いて、ＨＢＴ２０００の特徴について説
明する。図２５に示す従来のＨＢＴでは、既に説明した
ようにベース抵抗が高いという問題があった。また、図
２１を用いて説明したように、従来のＨＢＴはその製造
においてＰ型ＧａＡｓベース層１０４を面だしする必要
があるので、Ｐ型ＧａＡｓベース層１０４の厚みが不均
一であり、ＨＢＴの特性が装置ごとに不均一であった。
ある図１７を用いて、ＨＢＴ２０００の特徴について説
明する。図２５に示す従来のＨＢＴでは、既に説明した
ようにベース抵抗が高いという問題があった。また、図
２１を用いて説明したように、従来のＨＢＴはその製造
においてＰ型ＧａＡｓベース層１０４を面だしする必要
があるので、Ｐ型ＧａＡｓベース層１０４の厚みが不均
一であり、ＨＢＴの特性が装置ごとに不均一であった。
【００５９】一方、図１７に示す本発明に係るＨＢＴ２
０００は、ＨＢＴ１０００と同様に、Ｐ型ＧａＡｓベー
ス層５の側面に直接接するようにＰ+型ＧａＡｓ外部ベ
ース層７が設けられ、かつ、Ｎ型ＡｌＧａＡｓエミッタ
層９の断面形状が、Ｐ型ＧａＡｓベース層５の主面全域
に渡って接触する脚部と、Ｐ+型ＧａＡｓ外部ベース層
７の上部にオーバハングする頭部とで実質的にＴ字形状
をなしているので、活性ベース領域とＰ+型ＧａＡｓ外
部ベース層７との間には不活性ベース領域が介在せず、
ＨＢＴ１０００に比べてベース抵抗をさらに低減するこ
とができる。また、頭部がＰ+型ＧａＡｓ外部ベース層
７の上部にオーバハングするように形成されているの
で、エミッタ電極１１との接触面積を広く取ることがで
き、接触抵抗を低減することができる。このことはベー
ス層の薄層化に加えてエミッタ電極１１の接触抵抗を低
減することによる高速化に対応したヘテロ接合バイポー
ラトランジスタを得ることができることを意味してい
る。
０００は、ＨＢＴ１０００と同様に、Ｐ型ＧａＡｓベー
ス層５の側面に直接接するようにＰ+型ＧａＡｓ外部ベ
ース層７が設けられ、かつ、Ｎ型ＡｌＧａＡｓエミッタ
層９の断面形状が、Ｐ型ＧａＡｓベース層５の主面全域
に渡って接触する脚部と、Ｐ+型ＧａＡｓ外部ベース層
７の上部にオーバハングする頭部とで実質的にＴ字形状
をなしているので、活性ベース領域とＰ+型ＧａＡｓ外
部ベース層７との間には不活性ベース領域が介在せず、
ＨＢＴ１０００に比べてベース抵抗をさらに低減するこ
とができる。また、頭部がＰ+型ＧａＡｓ外部ベース層
７の上部にオーバハングするように形成されているの
で、エミッタ電極１１との接触面積を広く取ることがで
き、接触抵抗を低減することができる。このことはベー
ス層の薄層化に加えてエミッタ電極１１の接触抵抗を低
減することによる高速化に対応したヘテロ接合バイポー
ラトランジスタを得ることができることを意味してい
る。
【００６０】なお、Ｎ型ＡｌＧａＡｓエミッタ層９とベ
ース電極１２との間には高抵抗ＧａＡｓ層１５が設けら
れているので、Ｎ型ＡｌＧａＡｓエミッタ層９とベース
電極１２との間で、望ましくない経路を通って電流が流
れることが防止される。
ース電極１２との間には高抵抗ＧａＡｓ層１５が設けら
れているので、Ｎ型ＡｌＧａＡｓエミッタ層９とベース
電極１２との間で、望ましくない経路を通って電流が流
れることが防止される。
【００６１】また、ＨＢＴ２０００の製造過程において
もＰ型ＧａＡｓベース層５の面だし工程が不要なので、
Ｐ型ＧａＡｓベース層５の厚みが均一なＨＢＴが得られ
る。
もＰ型ＧａＡｓベース層５の面だし工程が不要なので、
Ｐ型ＧａＡｓベース層５の厚みが均一なＨＢＴが得られ
る。
【００６２】＜変形例＞以上説明した本発明に係る第１
および第２の実施例においては、ＨＢＴ１０００および
ＨＢＴ２０００をＧａＡｓ系の材質を用いて構成した例
を示したが、ＨＢＴを形成できる材質であれば良く、例
えばＩｎＧａＡｓ系の材質を用いて構成しても良い。
および第２の実施例においては、ＨＢＴ１０００および
ＨＢＴ２０００をＧａＡｓ系の材質を用いて構成した例
を示したが、ＨＢＴを形成できる材質であれば良く、例
えばＩｎＧａＡｓ系の材質を用いて構成しても良い。
【００６３】特に、ＨＢＴ２０００に用いられた高抵抗
ＧａＡｓ層１５は必ずしもＧａＡｓである必要はなく、
上部および下部の半導体層との格子整合が得られる材質
であれば、高抵抗ＡｌＧａＡｓ層、あるいは高抵抗Ａｌ
ＩｎＡｓ層などを用いても同様の効果を奏する。
ＧａＡｓ層１５は必ずしもＧａＡｓである必要はなく、
上部および下部の半導体層との格子整合が得られる材質
であれば、高抵抗ＡｌＧａＡｓ層、あるいは高抵抗Ａｌ
ＩｎＡｓ層などを用いても同様の効果を奏する。
【００６４】＜第３の実施例＞本発明に係る第１および
第２の実施例では、ＨＢＴ１０００およびＨＢＴ２００
０における半導体層の選択成長工程に先立つ各層の選択
的除去工程において、具体的な除去の手法を示していな
かった。これは、従来からの一般的なドライあるいはウ
エットエッチング装置を用いて各層の選択的除去を行
い、次に一般的なＭＯＣＶＤ装置を用いて選択成長を行
っても良いことを示唆している。しかし、エッチングに
際しての被エッチング面の清浄化処理や、選択成長に際
しての成長層形成面の清浄化処理を行い、大気に曝すこ
となく連続して選択成長を行うことで、ＨＢＴの信頼性
を飛躍的に向上させることができる。
第２の実施例では、ＨＢＴ１０００およびＨＢＴ２００
０における半導体層の選択成長工程に先立つ各層の選択
的除去工程において、具体的な除去の手法を示していな
かった。これは、従来からの一般的なドライあるいはウ
エットエッチング装置を用いて各層の選択的除去を行
い、次に一般的なＭＯＣＶＤ装置を用いて選択成長を行
っても良いことを示唆している。しかし、エッチングに
際しての被エッチング面の清浄化処理や、選択成長に際
しての成長層形成面の清浄化処理を行い、大気に曝すこ
となく連続して選択成長を行うことで、ＨＢＴの信頼性
を飛躍的に向上させることができる。
【００６５】以下に本発明に係る第３の実施例として、
被エッチング面の清浄化処理および成長層形成面の清浄
化処理を行い、大気に曝すことなく連続して選択成長を
行う手法を適用したＨＢＴ１０００の製造方法について
説明する。
被エッチング面の清浄化処理および成長層形成面の清浄
化処理を行い、大気に曝すことなく連続して選択成長を
行う手法を適用したＨＢＴ１０００の製造方法について
説明する。
【００６６】まず、第１の実施例の図１に示すように、
半絶縁性のＧａＡｓ基板１の主面上にＭＯＣＶＤ法など
を用いて、ＧａＡｓバッファ層２、Ｎ+型ＧａＡｓコレ
クタコンタクト層３、Ｎ型ＧａＡｓコレクタ層４、Ｐ型
ＧａＡｓベース層５を順に形成して積層構造を形成し、
Ｐ型ＧａＡｓベース層５の主面上にプラズマＣＶＤ法に
よりベース形成用ＳｉＮ層６を選択的に形成する。この
状態ではＰ型ＧａＡｓベース層５の表面には酸化膜など
が形成されている場合がある。
半絶縁性のＧａＡｓ基板１の主面上にＭＯＣＶＤ法など
を用いて、ＧａＡｓバッファ層２、Ｎ+型ＧａＡｓコレ
クタコンタクト層３、Ｎ型ＧａＡｓコレクタ層４、Ｐ型
ＧａＡｓベース層５を順に形成して積層構造を形成し、
Ｐ型ＧａＡｓベース層５の主面上にプラズマＣＶＤ法に
よりベース形成用ＳｉＮ層６を選択的に形成する。この
状態ではＰ型ＧａＡｓベース層５の表面には酸化膜など
が形成されている場合がある。
【００６７】そこで、ＭＯＣＶＤを行った反応室内に水
素ガスとアルシン（ＡｓＨ3）ガスを導入し、上記半導
体層の積層体（以後試料と呼称）を３５０℃の温度まで
昇温する。３５０℃の温度を保持しながら、ＨＣｌガス
を導入して１００分間処理を行い、Ｐ型ＧａＡｓベース
層５の表面上の酸化膜を完全に除去する。
素ガスとアルシン（ＡｓＨ3）ガスを導入し、上記半導
体層の積層体（以後試料と呼称）を３５０℃の温度まで
昇温する。３５０℃の温度を保持しながら、ＨＣｌガス
を導入して１００分間処理を行い、Ｐ型ＧａＡｓベース
層５の表面上の酸化膜を完全に除去する。
【００６８】この酸化膜の除去は、ＨＣｌ等のハロゲン
を構成元素とするガス（以下ハロゲン系ガスとする）が
酸化膜に対して、連続的に吸着と脱離を繰り返すことに
より行われる。この工程を「低温ＨＣｌ処理」と呼称す
る。なお、この低温ＨＣｌ処理の温度は４５０℃以下の
温度であれば良い。
を構成元素とするガス（以下ハロゲン系ガスとする）が
酸化膜に対して、連続的に吸着と脱離を繰り返すことに
より行われる。この工程を「低温ＨＣｌ処理」と呼称す
る。なお、この低温ＨＣｌ処理の温度は４５０℃以下の
温度であれば良い。
【００６９】この場合の低温ＨＣｌ処理は、水素流量：
２．５ｓｌｍ（リットル毎分）、ＡｓＨ3（２０％）流
量：１０ｓｃｃｍ（ｃｃ毎分）、ＨＣｌ（１０％）流
量：４０ｓｃｃｍの条件により行った。ここで、アルシ
ンは、低温ＨＣｌ処理を行う際の、ＧａＡｓ層の表面か
らのＡｓの脱離を調整するために加えられたものであっ
て、Ａｓを構成元素としたガスであればターシャリブチ
ルアルシン（Ｃ4Ｈ9ＡｓＨ2）等などでも良い。また、
本実施例においては、ＡｓＨ3／ＨＣｌ比は０．５とし
たが、この値は表面状態を良好なものとする場合におい
て最適化された流量比である。
２．５ｓｌｍ（リットル毎分）、ＡｓＨ3（２０％）流
量：１０ｓｃｃｍ（ｃｃ毎分）、ＨＣｌ（１０％）流
量：４０ｓｃｃｍの条件により行った。ここで、アルシ
ンは、低温ＨＣｌ処理を行う際の、ＧａＡｓ層の表面か
らのＡｓの脱離を調整するために加えられたものであっ
て、Ａｓを構成元素としたガスであればターシャリブチ
ルアルシン（Ｃ4Ｈ9ＡｓＨ2）等などでも良い。また、
本実施例においては、ＡｓＨ3／ＨＣｌ比は０．５とし
たが、この値は表面状態を良好なものとする場合におい
て最適化された流量比である。
【００７０】なお、低温ＨＣｌ処理においてはＨＣｌガ
スによりベース形成用ＳｉＮ層６に覆われていないＰ型
ＧａＡｓベース層５もエッチングされ、そのエッチング
量は上記処理時間では約１００オングストロームとな
る。
スによりベース形成用ＳｉＮ層６に覆われていないＰ型
ＧａＡｓベース層５もエッチングされ、そのエッチング
量は上記処理時間では約１００オングストロームとな
る。
【００７１】次に図２に示す工程において、ベース形成
用ＳｉＮ層６をマスクとして、Ｐ型ＧａＡｓベース層５
およびＮ+型ＧａＡｓコレクタ層４を選択的に除去す
る。この場合、試料を７５０℃の温度まで昇温し、水
素、アルシン、ＨＣｌの各流量を低温ＨＣｌ処理と同様
の条件として通常のＨＣｌガスエッチングの手法を用い
る。
用ＳｉＮ層６をマスクとして、Ｐ型ＧａＡｓベース層５
およびＮ+型ＧａＡｓコレクタ層４を選択的に除去す
る。この場合、試料を７５０℃の温度まで昇温し、水
素、アルシン、ＨＣｌの各流量を低温ＨＣｌ処理と同様
の条件として通常のＨＣｌガスエッチングの手法を用い
る。
【００７２】次に図３に示す工程において、ベース形成
用ＳｉＮ層６に覆われていないＰ型ＧａＡｓベース層５
の表面およびＮ型ＧａＡｓコレクタ層４の表面に接する
ように、ＭＯＣＶＤ法を用いてＰ+型ＧａＡｓ外部ベー
ス層７を選択的に成長させる。この場合、Ｐ型ＧａＡｓ
ベース層５の表面、すなわち成長界面は清浄化されてい
るので、Ｐ+型ＧａＡｓ外部ベース層７の結晶性は良好
となる。
用ＳｉＮ層６に覆われていないＰ型ＧａＡｓベース層５
の表面およびＮ型ＧａＡｓコレクタ層４の表面に接する
ように、ＭＯＣＶＤ法を用いてＰ+型ＧａＡｓ外部ベー
ス層７を選択的に成長させる。この場合、Ｐ型ＧａＡｓ
ベース層５の表面、すなわち成長界面は清浄化されてい
るので、Ｐ+型ＧａＡｓ外部ベース層７の結晶性は良好
となる。
【００７３】次に図４に示す工程において、ベース形成
用ＳｉＮ層６を除去した後、プラズマＣＶＤ法により全
面に渡ってエミッタ形成用ＳｉＮ層８を形成する。
用ＳｉＮ層６を除去した後、プラズマＣＶＤ法により全
面に渡ってエミッタ形成用ＳｉＮ層８を形成する。
【００７４】次に図５に示す工程において、Ｐ型ＧａＡ
ｓベース層５のエミッタを形成する部分に対応するエミ
ッタ形成用ＳｉＮ層８を選択的に除去して開口部ＯＰを
形成する。この状態ではＰ型ＧａＡｓベース層５の表面
には酸化膜などが形成されている場合があるので、低温
ＨＣｌ処理により酸化膜を除去する。低温ＨＣｌ処理の
条件は前述した条件と同様であるが、ＨＣｌガスにより
Ｐ型ＧａＡｓベース層５がエッチングされることを防ぐ
ため、処理時間は短くする。
ｓベース層５のエミッタを形成する部分に対応するエミ
ッタ形成用ＳｉＮ層８を選択的に除去して開口部ＯＰを
形成する。この状態ではＰ型ＧａＡｓベース層５の表面
には酸化膜などが形成されている場合があるので、低温
ＨＣｌ処理により酸化膜を除去する。低温ＨＣｌ処理の
条件は前述した条件と同様であるが、ＨＣｌガスにより
Ｐ型ＧａＡｓベース層５がエッチングされることを防ぐ
ため、処理時間は短くする。
【００７５】次に図６に示す工程において、開口部Ｏ
Ｐ、すなわちＰ型ＧａＡｓベース層５の上に、ＭＯＣＶ
Ｄ法を用いてＮ型ＡｌＧａＡｓエミッタ層９およびＮ+
型ＩｎＧａＡｓエミッタコンタクト層１０を順次選択的
に成長させる。この場合、Ｐ型ＧａＡｓベース層５の表
面、すなわち成長界面は清浄化されているので、Ｎ型Ａ
ｌＧａＡｓエミッタ層９の結晶性は良好となり、それに
伴ってＮ+型ＩｎＧａＡｓエミッタコンタクト層１０の
結晶性も良好となる。以後の工程は図７〜図９示した第
１の実施例の工程と同様であるので省略する。
Ｐ、すなわちＰ型ＧａＡｓベース層５の上に、ＭＯＣＶ
Ｄ法を用いてＮ型ＡｌＧａＡｓエミッタ層９およびＮ+
型ＩｎＧａＡｓエミッタコンタクト層１０を順次選択的
に成長させる。この場合、Ｐ型ＧａＡｓベース層５の表
面、すなわち成長界面は清浄化されているので、Ｎ型Ａ
ｌＧａＡｓエミッタ層９の結晶性は良好となり、それに
伴ってＮ+型ＩｎＧａＡｓエミッタコンタクト層１０の
結晶性も良好となる。以後の工程は図７〜図９示した第
１の実施例の工程と同様であるので省略する。
【００７６】なお、低温ＨＣｌ処理から成長層の形成ま
での工程は同一の反応室内において連続して行うことが
望ましいが、試料が大気に触れなければ低温ＨＣｌ処理
およびＨＣｌガスエッチングとＭＯＣＶＤ法による結晶
成長とを別個の反応室で行っても良い。すなわち、低温
ＨＣｌ処理およびＨＣｌガスエッチングを専用の反応室
内にて行い、試料を大気に触れない搬送経路を介してＭ
ＯＣＶＤ法専用の反応室に送ってＭＯＣＶＤ法による結
晶成長を行っても良い。
での工程は同一の反応室内において連続して行うことが
望ましいが、試料が大気に触れなければ低温ＨＣｌ処理
およびＨＣｌガスエッチングとＭＯＣＶＤ法による結晶
成長とを別個の反応室で行っても良い。すなわち、低温
ＨＣｌ処理およびＨＣｌガスエッチングを専用の反応室
内にて行い、試料を大気に触れない搬送経路を介してＭ
ＯＣＶＤ法専用の反応室に送ってＭＯＣＶＤ法による結
晶成長を行っても良い。
【００７７】また、その他の工程のために試料を大気に
曝す場合があっても、成長層を形成する前に低温ＨＣｌ
処理を施すことで、酸化膜は完全に除去されるので問題
はない。
曝す場合があっても、成長層を形成する前に低温ＨＣｌ
処理を施すことで、酸化膜は完全に除去されるので問題
はない。
【００７８】以上の工程を経て製造されたＨＢＴ１００
０は、Ｐ+型ＧａＡｓ外部ベース層７、Ｎ型ＡｌＧａＡ
ｓエミッタ層９およびＮ+型ＩｎＧａＡｓエミッタコン
タクト層１０などの成長層の結晶性および成長界面の清
浄度は、連続成長で形成した成長層の結晶性および成長
界面の清浄度と同等のレベルまで向上させることができ
るので、リーク電流の発生を抑えた、良好な動作特性を
有するＨＢＴが得られる。
０は、Ｐ+型ＧａＡｓ外部ベース層７、Ｎ型ＡｌＧａＡ
ｓエミッタ層９およびＮ+型ＩｎＧａＡｓエミッタコン
タクト層１０などの成長層の結晶性および成長界面の清
浄度は、連続成長で形成した成長層の結晶性および成長
界面の清浄度と同等のレベルまで向上させることができ
るので、リーク電流の発生を抑えた、良好な動作特性を
有するＨＢＴが得られる。
【００７９】＜第４の実施例＞以下に本発明に係る第４
の実施例として、被エッチング面の清浄化処理および成
長層形成面の清浄化処理を行い、大気に曝すことなく連
続して選択成長を行う手法を適用したＨＢＴ２０００の
製造方法について説明する。
の実施例として、被エッチング面の清浄化処理および成
長層形成面の清浄化処理を行い、大気に曝すことなく連
続して選択成長を行う手法を適用したＨＢＴ２０００の
製造方法について説明する。
【００８０】まず、第１の実施例の図１０に示すよう
に、半絶縁性のＧａＡｓ基板１の主面上にＭＯＣＶＤ法
などを用いて、ＧａＡｓバッファ層２、Ｎ+型ＧａＡｓ
コレクタコンタクト層３、Ｎ型ＧａＡｓコレクタ層４、
Ｐ型ＧａＡｓベース層５を順に形成して積層構造を形成
し、Ｐ型ＧａＡｓベース層５の主面上にプラズマＣＶＤ
法によりベース形成用ＳｉＮ層６を選択的に形成する。
この状態ではＰ型ＧａＡｓベース層５の表面には酸化膜
などが形成されている場合がある。この状態ではＰ型Ｇ
ａＡｓベース層５の表面には酸化膜などが形成されてい
る場合がある。
に、半絶縁性のＧａＡｓ基板１の主面上にＭＯＣＶＤ法
などを用いて、ＧａＡｓバッファ層２、Ｎ+型ＧａＡｓ
コレクタコンタクト層３、Ｎ型ＧａＡｓコレクタ層４、
Ｐ型ＧａＡｓベース層５を順に形成して積層構造を形成
し、Ｐ型ＧａＡｓベース層５の主面上にプラズマＣＶＤ
法によりベース形成用ＳｉＮ層６を選択的に形成する。
この状態ではＰ型ＧａＡｓベース層５の表面には酸化膜
などが形成されている場合がある。この状態ではＰ型Ｇ
ａＡｓベース層５の表面には酸化膜などが形成されてい
る場合がある。
【００８１】そこで、第３の実施例と同様の条件で低温
ＨＣｌ処理を施すことで、Ｐ型ＧａＡｓベース層５の表
面上の酸化膜を完全に除去する。
ＨＣｌ処理を施すことで、Ｐ型ＧａＡｓベース層５の表
面上の酸化膜を完全に除去する。
【００８２】次に図１１に示す工程において、ベース形
成用ＳｉＮ層６をマスクとして、Ｐ型ＧａＡｓベース層
５およびＮ+型ＧａＡｓコレクタ層４を選択的に除去す
る。この場合、先に示した通常のＨＣｌガスエッチング
の手法を用いる。
成用ＳｉＮ層６をマスクとして、Ｐ型ＧａＡｓベース層
５およびＮ+型ＧａＡｓコレクタ層４を選択的に除去す
る。この場合、先に示した通常のＨＣｌガスエッチング
の手法を用いる。
【００８３】次に図１２に示す工程において、ベース形
成用ＳｉＮ層６に覆われていないＰ型ＧａＡｓベース層
５の表面およびＮ型ＧａＡｓコレクタ層４の表面に接す
るように、ＭＯＣＶＤ法を用いてＰ+型ＧａＡｓ外部ベ
ース層７を選択的に成長させた後、Ｐ+型ＧａＡｓ外部
ベース層７の表面上に高抵抗ＧａＡｓ層１５を選択的に
成長させる。この場合、Ｐ型ＧａＡｓベース層５の表
面、すなわち成長界面は清浄化されているので、Ｐ+型
ＧａＡｓ外部ベース層７および高抵抗ＧａＡｓ層１５の
結晶性は良好となる。
成用ＳｉＮ層６に覆われていないＰ型ＧａＡｓベース層
５の表面およびＮ型ＧａＡｓコレクタ層４の表面に接す
るように、ＭＯＣＶＤ法を用いてＰ+型ＧａＡｓ外部ベ
ース層７を選択的に成長させた後、Ｐ+型ＧａＡｓ外部
ベース層７の表面上に高抵抗ＧａＡｓ層１５を選択的に
成長させる。この場合、Ｐ型ＧａＡｓベース層５の表
面、すなわち成長界面は清浄化されているので、Ｐ+型
ＧａＡｓ外部ベース層７および高抵抗ＧａＡｓ層１５の
結晶性は良好となる。
【００８４】次に図１３に示す工程において、ベース形
成用ＳｉＮ層６を除去する。続いて、全面に渡って低温
ＨＣｌ処理を施すことで不要な酸化膜を除去する。低温
ＨＣｌ処理の条件は前述した条件と同様であるが、ＨＣ
ｌガスによりＰ型ＧａＡｓベース層５がエッチングされ
ることを防ぐため、処理時間は短くする。
成用ＳｉＮ層６を除去する。続いて、全面に渡って低温
ＨＣｌ処理を施すことで不要な酸化膜を除去する。低温
ＨＣｌ処理の条件は前述した条件と同様であるが、ＨＣ
ｌガスによりＰ型ＧａＡｓベース層５がエッチングされ
ることを防ぐため、処理時間は短くする。
【００８５】次に図１４に示す工程において、全面に渡
ってＭＯＣＶＤ法を用いてＮ型ＡｌＧａＡｓエミッタ層
９およびＮ+型ＩｎＧａＡｓエミッタコンタクト層１０
を順次成長させる。この場合、Ｐ型ＧａＡｓベース層５
の表面および高抵抗ＧａＡｓ層１５の表面、すなわち成
長界面は清浄化されているので、ＧａＡｓエミッタ層９
およびＮ+型ＩｎＧａＡｓエミッタコンタクト層１０の
結晶性は良好となる。以後の工程は図１５〜図１７に示
した第２の実施例の工程と同様であるので省略する。
ってＭＯＣＶＤ法を用いてＮ型ＡｌＧａＡｓエミッタ層
９およびＮ+型ＩｎＧａＡｓエミッタコンタクト層１０
を順次成長させる。この場合、Ｐ型ＧａＡｓベース層５
の表面および高抵抗ＧａＡｓ層１５の表面、すなわち成
長界面は清浄化されているので、ＧａＡｓエミッタ層９
およびＮ+型ＩｎＧａＡｓエミッタコンタクト層１０の
結晶性は良好となる。以後の工程は図１５〜図１７に示
した第２の実施例の工程と同様であるので省略する。
【００８６】なお、低温ＨＣｌ処理から成長層の形成ま
での工程は同一の反応室内において連続して行うことが
望ましいが、試料が大気に触れなければ低温ＨＣｌ処理
およびＨＣｌガスエッチングとＭＯＣＶＤ法による結晶
成長とを別個の反応室で行っても良い。すなわち、低温
ＨＣｌ処理およびＨＣｌガスエッチングを専用の反応室
内にて行い、試料を大気に触れない搬送経路を介してＭ
ＯＣＶＤ法専用の反応室に送ってＭＯＣＶＤ法による結
晶成長を行っても良い。
での工程は同一の反応室内において連続して行うことが
望ましいが、試料が大気に触れなければ低温ＨＣｌ処理
およびＨＣｌガスエッチングとＭＯＣＶＤ法による結晶
成長とを別個の反応室で行っても良い。すなわち、低温
ＨＣｌ処理およびＨＣｌガスエッチングを専用の反応室
内にて行い、試料を大気に触れない搬送経路を介してＭ
ＯＣＶＤ法専用の反応室に送ってＭＯＣＶＤ法による結
晶成長を行っても良い。
【００８７】また、その他の工程のために試料を大気に
曝す場合があっても、成長層を形成する前に低温ＨＣｌ
処理を施すことで、酸化膜は完全に除去されるので問題
はない。
曝す場合があっても、成長層を形成する前に低温ＨＣｌ
処理を施すことで、酸化膜は完全に除去されるので問題
はない。
【００８８】以上の工程を経て製造されたＨＢＴ２００
０は、Ｐ+型ＧａＡｓ外部ベース層７、高抵抗ＧａＡｓ
層１５、Ｎ型ＡｌＧａＡｓエミッタ層９およびＮ+型Ｉ
ｎＧａＡｓエミッタコンタクト層１０などの成長層の結
晶性および成長界面の清浄度は、連続成長で形成した成
長層の結晶性および成長界面の清浄度と同等のレベルま
で向上させることができるので、リーク電流の発生を抑
えた、良好な動作特性を有するＨＢＴが得られる。
０は、Ｐ+型ＧａＡｓ外部ベース層７、高抵抗ＧａＡｓ
層１５、Ｎ型ＡｌＧａＡｓエミッタ層９およびＮ+型Ｉ
ｎＧａＡｓエミッタコンタクト層１０などの成長層の結
晶性および成長界面の清浄度は、連続成長で形成した成
長層の結晶性および成長界面の清浄度と同等のレベルま
で向上させることができるので、リーク電流の発生を抑
えた、良好な動作特性を有するＨＢＴが得られる。
【００８９】
【発明の効果】本発明に係る請求項１記載のヘテロ接合
バイポーラトランジスタによれば、エミッタ層直下の領
域と外部ベース層との間に介在するベース層の長さは僅
かとなり、ベース層を薄くした場合にもベース抵抗を低
減することができるので、ベース層の薄層化による高速
化に対応したヘテロ接合バイポーラトランジスタを得る
ことができる。また、ベース層を薄くした場合にもベー
ス抵抗を低減することができ、エミッタ層に電気的な接
続を行う場合に接触面積を広く取ることができるので、
ベース層の薄層化に加えて接触抵抗を低減することによ
る高速化に対応したヘテロ接合バイポーラトランジスタ
の具体的な構成が得られる。
バイポーラトランジスタによれば、エミッタ層直下の領
域と外部ベース層との間に介在するベース層の長さは僅
かとなり、ベース層を薄くした場合にもベース抵抗を低
減することができるので、ベース層の薄層化による高速
化に対応したヘテロ接合バイポーラトランジスタを得る
ことができる。また、ベース層を薄くした場合にもベー
ス抵抗を低減することができ、エミッタ層に電気的な接
続を行う場合に接触面積を広く取ることができるので、
ベース層の薄層化に加えて接触抵抗を低減することによ
る高速化に対応したヘテロ接合バイポーラトランジスタ
の具体的な構成が得られる。
【００９０】
【００９１】
【００９２】本発明に係る請求項２記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、精密な制御
性が要求されるベース層の露出工程が省略されて、製造
方法が簡略化されると共に、ベース層の露出工程に伴っ
てベース層が不必要に除去されることが回避され、ベー
ス層は形成時の厚みを保つことになりベース抵抗の均一
化を容易に実現することができる。
イポーラトランジスタの製造方法によれば、精密な制御
性が要求されるベース層の露出工程が省略されて、製造
方法が簡略化されると共に、ベース層の露出工程に伴っ
てベース層が不必要に除去されることが回避され、ベー
ス層は形成時の厚みを保つことになりベース抵抗の均一
化を容易に実現することができる。
【００９３】本発明に係る請求項３記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、工程(d)に
おいて除去されずに残ったコレクタ層の表面に酸化膜が
残跡することが防止され、工程(e)において形成される
外部ベース層の結晶性が良好となり、露出したベース層
の主面上に形成されるエミッタ層の結晶性が良好となる
ので、リーク電流の発生を抑えた、良好な動作特性を有
するＨＢＴが得られる。
イポーラトランジスタの製造方法によれば、工程(d)に
おいて除去されずに残ったコレクタ層の表面に酸化膜が
残跡することが防止され、工程(e)において形成される
外部ベース層の結晶性が良好となり、露出したベース層
の主面上に形成されるエミッタ層の結晶性が良好となる
ので、リーク電流の発生を抑えた、良好な動作特性を有
するＨＢＴが得られる。
【００９４】本発明に係る請求項４記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、ベース層の
表面に形成された酸化膜が、吸着および脱離の連続的な
反応により除去されることになるので、成長界面の清浄
度を連続成長で形成した場合と同程度までに向上させる
ことができ、成長層の結晶性を良好にすることができ
る。
イポーラトランジスタの製造方法によれば、ベース層の
表面に形成された酸化膜が、吸着および脱離の連続的な
反応により除去されることになるので、成長界面の清浄
度を連続成長で形成した場合と同程度までに向上させる
ことができ、成長層の結晶性を良好にすることができ
る。
【００９５】本発明に係る請求項５記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、精密な制御
性が要求されるベース層の露出工程が省略されて、製造
方法が簡略化されると共に、ベース層の露出工程に伴っ
てベース層が不必要に除去されることが回避され、ベー
ス層は形成時の厚みを保つことになりベース抵抗の均一
化を容易に実現することができる。また、外部ベース層
およびエミッタ層がセルフアラインで形成されることに
なり、外部ベース層およびエミッタ層の形成のために新
たなマスクを必要とする場合に比べて製造工程を短縮す
ることができる。
イポーラトランジスタの製造方法によれば、精密な制御
性が要求されるベース層の露出工程が省略されて、製造
方法が簡略化されると共に、ベース層の露出工程に伴っ
てベース層が不必要に除去されることが回避され、ベー
ス層は形成時の厚みを保つことになりベース抵抗の均一
化を容易に実現することができる。また、外部ベース層
およびエミッタ層がセルフアラインで形成されることに
なり、外部ベース層およびエミッタ層の形成のために新
たなマスクを必要とする場合に比べて製造工程を短縮す
ることができる。
【００９６】本発明に係る請求項６記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、工程(d)に
おいて除去されずに残ったコレクタ層の表面に酸化膜が
残跡することが防止され、工程(e)において形成される
外部ベース層および、工程(f)において形成される高抵
抗半導体層の結晶性が良好となる。また工程(h)におい
てベース層と高抵抗半導体層の主面上に形成されるエミ
ッタ層の結晶性が良好となるので、リーク電流の発生を
抑えた、良好な動作特性を有するＨＢＴが得られる。
イポーラトランジスタの製造方法によれば、工程(d)に
おいて除去されずに残ったコレクタ層の表面に酸化膜が
残跡することが防止され、工程(e)において形成される
外部ベース層および、工程(f)において形成される高抵
抗半導体層の結晶性が良好となる。また工程(h)におい
てベース層と高抵抗半導体層の主面上に形成されるエミ
ッタ層の結晶性が良好となるので、リーク電流の発生を
抑えた、良好な動作特性を有するＨＢＴが得られる。
【００９７】本発明に係る請求項７記載のヘテロ接合バ
イポーラトランジスタの製造方法によれば、ベース層、
外部ベース層および高抵抗半導体層の表面に形成された
酸化膜が、吸着および脱離の連続的な反応により除去さ
れ、成長界面の清浄度を連続成長で形成した場合と同程
度までに向上させることができ、成長層の結晶性を良好
にすることができる。
イポーラトランジスタの製造方法によれば、ベース層、
外部ベース層および高抵抗半導体層の表面に形成された
酸化膜が、吸着および脱離の連続的な反応により除去さ
れ、成長界面の清浄度を連続成長で形成した場合と同程
度までに向上させることができ、成長層の結晶性を良好
にすることができる。
【図１】 本発明に係る第１の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程を示す図である。
ポーラトランジスタの製造工程を示す図である。
【図２】 本発明に係る第１の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程を示す図である。
ポーラトランジスタの製造工程を示す図である。
【図３】 本発明に係る第１の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程を示す図である。
ポーラトランジスタの製造工程を示す図である。
【図４】 本発明に係る第１の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程を示す図である。
ポーラトランジスタの製造工程を示す図である。
【図５】 本発明に係る第１の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程を示す図である。
ポーラトランジスタの製造工程を示す図である。
【図６】 本発明に係る第１の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程を示す図である。
ポーラトランジスタの製造工程を示す図である。
【図７】 本発明に係る第１の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程を示す図である。
ポーラトランジスタの製造工程を示す図である。
【図８】 本発明に係る第１の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程を示す図である。
ポーラトランジスタの製造工程を示す図である。
【図９】 本発明に係る第１の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程の最終工程を示す図であ
る。
ポーラトランジスタの製造工程の最終工程を示す図であ
る。
【図１０】 本発明に係る第２の実施例のヘテロ接合バ
イポーラトランジスタの製造工程を示す図である。
イポーラトランジスタの製造工程を示す図である。
【図１１】 本発明に係る第２の実施例のヘテロ接合バ
イポーラトランジスタの製造工程を示す図である。
イポーラトランジスタの製造工程を示す図である。
【図１２】 本発明に係る第２の実施例のヘテロ接合バ
イポーラトランジスタの製造工程を示す図である。
イポーラトランジスタの製造工程を示す図である。
【図１３】 本発明に係る第２の実施例のヘテロ接合バ
イポーラトランジスタの製造工程を示す図である。
イポーラトランジスタの製造工程を示す図である。
【図１４】 本発明に係る第２の実施例のヘテロ接合バ
イポーラトランジスタの製造工程を示す図である。
イポーラトランジスタの製造工程を示す図である。
【図１５】 本発明に係る第２の実施例のヘテロ接合バ
イポーラトランジスタの製造工程を示す図である。
イポーラトランジスタの製造工程を示す図である。
【図１６】 本発明に係る第２の実施例のヘテロ接合バ
イポーラトランジスタの製造工程を示す図である。
イポーラトランジスタの製造工程を示す図である。
【図１７】 本発明に係る第２の実施例のヘテロ接合バ
イポーラトランジスタの製造工程の最終工程を示す図で
ある。
イポーラトランジスタの製造工程の最終工程を示す図で
ある。
【図１８】 従来のヘテロ接合バイポーラトランジスタ
の製造工程を示す図である。
の製造工程を示す図である。
【図１９】 従来のヘテロ接合バイポーラトランジスタ
の製造工程を示す図である。
の製造工程を示す図である。
【図２０】 従来のヘテロ接合バイポーラトランジスタ
の製造工程を示す図である。
の製造工程を示す図である。
【図２１】 従来のヘテロ接合バイポーラトランジスタ
の製造工程を示す図である。
の製造工程を示す図である。
【図２２】 従来のヘテロ接合バイポーラトランジスタ
の製造工程を示す図である。
の製造工程を示す図である。
【図２３】 従来のヘテロ接合バイポーラトランジスタ
の製造工程を示す図である。
の製造工程を示す図である。
【図２４】 従来のヘテロ接合バイポーラトランジスタ
の製造工程を示す図である。
の製造工程を示す図である。
【図２５】 従来のヘテロ接合バイポーラトランジスタ
の製造工程の最終工程を示す図である。
の製造工程の最終工程を示す図である。
４ Ｎ型ＧａＡｓコレクタ層、５ Ｐ型ＧａＡｓベース
層、６ ベース形成用ＳｉＮ層、Ｐ+型ＧａＡｓ外部ベ
ース層、８ エミッタ形成用ＳｉＮ層、９ Ｎ型ＡｌＧ
ａＡｓエミッタ層、１０ Ｎ+型ＩｎＧａＡｓエミッタ
コンタクト層、１１ エミッタ電極、１２ ベース電
極、１３ コレクタ電極、１４ 絶縁膜、１５ 高抵抗
ＧａＡｓ層。
層、６ ベース形成用ＳｉＮ層、Ｐ+型ＧａＡｓ外部ベ
ース層、８ エミッタ形成用ＳｉＮ層、９ Ｎ型ＡｌＧ
ａＡｓエミッタ層、１０ Ｎ+型ＩｎＧａＡｓエミッタ
コンタクト層、１１ エミッタ電極、１２ ベース電
極、１３ コレクタ電極、１４ 絶縁膜、１５ 高抵抗
ＧａＡｓ層。
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/331
H01L 29/737
Claims (7)
- 【請求項１】 第１導電型のコレクタ層と、前記第１導
電型のコレクタ層の主面上に選択的に形成された第２導
電型のベース層と、前記ベース層の主面上に形成され、
前記コレクタ層より大きなバンドギャップを有する第１
導電型のエミッタ層とを備えるヘテロ接合バイポーラト
ランジスタにおいて、 前記ベース層の外部に、少なくとも前記ベース層の側面
に接するように形成された第２導電型の外部ベース層を
備え、 前記コレクタ層は、凸部と、該凸部がほぼ中央に配置さ
れ前記凸部の基礎となる基台部とが一体で形成された断
面形状を有し、 前記ベース層は前記凸部の上面の全面に渡って形成さ
れ、 前記外部ベース層は前記コレクタ層の前記凸部以外の段
差部分の表面および前記凸部の側面と前記ベース層の側
面に接するように形成され、 エミッタ層の断面形状は、前記ベース層の主面の全面に
渡って接する脚部と、前記外部ベース層の上部にオーバ
ハングするＴ字の頭部とで実質的にＴ字形状をなし、 前記頭部と前記外部ベース層との間に高抵抗半導体層を
さらに備え ることを特徴とするヘテロ接合バイポーラト
ランジスタ。 - 【請求項２】 (a) 第１導電型のコレクタ層を形成する
工程と、 (b) 前記コレクタ層の主面上に第２導電型のベース層を
形成する工程と、 (c) 前記ベース層の主面上に選択的にベース形成用マス
ク層を形成する工程と、 (d) 前記ベース形成用マスク層をマスクとして、前記ベ
ース形成用マスク層に覆われない前記ベース層の全部
と、前記コレクタ層の一部を選択的に除去する工程と、 (e) 前記ベース形成用マスク層をマスクとして、前記ベ
ース形成用マスク層に覆われていない部分に、結晶成長
法により外部ベース層を形成する工程と、 (f) 前記ベース形成用マスク層を除去する工程と、 (g) 全面にエミッタ形成用マスク層を形成する工程と、 (h) 前記エミッタ形成用マスク層のうち前記ベース層に
対応する部分を選択的に除去して前記ベース層を露出さ
せる工程と、 (i) 露出した前記ベース層の主面上に前記コレクタ層よ
り大きなバンドギャップを有する第１導電型のエミッタ
層を結晶成長法により形成する工程とを備えるヘテロ接
合バイポーラトランジスタの製造方法。 - 【請求項３】 前記工程(d)は、前記ベース層を４５０
℃以下の温度下でハロゲン系ガスを含むガスの雰囲気中
に曝し、前記ベース形成用マスク層に覆われない前記ベ
ース層の表面に形成された酸化膜を除去する工程を含
み、 前記工程(i)は、露出した前記ベース層を４５０℃以下
の温度下で前記ハロゲン系ガスを含むガスの雰囲気中に
曝し、露出した前記ベース層の表面に形成された酸化膜
を除去する工程を含む請求項２記載のヘテロ接合バイポ
ーラトランジスタの製造方法。 - 【請求項４】 前記ベース層はＧａＡｓ系の半導体層で
あり、 前記ハロゲン系ガスを含むガスは、少なくともＨＣｌガ
ス、水素ガス、アルシンガスを含むガスである請求項３
記載のヘテロ接合バイポーラトランジスタの製造方法。 - 【請求項５】 (a) 第１導電型のコレクタ層を形成する
工程と、 (b) 前記コレクタ層の主面上に第２導電型のベース層を
形成する工程と、 (c) 前記ベース層の主面上に選択的にベース形成用マス
ク層を形成する工程と、 (d) 前記ベース形成用マスク層をマスクとして、前記ベ
ース形成用マスク層に覆われない前記ベース層の全部
と、前記コレクタ層の一部を選択的に除去する工程と、 (e) 前記ベース形成用マスク層をマスクとして、前記ベ
ース形成用マスク層に覆われていない部分に、結晶成長
法により外部ベース層を形成する工程と、 (f) 前記外部ベース層上に結晶成長法により高抵抗半導
体層を形成する工程と、 (g) 前記ベース形成用マスク層を除去する工程と、 (h) 全面に前記コレクタ層より大きなバンドギャップを
有する第１導電型のエミッタ層を結晶成長法により形成
する工程とを備えるヘテロ接合バイポーラトランジスタ
の製造方法。 - 【請求項６】 前記工程(d)は、前記ベース層を４５０
℃以下の温度下でハロゲン系ガスを含むガスの雰囲気中
に曝し、前記ベース形成用マスク層に覆われない前記ベ
ース層の表面に形成された酸化膜を除去する工程を含
み、 前記工程(h)は、前記ベース形成用マスク層に覆われて
いた前記ベース層と、前記高抵抗半導体層を４５０℃以
下の温度下でハロゲン系ガスを含む雰囲気中に曝し、前
記ベース層および前記高抵抗半導体層の表面に形成され
た酸化膜を除去する工程を含む請求項５記載のヘテロ接
合バイポーラトランジスタの製造方法。 - 【請求項７】 前記ベース層および前記高抵抗半導体層
はＧａＡｓ系の半導体層であり、 前記ハロゲン系ガスを含むガスは、少なくともＨＣｌガ
ス、水素ガス、アルシンガスを含むガスである請求項６
記載のヘテロ接合バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31024494A JP3399673B2 (ja) | 1994-12-14 | 1994-12-14 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31024494A JP3399673B2 (ja) | 1994-12-14 | 1994-12-14 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167616A JPH08167616A (ja) | 1996-06-25 |
| JP3399673B2 true JP3399673B2 (ja) | 2003-04-21 |
Family
ID=18002918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31024494A Expired - Fee Related JP3399673B2 (ja) | 1994-12-14 | 1994-12-14 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3399673B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005359B2 (en) * | 2003-11-17 | 2006-02-28 | Intel Corporation | Bipolar junction transistor with improved extrinsic base region and method of fabrication |
-
1994
- 1994-12-14 JP JP31024494A patent/JP3399673B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08167616A (ja) | 1996-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |