JPH0737900A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0737900A JPH0737900A JP17841693A JP17841693A JPH0737900A JP H0737900 A JPH0737900 A JP H0737900A JP 17841693 A JP17841693 A JP 17841693A JP 17841693 A JP17841693 A JP 17841693A JP H0737900 A JPH0737900 A JP H0737900A
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Abstract
(57)【要約】
【目的】 HBT に関し, 段差を低減し，配線の断線を抑
制し，耐圧を高くし，制御性よくベースメサを形成し，
ベース抵抗を下げて高速化を図る。 【要約】 基板101 の表面を誘電体膜102 で部分的に覆い，該誘電
体膜周辺の基板上のエピタキシャル膜103 を，該誘電体
膜から離れた領域の該エピタキシャル膜より厚く成長す
る, サブコレクタ層22に凹部を形成し，凹部内に選択的
にコレクタ層23，ベース層24，エミッタ層25，エミッタ
コンタクト層26を順に成長する,斜面をなす凹部が形成
された段差基板301 上に, HBT 層構造を成長する, コレ
クタ層にエッチレートの小さい半導体層415 が挿入され
ている, GSMBE により斜面を有する半導体段差基板501
を回転させV 族とIII 族の原料ガスの該基板表面に対す
る入射角を変えることにより, 斜面と表面においてV 族
とIII 族の原料ガスのフラックス比または分圧比を相違
させて成長する。
制し，耐圧を高くし，制御性よくベースメサを形成し，
ベース抵抗を下げて高速化を図る。 【要約】 基板101 の表面を誘電体膜102 で部分的に覆い，該誘電
体膜周辺の基板上のエピタキシャル膜103 を，該誘電体
膜から離れた領域の該エピタキシャル膜より厚く成長す
る, サブコレクタ層22に凹部を形成し，凹部内に選択的
にコレクタ層23，ベース層24，エミッタ層25，エミッタ
コンタクト層26を順に成長する,斜面をなす凹部が形成
された段差基板301 上に, HBT 層構造を成長する, コレ
クタ層にエッチレートの小さい半導体層415 が挿入され
ている, GSMBE により斜面を有する半導体段差基板501
を回転させV 族とIII 族の原料ガスの該基板表面に対す
る入射角を変えることにより, 斜面と表面においてV 族
とIII 族の原料ガスのフラックス比または分圧比を相違
させて成長する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り, 特にヘテロ接合バイポーラトランジスタ
(HBT) に関する。
造方法に係り, 特にヘテロ接合バイポーラトランジスタ
(HBT) に関する。
【０００２】近年の通信システムやコンピュータシステ
ムの高速化に伴い, 半導体素子は益々高速性が要求され
ている。このために, 従来のシリコン(Si)半導体素子の
開発とともに, 化合物半導体素子の開発が進められてい
る。HBT はワイドバンドギャップ・エミッタ構造をして
おり，高電流利得と高駆動能力を合わせ持った素子とし
て期待されている。この素子はメサ構造であるため, プ
レーナ構造であるGaAsMESFETやHEMTに比べて, メサ構造
特有の大きな段差から生じる配線の断線等の問題があ
り，段差の改善が要求されている。
ムの高速化に伴い, 半導体素子は益々高速性が要求され
ている。このために, 従来のシリコン(Si)半導体素子の
開発とともに, 化合物半導体素子の開発が進められてい
る。HBT はワイドバンドギャップ・エミッタ構造をして
おり，高電流利得と高駆動能力を合わせ持った素子とし
て期待されている。この素子はメサ構造であるため, プ
レーナ構造であるGaAsMESFETやHEMTに比べて, メサ構造
特有の大きな段差から生じる配線の断線等の問題があ
り，段差の改善が要求されている。
【０００３】
【従来の技術】以下各欄の説明は, 請求項１〜５に対応
する部分は (1)：，請求項６に対応する部分は (2)：，
請求項７に対応する部分は (3)：，請求項８，９に対応
する部分は (4)：，請求項 ， に対応する部分は
(5)：により分類する。
する部分は (1)：，請求項６に対応する部分は (2)：，
請求項７に対応する部分は (3)：，請求項８，９に対応
する部分は (4)：，請求項 ， に対応する部分は
(5)：により分類する。
【０００４】(1)：図25は従来例のHBT の断面図であ
る。図において， 1は半絶縁性(SI-)GaAs 基板, 2はサ
ブコレクタ層で n+ -GaAs層, 3はコレクタ層でn-GaAs
層, 4はベース層で p-GaAs 層, 5はエミッタ層でｎ型
にドープされたn-AlGaAs層, 6はエミッタコンタクト層
でn+ -InGaAs/ n+ -GaAs 層, 7はエミッタ電極, 8は
ベース電極, 9はコレクタ電極である。
る。図において， 1は半絶縁性(SI-)GaAs 基板, 2はサ
ブコレクタ層で n+ -GaAs層, 3はコレクタ層でn-GaAs
層, 4はベース層で p-GaAs 層, 5はエミッタ層でｎ型
にドープされたn-AlGaAs層, 6はエミッタコンタクト層
でn+ -InGaAs/ n+ -GaAs 層, 7はエミッタ電極, 8は
ベース電極, 9はコレクタ電極である。
【０００５】図示のように，HBT はエミッタメサとベー
スメサと呼ばれる２段のメサ構造を有している。特に，
最近の素子特性に関して，エミッタ・コレクタ間の耐圧
を大きくすることが要求されてコレクタ層が一層厚くな
り, メサ構造の段差が大きくなる傾向になる。
スメサと呼ばれる２段のメサ構造を有している。特に，
最近の素子特性に関して，エミッタ・コレクタ間の耐圧
を大きくすることが要求されてコレクタ層が一層厚くな
り, メサ構造の段差が大きくなる傾向になる。
【０００６】(2)：HBT は, 現在までに動作速度, 利得
等については十分検討が加えられ, 実用的な値が得られ
るようになってきたが，耐圧に関しては, コレクタ層厚
400 nm では VCEO が 7〜8 V であり，電源電圧に制限
が加わり用途が限定されてしまうことがあった。
等については十分検討が加えられ, 実用的な値が得られ
るようになってきたが，耐圧に関しては, コレクタ層厚
400 nm では VCEO が 7〜8 V であり，電源電圧に制限
が加わり用途が限定されてしまうことがあった。
【０００７】耐圧を向上するためにはコレクタ層を厚く
することが有効である。例えば,VCEO を 13 V 以上にす
るためにはコレクタ層厚が 0.8〜1.0 μｍ必要となり，
これに伴いサブコレクタ層への接続配線の段差が増し,
プロセスの歩留を低下させていた。
することが有効である。例えば,VCEO を 13 V 以上にす
るためにはコレクタ層厚が 0.8〜1.0 μｍ必要となり，
これに伴いサブコレクタ層への接続配線の段差が増し,
プロセスの歩留を低下させていた。
【０００８】これを避けるために金属の選択気相成長(C
VD) によるコレクタ孔の埋込が提案されているが, コレ
クタ層厚を 1μｍとすると孔の深さは約1.5 μｍとな
り，堆積条件, 歩留等がかなり厳しくなり，また, それ
に用いる金属も限定されるため，サブコレクタ層へのコ
レクタ抵抗の増加等の問題が起こる。
VD) によるコレクタ孔の埋込が提案されているが, コレ
クタ層厚を 1μｍとすると孔の深さは約1.5 μｍとな
り，堆積条件, 歩留等がかなり厳しくなり，また, それ
に用いる金属も限定されるため，サブコレクタ層へのコ
レクタ抵抗の増加等の問題が起こる。
【０００９】一方, サブコレクタ層への配線として, サ
ブコレクタ層上へのコンタクト層の再成長を用いる方法
が提案されている。しかし，この場合は真性トランジス
タ部を先に成長しているので, 再成長時の温度履歴によ
ってベースドーパントの拡散や, 周辺の損傷の拡散によ
る欠陥発生等トランジスタ本体への悪い影響が発生す
る。
ブコレクタ層上へのコンタクト層の再成長を用いる方法
が提案されている。しかし，この場合は真性トランジス
タ部を先に成長しているので, 再成長時の温度履歴によ
ってベースドーパントの拡散や, 周辺の損傷の拡散によ
る欠陥発生等トランジスタ本体への悪い影響が発生す
る。
【００１０】(3)：HBT のエミッタとコレクタとの段差
は 1μｍ程度あり，段差低減のため，素子形成後に基板
表面にポリイミド膜を厚く被着して表面を平坦化し，ポ
リイミド膜にコンタクト孔を開けて電極を形成する方法
がある。
は 1μｍ程度あり，段差低減のため，素子形成後に基板
表面にポリイミド膜を厚く被着して表面を平坦化し，ポ
リイミド膜にコンタクト孔を開けて電極を形成する方法
がある。
【００１１】(4)：図26はセルフアラインHBT の断面図
である。図において，401 SI-GaAs 基板, 402 はサブコ
レクタ層で n+ -GaAs 層, 403はコレクタ層でn-GaAs層,
404 はベース層で p-GaAs 層, 405 はエミッタ層でn-A
lGaAs層, 406 はサブエミッタコンタクト層で n+ -InGa
As 層, 407 はエミッタ電極, 408 はベース電極, 409
はコレクタ電極, 410 はH, B, O 等の埋込注入による素
子間分離領域である。
である。図において，401 SI-GaAs 基板, 402 はサブコ
レクタ層で n+ -GaAs 層, 403はコレクタ層でn-GaAs層,
404 はベース層で p-GaAs 層, 405 はエミッタ層でn-A
lGaAs層, 406 はサブエミッタコンタクト層で n+ -InGa
As 層, 407 はエミッタ電極, 408 はベース電極, 409
はコレクタ電極, 410 はH, B, O 等の埋込注入による素
子間分離領域である。
【００１２】エミッタ電極をマスクにしてエミッタを反
応性イオンエッチング(RIE) または反応性イオンビーム
エッチング(RIBE)法を用いてメサエッチングし，次にエ
ミッタ電極とベース電極を分離するためエミッタメサの
側面に絶縁性側壁を形成し，ベース電極を蒸着分離して
いる。その後コレクタ電極を形成して完成する。
応性イオンエッチング(RIE) または反応性イオンビーム
エッチング(RIBE)法を用いてメサエッチングし，次にエ
ミッタ電極とベース電極を分離するためエミッタメサの
側面に絶縁性側壁を形成し，ベース電極を蒸着分離して
いる。その後コレクタ電極を形成して完成する。
【００１３】この方法で形成されたHBT はベース電極が
エミッタメサに自己整合して形成されているので, 高速
性が得られ, 現在のHBT プロセスの主流となっている。 (5)：HBT の p+ -GaAs ベース層は高電流利得60〜80を
維持するために正孔の濃度を4×1019cm-3にしている。H
BT の高速化の一つの手段としてベース抵抗, 主にベー
ス電極のコンタクト抵抗の低減がある。GSMBE 法では，
ベース層のGaAsにｐ型不純物となるカーボンを1020〜10
21cm-3の高濃度ドーピングが可能であるが，ベース層中
の再結合電流が増えるため高電流利得を維持することが
難しくなる。
エミッタメサに自己整合して形成されているので, 高速
性が得られ, 現在のHBT プロセスの主流となっている。 (5)：HBT の p+ -GaAs ベース層は高電流利得60〜80を
維持するために正孔の濃度を4×1019cm-3にしている。H
BT の高速化の一つの手段としてベース抵抗, 主にベー
ス電極のコンタクト抵抗の低減がある。GSMBE 法では，
ベース層のGaAsにｐ型不純物となるカーボンを1020〜10
21cm-3の高濃度ドーピングが可能であるが，ベース層中
の再結合電流が増えるため高電流利得を維持することが
難しくなる。
【００１４】また，ベース層が 4×1019cm-3のHBT 結晶
をGSMBE 法により正孔濃度1020cm-3の p++-GaAs の外部
ベース領域への選択成長を行い, ベース電極のコンタク
ト抵抗を低減する工夫もなされているが，再成長により
高温にさらされるため電極や絶縁膜に損傷が起こり, ま
た再成長界面に自然酸化膜が残ったり, 不純物で表面が
汚染されたりしていた。
をGSMBE 法により正孔濃度1020cm-3の p++-GaAs の外部
ベース領域への選択成長を行い, ベース電極のコンタク
ト抵抗を低減する工夫もなされているが，再成長により
高温にさらされるため電極や絶縁膜に損傷が起こり, ま
た再成長界面に自然酸化膜が残ったり, 不純物で表面が
汚染されたりしていた。
【００１５】
【発明が解決しようとする課題】(1)：HBT の大きな段
差は配線の断線を生じやすくなる。また，素子の表面を
保護膜で覆った後にこの保護膜にベースコンタクト孔や
コレクタコンタクト孔を開けるが, 段差を補償するため
保護膜を厚くするとコンタクト孔が深くなり, 断線を生
じやすくなる。
差は配線の断線を生じやすくなる。また，素子の表面を
保護膜で覆った後にこの保護膜にベースコンタクト孔や
コレクタコンタクト孔を開けるが, 段差を補償するため
保護膜を厚くするとコンタクト孔が深くなり, 断線を生
じやすくなる。
【００１６】(2)：HBT の耐圧を高くし，且つ段差を低
減するための前記従来方法の欠点を除去する方法が要求
される。
減するための前記従来方法の欠点を除去する方法が要求
される。
【００１７】(3)：HBT の段差を低減し，且つ素子表面
をポリイミド膜により平坦化する場合でもコンタクト孔
の深さを浅くして配線を容易にする。
をポリイミド膜により平坦化する場合でもコンタクト孔
の深さを浅くして配線を容易にする。
【００１８】(4)：HBT のベースメサを形成の際に, ベ
ース電極の金属膜をイオンミリングすると同時にベース
層とコレクタ層の一部をミリングするために, その制御
が難しくミリング装置の面内分布の均一性が必要にな
る。
ース電極の金属膜をイオンミリングすると同時にベース
層とコレクタ層の一部をミリングするために, その制御
が難しくミリング装置の面内分布の均一性が必要にな
る。
【００１９】(5)：ベース層の再成長を行わないで１度
の成長でベース層のコンタクト領域の正孔濃度を真性ベ
ース層より高くできる方法が望まれる。
の成長でベース層のコンタクト領域の正孔濃度を真性ベ
ース層より高くできる方法が望まれる。
【００２０】本発明は以下のことを目的とする。 (1)：HBT のメサ構造の段差を低減し，配線の断線を抑
制する。 (2)：HBT の耐圧を高くし，且つ段差を低減する。
制する。 (2)：HBT の耐圧を高くし，且つ段差を低減する。
【００２１】(3)：HBT の段差を低減し，さらに平坦化
ボリイミド膜のコンタクト孔の深さを浅くして配線を容
易にする。 (4)：制御性よくベースメサを形成する。
ボリイミド膜のコンタクト孔の深さを浅くして配線を容
易にする。 (4)：制御性よくベースメサを形成する。
【００２２】(5)：ベース抵抗を下げて，HBT の高速化
を図る。
を図る。
【００２３】
【課題を解決するための手段】上記課題の解決は， (1)：１）基板101 の表面を誘電体膜102 で部分的に覆
い，該基板上に単層または多層のエピタキシャル膜103
を成長し，且つ，該誘電体膜周辺の該基板上の該エピタ
キシャル膜を，該誘電体膜から離れた領域の該エピタキ
シャル膜より厚く成長する工程を有する半導体装置の製
造方法, あるいは２）前記厚く成長された多層エピタキ
シャル膜上に一方の電極を，薄く成長された多層エピタ
キシャル膜上に他方の電極を形成して２端子半導体素子
を作製する前記１）記載の半導体装置の製造方法，ある
いは，３）前記厚く成長された多層エピタキシャル膜上
に一方の電極を，薄く成長された多層エピタキシャル膜
上に他方の電極を，第３の電極をいずれかの多層エピタ
キシャル膜上に形成して３端子半導体素子を作製する前
記１）記載の半導体装置の製造方法，あるいは４）エミ
ッタ層がコレクタ層より上にあるヘテロ接合バイポーラ
トランジスタ(HBT) を作製する際, 前記厚く成長された
多層エピタキシャル膜上にコレクタ電極を，薄く成長さ
れた多層エピタキシャル膜上にエミッタ電極とベース電
極を形成する前記１）記載の半導体装置の製造方法，あ
るいは５）コレクタ層がエミッタ層より上にあるヘテロ
接合バイポーラトランジスタ(HBT) を作製する際, 前記
厚く成長された多層エピタキシャル膜上にエミッタ電極
を，薄く成長された多層エピタキシャル膜上にコレクタ
電極とベース電極を形成する前記１）記載の半導体装置
の製造方法により達成される。
い，該基板上に単層または多層のエピタキシャル膜103
を成長し，且つ，該誘電体膜周辺の該基板上の該エピタ
キシャル膜を，該誘電体膜から離れた領域の該エピタキ
シャル膜より厚く成長する工程を有する半導体装置の製
造方法, あるいは２）前記厚く成長された多層エピタキ
シャル膜上に一方の電極を，薄く成長された多層エピタ
キシャル膜上に他方の電極を形成して２端子半導体素子
を作製する前記１）記載の半導体装置の製造方法，ある
いは，３）前記厚く成長された多層エピタキシャル膜上
に一方の電極を，薄く成長された多層エピタキシャル膜
上に他方の電極を，第３の電極をいずれかの多層エピタ
キシャル膜上に形成して３端子半導体素子を作製する前
記１）記載の半導体装置の製造方法，あるいは４）エミ
ッタ層がコレクタ層より上にあるヘテロ接合バイポーラ
トランジスタ(HBT) を作製する際, 前記厚く成長された
多層エピタキシャル膜上にコレクタ電極を，薄く成長さ
れた多層エピタキシャル膜上にエミッタ電極とベース電
極を形成する前記１）記載の半導体装置の製造方法，あ
るいは５）コレクタ層がエミッタ層より上にあるヘテロ
接合バイポーラトランジスタ(HBT) を作製する際, 前記
厚く成長された多層エピタキシャル膜上にエミッタ電極
を，薄く成長された多層エピタキシャル膜上にコレクタ
電極とベース電極を形成する前記１）記載の半導体装置
の製造方法により達成される。
【００２４】(2)：６）半導体基板21上にサブコレクタ
層22を成長し，該サブコレクタ層の素子形成領域に該サ
ブコレクタ層の厚さより小さい深さを有する凹部を形成
し，該凹部内に選択的にコレクタ層23，ベース層24，エ
ミッタ層25，エミッタコンタクト層26を順に成長する工
程を有する半導体装置の製造方法により達成される。
層22を成長し，該サブコレクタ層の素子形成領域に該サ
ブコレクタ層の厚さより小さい深さを有する凹部を形成
し，該凹部内に選択的にコレクタ層23，ベース層24，エ
ミッタ層25，エミッタコンタクト層26を順に成長する工
程を有する半導体装置の製造方法により達成される。
【００２５】(3)：７）側面が表面に対して斜面をなす
凹部が形成された段差基板301 上に, サブコレクタ層30
2 ，コレクタ層303 ，ベース層304 ，エミッタ層305 ，
エミッタキャップ層306 を順に成長する工程と，該凹部
内のベース層の一部を露出させこの上にベース電極を,
該凹部内のエミッタコンタクト層の一部を露出させこの
上にエミッタ電極を, 該凹部外のサブコレクタ層の一部
を露出させこの上にコレクタ電極を形成する工程とを有
する半導体装置の製造方法により達成される。
凹部が形成された段差基板301 上に, サブコレクタ層30
2 ，コレクタ層303 ，ベース層304 ，エミッタ層305 ，
エミッタキャップ層306 を順に成長する工程と，該凹部
内のベース層の一部を露出させこの上にベース電極を,
該凹部内のエミッタコンタクト層の一部を露出させこの
上にエミッタ電極を, 該凹部外のサブコレクタ層の一部
を露出させこの上にコレクタ電極を形成する工程とを有
する半導体装置の製造方法により達成される。
【００２６】(4)：８）基板411 上に順に積層されたサ
ブコレクタ層413 ，コレクタ層 414〜416 ，ベース層41
7 ，エミッタ層を有し，該コレクタ層が第１の半導体層
414, 416に該第１の半導体層より所定のエッチング条件
に対してエッチレートの小さい第２の半導体層415 が挿
入されている半導体装置，あるいは９）前記第１の半導
体層がGaAs層であり，前記第２の半導体層がｘ＜0.15の
AlXGa1-X As層, あるいはGaAsと格子整合がとれたInGaA
s層であることを特徴とする前記８）記載の半導体装置
により達成される。
ブコレクタ層413 ，コレクタ層 414〜416 ，ベース層41
7 ，エミッタ層を有し，該コレクタ層が第１の半導体層
414, 416に該第１の半導体層より所定のエッチング条件
に対してエッチレートの小さい第２の半導体層415 が挿
入されている半導体装置，あるいは９）前記第１の半導
体層がGaAs層であり，前記第２の半導体層がｘ＜0.15の
AlXGa1-X As層, あるいはGaAsと格子整合がとれたInGaA
s層であることを特徴とする前記８）記載の半導体装置
により達成される。
【００２７】(5)：10) ガスソース分子線エピタキシ法
により，斜面を有する半導体段差基板(501)上にエピタ
キシャル成長する際に, 該基板を回転させV 族とIII 族
の原料ガスの該基板表面に対する入射角を変えることに
より, 前記斜面と基板表面においてV族とIII 族の原料
ガスのフラックス比または分圧比を相違させて成長する
工程を有する半導体装置の製造方法, あるいは11) 前記
エピタキシャル層がｐ型GaAs層であり，III 族の原料ガ
スがトリメチルガリウム(TMG) であり，V 族の原料ガス
が固体砒素またはアルシン(AsH3)である前記10) 記載の
半導体装置の製造方法により達成される。
により，斜面を有する半導体段差基板(501)上にエピタ
キシャル成長する際に, 該基板を回転させV 族とIII 族
の原料ガスの該基板表面に対する入射角を変えることに
より, 前記斜面と基板表面においてV族とIII 族の原料
ガスのフラックス比または分圧比を相違させて成長する
工程を有する半導体装置の製造方法, あるいは11) 前記
エピタキシャル層がｐ型GaAs層であり，III 族の原料ガ
スがトリメチルガリウム(TMG) であり，V 族の原料ガス
が固体砒素またはアルシン(AsH3)である前記10) 記載の
半導体装置の製造方法により達成される。
【００２８】
【作用】(1)：本発明では，HBT 層構造をエピタキシャ
ル成長する時点で，通常のコレクタ層厚みを有する領域
と, 段差を補償できる厚みを有する領域を同一ウエハ内
に作り込むことにより段差を低減している。
ル成長する時点で，通常のコレクタ層厚みを有する領域
と, 段差を補償できる厚みを有する領域を同一ウエハ内
に作り込むことにより段差を低減している。
【００２９】図１(A),(B) は本発明の原理図(1) であ
る。図１(A) は通常の成長を示し，図１(B) は基板101
の表面を部分的に誘電体膜102 で覆った場合を示す。こ
の場合は，或る成長条件を選ぶことにより誘電体膜上に
は成長が起こらず，この部分に到達したガス分子が誘電
体膜上を移動し，基板が露出している部分に到達し，こ
こでエピ結晶103 内に取り込まれる。
る。図１(A) は通常の成長を示し，図１(B) は基板101
の表面を部分的に誘電体膜102 で覆った場合を示す。こ
の場合は，或る成長条件を選ぶことにより誘電体膜上に
は成長が起こらず，この部分に到達したガス分子が誘電
体膜上を移動し，基板が露出している部分に到達し，こ
こでエピ結晶103 内に取り込まれる。
【００３０】すなわち，図１(B) の基板の露出部の成長
速度は図１(A) の場合より大きくなる。その割合は誘電
体膜の面積と基板が露出している部分の面積の比で決ま
る。面積比が１：１の場合は，理想的には図１(B) の場
合の成長速度は図１(A) の場合のそれの２倍になる。
速度は図１(A) の場合より大きくなる。その割合は誘電
体膜の面積と基板が露出している部分の面積の比で決ま
る。面積比が１：１の場合は，理想的には図１(B) の場
合の成長速度は図１(A) の場合のそれの２倍になる。
【００３１】この原理を用いることにより，HBT 層構造
をエピタキシャル成長する時点で,通常使用するコレク
タ層厚みを有する領域と，段差を補償できる厚みを有す
る領域とを同一ウエハ内に作り込むことができる。
をエピタキシャル成長する時点で,通常使用するコレク
タ層厚みを有する領域と，段差を補償できる厚みを有す
る領域とを同一ウエハ内に作り込むことができる。
【００３２】(2)：図５(A) 〜(C) は本発明の原理図(2)
である。図において，201 は半導体基板, 202 は半導
体層(1) , 203 は半導体層(2) ,204 は半導体層(3) , 2
05 は半導体層(4）, 206 は半導体(5) である。
である。図において，201 は半導体基板, 202 は半導
体層(1) , 203 は半導体層(2) ,204 は半導体層(3) , 2
05 は半導体層(4）, 206 は半導体(5) である。
【００３３】本発明では，半導体層202 に凹部を設け,
ここに選択的に半導体層 203〜206を成長する。この際,
半導体層203 のみが半導体層202 に接触するように積
層する。凹部の段差の深さを半導体層 203〜206 と略同
じになるようにすれば, 層配線をほぼ平坦な面上で行う
ことができる。この場合, 従来工程と比較してサブコレ
クタ層をエッチングする工程が増えるが，ベースメサ形
成のためのエッチング工程がなくなるので, 工程数は全
体としてほぼ同じである。
ここに選択的に半導体層 203〜206を成長する。この際,
半導体層203 のみが半導体層202 に接触するように積
層する。凹部の段差の深さを半導体層 203〜206 と略同
じになるようにすれば, 層配線をほぼ平坦な面上で行う
ことができる。この場合, 従来工程と比較してサブコレ
クタ層をエッチングする工程が増えるが，ベースメサ形
成のためのエッチング工程がなくなるので, 工程数は全
体としてほぼ同じである。
【００３４】(3)：本発明では，基板表面に対し, 角度
が55°より小さい斜面を有する凹部の底面に, HBT の各
層をエピタキシャル成長し，凹部内にエミッタ電極とベ
ース電極を形成し，凹部の外側の高い部分にコレクタ電
極を形成して平坦化をおこなっている。
が55°より小さい斜面を有する凹部の底面に, HBT の各
層をエピタキシャル成長し，凹部内にエミッタ電極とベ
ース電極を形成し，凹部の外側の高い部分にコレクタ電
極を形成して平坦化をおこなっている。
【００３５】(4)：本発明では，ベースメサの形成にイ
オンミリングを用いていたのを, コレクタ層内にベース
のストッパ層としてコレクタ層よりエッチレートの低い
半導体層を挿入し，ストッパ層でエッチングが停止する
ようにしてベースメサ形成の制御性を向上している。
オンミリングを用いていたのを, コレクタ層内にベース
のストッパ層としてコレクタ層よりエッチレートの低い
半導体層を挿入し，ストッパ層でエッチングが停止する
ようにしてベースメサ形成の制御性を向上している。
【００３６】(5)：本発明では，GSMBE 法において，III
族とV 族のフラックス (ガス流の密度)比が半導体段差
基板の斜面と平面上で相違することを利用し，斜面上に
は正孔濃度が1020cm-3, 平面上には 4×1019cm-3の p++
-GaAs を成長している。このようにして，ベースコンタ
クト領域のベース層を真性領域のそれよりカーボンを高
濃度にドーピングして, ベース電極のコンタクト抵抗を
低減している。
族とV 族のフラックス (ガス流の密度)比が半導体段差
基板の斜面と平面上で相違することを利用し，斜面上に
は正孔濃度が1020cm-3, 平面上には 4×1019cm-3の p++
-GaAs を成長している。このようにして，ベースコンタ
クト領域のベース層を真性領域のそれよりカーボンを高
濃度にドーピングして, ベース電極のコンタクト抵抗を
低減している。
【００３７】図22は本発明の原理説明図(3）である。MB
E 法やGSMBE 法は, MOCVD 法と異なり, 原料は基板の回
転軸に対して決まった或る角度αで分子線として基板に
到達する。また，段差基板平面に対して角度Θをなす斜
面上での原料のフラックスは sinΘ sinα cosΦ＋ cos
Θ cosαに比例する。ここに，Φは基板の回転角であ
る。
E 法やGSMBE 法は, MOCVD 法と異なり, 原料は基板の回
転軸に対して決まった或る角度αで分子線として基板に
到達する。また，段差基板平面に対して角度Θをなす斜
面上での原料のフラックスは sinΘ sinα cosΦ＋ cos
Θ cosαに比例する。ここに，Φは基板の回転角であ
る。
【００３８】したがって, 基板が１回転する間のフラッ
クスは cosΘ cosαに比例する。このためTMG とAsH3が
基板の回転軸に対して同じ角度Θをなす斜面を有する段
差基板に到達すると, １回転する間のIII 族とV 族のフ
ラックスは等しくなる。
クスは cosΘ cosαに比例する。このためTMG とAsH3が
基板の回転軸に対して同じ角度Θをなす斜面を有する段
差基板に到達すると, １回転する間のIII 族とV 族のフ
ラックスは等しくなる。
【００３９】そこで，III 族とV 族のフラックス比を違
えるにはTMG とAsH3の入射角度を変える必要がある。例
えば，TMG 入射角度＝30°, AsH3の入射角度＝60°, 段
差基板の斜面の角度Θ＝55°として上記の式を用いて計
算すると, 斜面のV/III 比／平面のV/III 比＝0.43 となる。
えるにはTMG とAsH3の入射角度を変える必要がある。例
えば，TMG 入射角度＝30°, AsH3の入射角度＝60°, 段
差基板の斜面の角度Θ＝55°として上記の式を用いて計
算すると, 斜面のV/III 比／平面のV/III 比＝0.43 となる。
【００４０】
【実施例】(1)：図２(A),(B) は本発明の実施例(1) の
断面図である。
断面図である。
【００４１】減圧有機金属気相成長(MOCVD) 法により,
GaAs/AlGaAs を成長する場合について説明する。成長条
件は次の通りである。 Ga原料： TMGa, Al原料： TEAl, In原料： TEIn,
As原料： AsH3,ｎ型ドーパント原料： Si2H6,
ｐ型ドーパント原料： CCl4.基板温度： 600℃,
誘電体膜： SiO2(または SiN, Si3N4, SiON) 図２(A) は基板の平面図で斜線部は誘電体膜が被着され
ている。
GaAs/AlGaAs を成長する場合について説明する。成長条
件は次の通りである。 Ga原料： TMGa, Al原料： TEAl, In原料： TEIn,
As原料： AsH3,ｎ型ドーパント原料： Si2H6,
ｐ型ドーパント原料： CCl4.基板温度： 600℃,
誘電体膜： SiO2(または SiN, Si3N4, SiON) 図２(A) は基板の平面図で斜線部は誘電体膜が被着され
ている。
【００４２】図２(B) は A-A 断面図で, 図よりわかる
ように，GaAs基板101 上の誘電体102 で挟まれた領域に
成長したGaAs膜103 はその他の領域より厚く成長されて
いる。
ように，GaAs基板101 上の誘電体102 で挟まれた領域に
成長したGaAs膜103 はその他の領域より厚く成長されて
いる。
【００４３】図３は本発明の実施例(2) の断面図であ
る。この実施例はHBT 層構造への適用例を示す。図にお
いて， 1はSI-GaAs 基板, 2はサブコレクタ層で n+ -G
aAs 層, 3はコレクタ層でn-GaAs層, 4はベース層で p
-GaAs 層, 5はエミッタ層でn-AlGaAs層, 6はエミッタ
コンタクト層で n+ -InGaAs/ n+ -GaAs 層である。
る。この実施例はHBT 層構造への適用例を示す。図にお
いて， 1はSI-GaAs 基板, 2はサブコレクタ層で n+ -G
aAs 層, 3はコレクタ層でn-GaAs層, 4はベース層で p
-GaAs 層, 5はエミッタ層でn-AlGaAs層, 6はエミッタ
コンタクト層で n+ -InGaAs/ n+ -GaAs 層である。
【００４４】図の右側の部分が図２の部分的に誘電体膜
で被覆した領域に対応する。図４は実施例(2) を適用し
て形成したHBT の断面図である。成長速度の速い領域に
成長したエピ層のコレクタ層以上の被膜（点線で示され
る被膜）は化学エッチングにより除去し，露出したサブ
コレクタ層 2の上にコレクタ電極を形成する。図から明
らかなように段差は低減している。
で被覆した領域に対応する。図４は実施例(2) を適用し
て形成したHBT の断面図である。成長速度の速い領域に
成長したエピ層のコレクタ層以上の被膜（点線で示され
る被膜）は化学エッチングにより除去し，露出したサブ
コレクタ層 2の上にコレクタ電極を形成する。図から明
らかなように段差は低減している。
【００４５】(2)：図６(A) 〜(C) は本発明の実施例
(3）の断面図である。図おいて，201 はSI-GaAs 基板,
202 はサブコレクタ層で n+ -GaAs 層, 203はコレクタ
層でn-GaAs層, 204 はベース層で p-GaAs 層, 205 はエ
ミッタ層でn-AlGaAs層, 206 はエミッタコンタクト層で
n+ -InGaAs/ n+ -GaAs 層である。
(3）の断面図である。図おいて，201 はSI-GaAs 基板,
202 はサブコレクタ層で n+ -GaAs 層, 203はコレクタ
層でn-GaAs層, 204 はベース層で p-GaAs 層, 205 はエ
ミッタ層でn-AlGaAs層, 206 はエミッタコンタクト層で
n+ -InGaAs/ n+ -GaAs 層である。
【００４６】図６(A) において，MBE(Molecular Beam E
pitaxy) 法およびGSMBE(Gas SourceMolecular Beam Epi
taxy)法, MOMBE(Metal Organic Molecular Beam Epitax
y)法, CBE(Chemical Beam Epitaxy)法, OMVPE(Organic
Metal Vaper Phase Epi-taxy) 法等のエピタキシャル成
長技術を用いて, (100)SI-GaAs基板201 上にサブコレク
タ層202 として厚さ1500 nm でドーピング濃度 5×1019
cm-3の n+ -GaAs層を成長する。
pitaxy) 法およびGSMBE(Gas SourceMolecular Beam Epi
taxy)法, MOMBE(Metal Organic Molecular Beam Epitax
y)法, CBE(Chemical Beam Epitaxy)法, OMVPE(Organic
Metal Vaper Phase Epi-taxy) 法等のエピタキシャル成
長技術を用いて, (100)SI-GaAs基板201 上にサブコレク
タ層202 として厚さ1500 nm でドーピング濃度 5×1019
cm-3の n+ -GaAs層を成長する。
【００４７】次いで，厚さ約50nmの選択成長用マスク32
として大きさが10μｍ×20μｍの開口を有するSiO2膜
(または, SiN, Si3N4, SiON膜) を形成し, これをエッ
チングマスクにして, ウエットまたはドライエッチング
によりサブコレクタ層202 を深さ1100nmまでエッチング
する。
として大きさが10μｍ×20μｍの開口を有するSiO2膜
(または, SiN, Si3N4, SiON膜) を形成し, これをエッ
チングマスクにして, ウエットまたはドライエッチング
によりサブコレクタ層202 を深さ1100nmまでエッチング
する。
【００４８】図６(B) において，MOMBE 法, CBE 法, OM
VPE 法等の選択成長が可能なエピタキシャル成長技術を
用いて,コレクタ層203 として,厚さ 800 nm でドーピン
グ濃度 3×1016cm-3のn-GaAs層,ベース層204 として,厚
さ 70 nmでドーピング濃度 4×1019cm-3の p-GaAs 層,
エミッタ層205 として,厚さ 30 nmでドーピング濃度 5
×1017cm-3でAl組成が約0.3 のn-AlGaAs層,厚さ100 nm
でドーピング濃度 5×1017cm-3でAl組成が約0.3 から 0
まで減少するn-AlGaAs層,厚さ100 nmでドーピング濃度
5×1018cm-3の n+ -GaAs 層,エミッタコンタクト層206
として,厚さ100 nmでドーピング濃度 5×1019cm-3の n
+ -InGaAs 層を順次成長する。
VPE 法等の選択成長が可能なエピタキシャル成長技術を
用いて,コレクタ層203 として,厚さ 800 nm でドーピン
グ濃度 3×1016cm-3のn-GaAs層,ベース層204 として,厚
さ 70 nmでドーピング濃度 4×1019cm-3の p-GaAs 層,
エミッタ層205 として,厚さ 30 nmでドーピング濃度 5
×1017cm-3でAl組成が約0.3 のn-AlGaAs層,厚さ100 nm
でドーピング濃度 5×1017cm-3でAl組成が約0.3 から 0
まで減少するn-AlGaAs層,厚さ100 nmでドーピング濃度
5×1018cm-3の n+ -GaAs 層,エミッタコンタクト層206
として,厚さ100 nmでドーピング濃度 5×1019cm-3の n
+ -InGaAs 層を順次成長する。
【００４９】図は, 上記の各層が凹部内に台形に形成さ
れた状態を示す。ここでサブコレクタ層の表面の高さ
と, エミッタコンタクト層の表面の高さの差は30 nm 程
度であり，プロセス上十分無視できる程度である。
れた状態を示す。ここでサブコレクタ層の表面の高さ
と, エミッタコンタクト層の表面の高さの差は30 nm 程
度であり，プロセス上十分無視できる程度である。
【００５０】図６(C) において，通常の工程により, エ
ミッタ電極207 の形成, 外部コレクタ領域へのイオン注
入部208 の形成, エミッタサイドウォール形成, ベース
電極209 の形成, コレクタ電極210 の形成, 絶縁膜211
の被着, 素子分離領域212 の形成が行われる。
ミッタ電極207 の形成, 外部コレクタ領域へのイオン注
入部208 の形成, エミッタサイドウォール形成, ベース
電極209 の形成, コレクタ電極210 の形成, 絶縁膜211
の被着, 素子分離領域212 の形成が行われる。
【００５１】実施例ではGaAs基板上にAlGaAs/GaAs HBT
を形成した場合について説明したが，GaAs基板上にInGa
P/GaAs HBTを形成する場合, あるいはInP 基板上にInGa
As(P)/InP(InGaAsP) HBTを形成する場合も本発明は適用
可能である。
を形成した場合について説明したが，GaAs基板上にInGa
P/GaAs HBTを形成する場合, あるいはInP 基板上にInGa
As(P)/InP(InGaAsP) HBTを形成する場合も本発明は適用
可能である。
【００５２】また，実施例では，サブコレクタ層を垂直
にエッチングした場合を示したが，凹部を逆メサ形状と
して, 上面の幅を底面より狭くして, 電極間の距離を短
くすることにより, 素子の高速化を図ることができる。
にエッチングした場合を示したが，凹部を逆メサ形状と
して, 上面の幅を底面より狭くして, 電極間の距離を短
くすることにより, 素子の高速化を図ることができる。
【００５３】また, 実施例では, エミッタコンタクト層
の表面の高さがサブコレクタ層の表面よりも高い場合を
示しているが，これをサブコレクタ層の表面と同じ高
さ, あるいはダミーエミッタ分またはエミッタコンタク
ト金属膜の分低くしておくことにより, 一層平坦化が可
能となる。
の表面の高さがサブコレクタ層の表面よりも高い場合を
示しているが，これをサブコレクタ層の表面と同じ高
さ, あるいはダミーエミッタ分またはエミッタコンタク
ト金属膜の分低くしておくことにより, 一層平坦化が可
能となる。
【００５４】(3)：図７(A) 〜(D) および図８(E) 〜(G)
は本発明の実施例(4）の断面図である。図において，3
01 はGaAs段差基板, 302 はサブコレクタ層で n+ -GaAs
層,303 はコレクタ層でi-GaAs層, 304 はベース層で p
+ -GaAs 層, 305 はエミッタ層でn-AlGaAs層, 306 はエ
ミッタキャップ層で n+ -GaAs 層, 307 はWSi エミッタ
電極, 308 は SiO2側壁, 309 はベース電極, 310 はポ
リイミド膜, 311 はコレクタ電極である。
は本発明の実施例(4）の断面図である。図において，3
01 はGaAs段差基板, 302 はサブコレクタ層で n+ -GaAs
層,303 はコレクタ層でi-GaAs層, 304 はベース層で p
+ -GaAs 層, 305 はエミッタ層でn-AlGaAs層, 306 はエ
ミッタキャップ層で n+ -GaAs 層, 307 はWSi エミッタ
電極, 308 は SiO2側壁, 309 はベース電極, 310 はポ
リイミド膜, 311 はコレクタ電極である。
【００５５】GaAs段差基板は通常の(100)SI-GaAs基板を
フォトリソグラフィとウエットエッチングにより, 順メ
サに加工し，表面との角度が55°より小さい斜面(n11)A
面を持つ凹部を形成して作製した。凹部の深さはコレク
タ層厚に応じて決め, エッチングにより制御できる。実
施例では溝の深さが 2μｍ, 幅が 6μｍ, (111)A面に近
い斜面を持つ段差基板を用いた。
フォトリソグラフィとウエットエッチングにより, 順メ
サに加工し，表面との角度が55°より小さい斜面(n11)A
面を持つ凹部を形成して作製した。凹部の深さはコレク
タ層厚に応じて決め, エッチングにより制御できる。実
施例では溝の深さが 2μｍ, 幅が 6μｍ, (111)A面に近
い斜面を持つ段差基板を用いた。
【００５６】MBE 法により, 図７(A) のように，HBT の
各層 302〜306 を成長する。ただし，(111)A斜面上では
SiドープGaAsおよびAlGaAsはV/III フラックス比が低い
とｐ型半導体装置の製造方法になってしまうので, V/II
I フラックス比が60と非常に高い値で成長した。各層の
厚さは層302 は 1μｍ, 層303 は 1μｍ, 層304 は100
nm, 層305 は150 nm, 層306 は300 nmである。
各層 302〜306 を成長する。ただし，(111)A斜面上では
SiドープGaAsおよびAlGaAsはV/III フラックス比が低い
とｐ型半導体装置の製造方法になってしまうので, V/II
I フラックス比が60と非常に高い値で成長した。各層の
厚さは層302 は 1μｍ, 層303 は 1μｍ, 層304 は100
nm, 層305 は150 nm, 層306 は300 nmである。
【００５７】次いで, 図７(B) に示されるように，WSi
エミッタ電極307 を形成し，これをマスクにして層306,
305をエッチングして図７(C) に示されるようにベース
層304 を露出させる。
エミッタ電極307 を形成し，これをマスクにして層306,
305をエッチングして図７(C) に示されるようにベース
層304 を露出させる。
【００５８】次いで, 図７(D) に示されるように, エミ
ッタ層の側面にSiO2側壁308 を形成し，ベース電極309
を形成する。次いで，エミッタ電極とベース電極をマス
クにして図８(E) のように層304,303 をエッチングし,
サブコレクタ層302 を露出させる。
ッタ層の側面にSiO2側壁308 を形成し，ベース電極309
を形成する。次いで，エミッタ電極とベース電極をマス
クにして図８(E) のように層304,303 をエッチングし,
サブコレクタ層302 を露出させる。
【００５９】次いで，素子を平坦化させるため，基板凹
部内にポリイミド膜310 を図８(F)のように埋め込む。
その後，ベース電極309 とコレクタ電極311 を形成す
る。 (4)：図９〜図21は本発明の実施例(5) の断面図であ
る。
部内にポリイミド膜310 を図８(F)のように埋め込む。
その後，ベース電極309 とコレクタ電極311 を形成す
る。 (4)：図９〜図21は本発明の実施例(5) の断面図であ
る。
【００６０】図９において，MBE 法により，SI-GaAs 基
板411 上に表１に示される各層を順次成長する。
板411 上に表１に示される各層を順次成長する。
【００６１】
【表１】 符号 層名 材料 キャリア濃度 (cm-3) 厚さ(nm) 412 バッファ層 i-GaAs − 300 413 サブコレクタ層 n+ -GaAs 5×1018 500 414 コレクタ層 n-GaAs 3×1016 350 415 コレクタ層 n-AlGaAs 3×1016 5 416 コレクタ層 n-GaAs 3×1016 350 417 ベース層 p+ -GaAs 4×1019 70 418 グレード層 n-AlGaAs 5×1017 30 419 エミッタ層 n-AlGaAs 5×1017 150 420 グレード層 n-AlGaAs 3×1016 30 421 エミッタ層 n+ -GaAs 5×1018 150 422 グレード層 n+ -InGaAs 1×1019 500 423 サブエミッタ層 n+ -InGaAs 1×1019 60 次いで, サブエミッタ層423 の上に, スパッタ法により
厚さ 400nmのWSi 膜424 を被着する。その上にプラズマ
CVD 法により厚さ 700 nm のSiO2膜425 を成長する。
厚さ 400nmのWSi 膜424 を被着する。その上にプラズマ
CVD 法により厚さ 700 nm のSiO2膜425 を成長する。
【００６２】図10において，フォトリソグラフィ法によ
り, SiO2膜425 の上のエミッタ形成領域にレジスト膜42
6 を形成する。図11において，CHF3ガスを用いたRIE 法
により，レジスト膜426 をマスクにしてSiO2膜425 をエ
ッチングする。次いで, レジスト膜426 を除去する。
り, SiO2膜425 の上のエミッタ形成領域にレジスト膜42
6 を形成する。図11において，CHF3ガスを用いたRIE 法
により，レジスト膜426 をマスクにしてSiO2膜425 をエ
ッチングする。次いで, レジスト膜426 を除去する。
【００６３】図12において，SiO2膜425 をマスクにし
て, CF4 と O2 を用いたRIE 法により，WSi 膜424 をエ
ッチングする。 SiO2 膜425 を弗化アンモニウムで除去
すると図13のようになる。
て, CF4 と O2 を用いたRIE 法により，WSi 膜424 をエ
ッチングする。 SiO2 膜425 を弗化アンモニウムで除去
すると図13のようになる。
【００６４】図14において，WSi 膜424 をマスクに燐酸
系のエッチング液でベースの手前50nm まで, 層23〜18
をエッチングする。図15において，エミッタ側壁形成の
ための厚さ 100 nm の絶縁膜427 を基板上全面に堆積す
る。
系のエッチング液でベースの手前50nm まで, 層23〜18
をエッチングする。図15において，エミッタ側壁形成の
ための厚さ 100 nm の絶縁膜427 を基板上全面に堆積す
る。
【００６５】図16において，能動領域を画定するため
の, H, O等のイオン注入により素子分離領域428 を形成
する。図17において，RIE 法を用いて，絶縁膜427 を異
方性エッチングしてエミッタ側壁を形成する。
の, H, O等のイオン注入により素子分離領域428 を形成
する。図17において，RIE 法を用いて，絶縁膜427 を異
方性エッチングしてエミッタ側壁を形成する。
【００６６】図18において，露出した層418 の表面より
60 nm エッチングしてベース層417上にベース電極とし
て厚さ10/200 nm のCr/Au 膜429 を蒸着する。図19にお
いて，ベース領域を画定するレジスト膜430 をパターニ
ングして形成する。
60 nm エッチングしてベース層417上にベース電極とし
て厚さ10/200 nm のCr/Au 膜429 を蒸着する。図19にお
いて，ベース領域を画定するレジスト膜430 をパターニ
ングして形成する。
【００６７】図20において，イオンミリングにより, ベ
ース電極429,ベース層427,コレクタ層426 までミリング
してベースメサを形成する。次いで, RIE 法により，ベ
ースのストッパ層となる本発明によるコレクタ層415 ま
で選択ドライエッチングする。
ース電極429,ベース層427,コレクタ層426 までミリング
してベースメサを形成する。次いで, RIE 法により，ベ
ースのストッパ層となる本発明によるコレクタ層415 ま
で選択ドライエッチングする。
【００６８】図21において，コレクタ電極形成のための
パターニングを行い, サブコレクタ層までエッチング
し，コレクタ電極として厚さ10/20/270 nmのTi/AuGe/Au
膜431を形成する。
パターニングを行い, サブコレクタ層までエッチング
し，コレクタ電極として厚さ10/20/270 nmのTi/AuGe/Au
膜431を形成する。
【００６９】ストッパ層には, ｘ＜0.15のAlX Ga1-X As
を用いるか, あるいはGaAsと格子整合がとれたInGaAs層
を用いると, GaAsに対してエッチングの良好な選択性が
得られる。
を用いるか, あるいはGaAsと格子整合がとれたInGaAs層
を用いると, GaAsに対してエッチングの良好な選択性が
得られる。
【００７０】(5)：図23は本発明の実施例(6) の説明図
である。この図は，GSMBE 法で, TMG とAsH3を用い図22
に示される条件で作製したp+ -GaAs の正孔濃度のV/III
比依存性を示している。この結果より,p+ -GaAs の正
孔濃度を 4×1019cm-3にするためにはV/III 比＝1.7 で
成長すればよい。平面上でV/III 比＝1.7 のときは斜面
上のV/III 比＝0.43×1.7 ≒0.7となる。したがって,
斜面上の p+ -GaAs の正孔濃度を 1×1020cm-3とする
ことができる。
である。この図は，GSMBE 法で, TMG とAsH3を用い図22
に示される条件で作製したp+ -GaAs の正孔濃度のV/III
比依存性を示している。この結果より,p+ -GaAs の正
孔濃度を 4×1019cm-3にするためにはV/III 比＝1.7 で
成長すればよい。平面上でV/III 比＝1.7 のときは斜面
上のV/III 比＝0.43×1.7 ≒0.7となる。したがって,
斜面上の p+ -GaAs の正孔濃度を 1×1020cm-3とする
ことができる。
【００７１】図24(A),(B) は本発明の実施例(7) の断面
図である。この例は本発明を適用したHBT の断面図であ
る。図で，501 はGaAs段差基板,502 はサブコレクタ層
で n+ -GaAs 層, 503 はコレクタ層でi-GaAs層, 504 は
ベース層で p+ -GaAs 層, 506 はエミッタ層で n-AlGa
As層, 507 はエミッタキャップ層で n+ -GaAs 層, 508
はエミッタ電極, 509 はベース電極, 510 はコレクタ電
極, 510'は絶縁性膜である。
図である。この例は本発明を適用したHBT の断面図であ
る。図で，501 はGaAs段差基板,502 はサブコレクタ層
で n+ -GaAs 層, 503 はコレクタ層でi-GaAs層, 504 は
ベース層で p+ -GaAs 層, 506 はエミッタ層で n-AlGa
As層, 507 はエミッタキャップ層で n+ -GaAs 層, 508
はエミッタ電極, 509 はベース電極, 510 はコレクタ電
極, 510'は絶縁性膜である。
【００７２】図24(A) において，基板は通常の(100)GaA
s 基板をフォトリソグラフィとウエットエッチングを用
いて, 順メサに加工し，平面との角度が55°の斜面(11
1)A面をもつ段差基板を用いる。
s 基板をフォトリソグラフィとウエットエッチングを用
いて, 順メサに加工し，平面との角度が55°の斜面(11
1)A面をもつ段差基板を用いる。
【００７３】実施例では，深さ 2μｍ, 溝の幅 3μｍの
(111)A面の斜面をもつ段差基板を用いた。ベース層の成
長は, GSMBE 法により, TMG の流量が1.53 SCCM, AsH3
の流量が4.5 SCCM, 基板温度が 580℃で行った。前述の
ように, 平面上には正孔濃度が 4×1019cm-3の p+ -GaA
s 層を成長し，斜面上には正孔濃度が 1×1020cm-3のp
++-GaAs 層を成長した。続いて，この上に図示のHBT 結
晶層を成長した。
(111)A面の斜面をもつ段差基板を用いた。ベース層の成
長は, GSMBE 法により, TMG の流量が1.53 SCCM, AsH3
の流量が4.5 SCCM, 基板温度が 580℃で行った。前述の
ように, 平面上には正孔濃度が 4×1019cm-3の p+ -GaA
s 層を成長し，斜面上には正孔濃度が 1×1020cm-3のp
++-GaAs 層を成長した。続いて，この上に図示のHBT 結
晶層を成長した。
【００７４】図24(B) において，通常の工程によりエミ
ッタ電極を形成し，エミッタメサ,ベースメサを形成
し，ベース電極, コレクタ電極を形成する。ベース電極
は斜面の p++-GaAs 層上にCr/Au 膜をノンアロイで形成
した。斜面上の正孔濃度が1×1020cm-3と高くなってい
るので，ベース電極のコンタクト抵抗を従来の約16％ま
で低減することができた。
ッタ電極を形成し，エミッタメサ,ベースメサを形成
し，ベース電極, コレクタ電極を形成する。ベース電極
は斜面の p++-GaAs 層上にCr/Au 膜をノンアロイで形成
した。斜面上の正孔濃度が1×1020cm-3と高くなってい
るので，ベース電極のコンタクト抵抗を従来の約16％ま
で低減することができた。
【００７５】また，ベース層とベースコンタクト層界面
も，１度の成長で形成するため，従来例の再成長界面よ
り良好である。
も，１度の成長で形成するため，従来例の再成長界面よ
り良好である。
【００７６】
【発明の効果】本発明によれば, (1)：HBT のメサ構造の段差を低減し，配線の断線の発
生を抑制することができた。
生を抑制することができた。
【００７７】(2)：コレクタ層を厚くすることができ，H
BT の耐圧を高くし，且つ段差を低減して配線の断線を
抑制することができた。 (3)： HBTの段差を低減し，さらに素子表面をポリイミ
ド膜により平坦化する場合でもポリイミド膜にコンタク
ト孔の深さを浅くして配線を容易にすることができた。
BT の耐圧を高くし，且つ段差を低減して配線の断線を
抑制することができた。 (3)： HBTの段差を低減し，さらに素子表面をポリイミ
ド膜により平坦化する場合でもポリイミド膜にコンタク
ト孔の深さを浅くして配線を容易にすることができた。
【００７８】(4)：制御性よくベースメサを形成するこ
とができ，素子性能の均一性と製造歩留りの向上に寄与
することができた。 (5)：HBT のベース抵抗を低減し，高速化が実現でき
た。
とができ，素子性能の均一性と製造歩留りの向上に寄与
することができた。 (5)：HBT のベース抵抗を低減し，高速化が実現でき
た。
【図１】 本発明の原理図(1)
【図２】 本発明の実施例(1) の断面図
【図３】 本発明の実施例(2) の断面図
【図４】 実施例(2) を適用して形成したHBT の断面図
【図５】 本発明の原理図(2)
【図６】 本発明の実施例(3）の断面図
【図７】 本発明の実施例(4）の断面図(1)
【図８】 本発明の実施例(4）の断面図(2)
【図９】 本発明の実施例(5) の断面図(1)
【図10】 本発明の実施例(5) の断面図(2)
【図11】 本発明の実施例(5) の断面図(3）
【図12】 本発明の実施例(5) の断面図(5)
【図13】 本発明の実施例(5) の断面図(6)
【図14】 本発明の実施例(5) の断面図(7)
【図15】 本発明の実施例(5) の断面図(8)
【図16】 本発明の実施例(5) の断面図(9)
【図17】 本発明の実施例(5) の断面図(10)
【図18】 本発明の実施例(5) の断面図(11)
【図19】 本発明の実施例(5) の断面図(12)
【図20】 本発明の実施例(5) の断面図(13)
【図21】 本発明の実施例(5) の断面図(14)
【図22】 本発明の原理図(3）
【図23】 本発明の実施例(6) の説明図
【図24】 本発明の実施例(7) の断面図
【図25】 従来例のHBT の断面図
【図26】 セルフアラインHBT の断面図
1 基板でSI-GaAs 基板 2 サブコレクタ層で n+ -GaAs 層 3 コレクタ層でn-GaAs層 4 ベース層で p-GaAs 層 5 エミッタ層でn-AlGaAs層 6 エミッタコンタクト層で n+ -InGaAs/ n+ -GaAs 層 101 基板 102 誘電体膜 103 エピタキシャル膜 201 SI-GaAs 基板 202 サブコレクタ層で n+ -GaAs 層 203 コレクタ層でn-GaAs層 204 ベース層で p-GaAs 層 205 エミッタ層でn-AlGaAs層 206 エミッタコンタクト層で n+ -InGaAs/ n+ -GaAs
層 207 エミッタ電極 208 外部コレクタ領域へのイオン注入部 209 ベース電極 210 コレクタ電極 211 絶縁膜 212 素子分離領域 301 GaAs段差基板 302 サブコレクタ層で n+ -GaAs 層 303 コレクタ層でi-GaAs層 304 ベース層で p+ -GaAs 層 305 エミッタ層でn-AlGaAs層 306 エミッタキャップ層で n+ -GaAs 層 307 WSi エミッタ電極 308 SiO2側壁 309 ベース電極 310 ポリイミド膜 311 コレクタ電極 411 SI-GaAs 基板 412 バッファ層でi-GaAs層 413 サブコレクタ層で n+ -GaAs 層 414 コレクタ層でn-GaAs層 415 コレクタ層でn-AlGaAs層 416 コレクタ層でn-GaAs層 417 ベース層で p+ -GaAs 層 418 グレード層でn-AlGaAs層 419 エミッタ層でn-AlGaAs層 420 グレード層でn-AlGaAs層 421 エミッタ層で n+ -GaAs 層 422 グレード層で n+ -InGaAs 層 423 サブエミッタ層で n+ -InGaAs 層 424 WSi 膜 425 SiO2膜 426 レジスト膜 427 絶縁膜 428 素子分離領域 429 ベース電極でCr/Au 膜 430 ベース領域を画定するレジスト膜 431 コレクタ電極でTi/AuGe/Au膜 501 GaAs段差基板 502 サブコレクタ層で n+ -GaAs 層 503 コレクタ層でi-GaAs層 504 ベース層で p+ -GaAs 層 506 エミッタ層で n-AlGaAs層 507 エミッタキャップ層で n+ -GaAs 層 508 エミッタ電極 509 ベース電極 510 コレクタ電極 510' 絶縁性膜
層 207 エミッタ電極 208 外部コレクタ領域へのイオン注入部 209 ベース電極 210 コレクタ電極 211 絶縁膜 212 素子分離領域 301 GaAs段差基板 302 サブコレクタ層で n+ -GaAs 層 303 コレクタ層でi-GaAs層 304 ベース層で p+ -GaAs 層 305 エミッタ層でn-AlGaAs層 306 エミッタキャップ層で n+ -GaAs 層 307 WSi エミッタ電極 308 SiO2側壁 309 ベース電極 310 ポリイミド膜 311 コレクタ電極 411 SI-GaAs 基板 412 バッファ層でi-GaAs層 413 サブコレクタ層で n+ -GaAs 層 414 コレクタ層でn-GaAs層 415 コレクタ層でn-AlGaAs層 416 コレクタ層でn-GaAs層 417 ベース層で p+ -GaAs 層 418 グレード層でn-AlGaAs層 419 エミッタ層でn-AlGaAs層 420 グレード層でn-AlGaAs層 421 エミッタ層で n+ -GaAs 層 422 グレード層で n+ -InGaAs 層 423 サブエミッタ層で n+ -InGaAs 層 424 WSi 膜 425 SiO2膜 426 レジスト膜 427 絶縁膜 428 素子分離領域 429 ベース電極でCr/Au 膜 430 ベース領域を画定するレジスト膜 431 コレクタ電極でTi/AuGe/Au膜 501 GaAs段差基板 502 サブコレクタ層で n+ -GaAs 層 503 コレクタ層でi-GaAs層 504 ベース層で p+ -GaAs 層 506 エミッタ層で n-AlGaAs層 507 エミッタキャップ層で n+ -GaAs 層 508 エミッタ電極 509 ベース電極 510 コレクタ電極 510' 絶縁性膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/205 (72)発明者 山口 泰弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 大西 裕明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (11)
- 【請求項１】 基板(101) の表面を誘電体膜(102) で部
分的に覆い，該基板上に単層または多層のエピタキシャ
ル膜(103) を成長し，且つ，該誘電体膜周辺の該基板上
の該エピタキシャル膜を，該誘電体膜から離れた領域の
該エピタキシャル膜より厚く成長する工程を有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記厚く成長された多層エピタキシャル
膜上に一方の電極を，薄く成長された多層エピタキシャ
ル膜上に他方の電極を形成して２端子半導体素子を作製
することを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記厚く成長された多層エピタキシャル
膜上に一方の電極を，薄く成長された多層エピタキシャ
ル膜上に他方の電極を，第３の電極をいずれかの多層エ
ピタキシャル膜上に形成して３端子半導体素子を作製す
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 エミッタ層がコレクタ層より上にあるヘ
テロ接合バイポーラトランジスタ(HBT) を作製する際,
前記厚く成長された多層エピタキシャル膜上にコレクタ
電極を，薄く成長された多層エピタキシャル膜上にエミ
ッタ電極とベース電極を形成することを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項５】 コレクタ層がエミッタ層より上にあるヘ
テロ接合バイポーラトランジスタ(HBT) を作製する際,
前記厚く成長された多層エピタキシャル膜上にエミッタ
電極を，薄く成長された多層エピタキシャル膜上にコレ
クタ電極とベース電極を形成することを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項６】 半導体基板(21)上にサブコレクタ層(22)
を成長し，該サブコレクタ層の素子形成領域に該サブコ
レクタ層の厚さより小さい深さを有する凹部を形成し，
該凹部内に選択的にコレクタ層(23)，ベース層(24)，エ
ミッタ層(25)，エミッタコンタクト層(26)を順に成長す
る工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項７】 側面が表面に対して斜面をなす凹部が形
成された段差基板(301) 上に, サブコレクタ層(302) ，
コレクタ層(303) ，ベース層(304) ，エミッタ層(305)
，エミッタキャップ層(306) を順に成長する工程と， 該凹部内のベース層の一部を露出させこの上にベース電
極を, 該凹部内のエミッタコンタクト層の一部を露出さ
せこの上にエミッタ電極を, 該凹部外のサブコレクタ層
の一部を露出させこの上にコレクタ電極を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項８】 基板(411) 上に順に積層されたサブコレ
クタ層(413) ，コレクタ層(414〜416)，ベース層(417)
，エミッタ層を有し，該コレクタ層が第１の半導体層
(414, 416)に該第１の半導体層より所定のエッチング条
件に対してエッチレートの小さい第２の半導体層(415)
が挿入されていることを特徴とする半導体装置。 - 【請求項９】 前記第１の半導体層がGaAs層であり，前
記第２の半導体層がｘ＜0.15のAlX Ga1-X As層, あるい
はGaAsと格子整合がとれたInGaAs層であることを特徴と
する請求項８記載の半導体装置。 - 【請求項10】 ガスソース分子線エピタキシ法により，
斜面を有する半導体段差基板(501) 上にエピタキシャル
成長する際に, 該基板を回転させV 族とIII族の原料ガ
スの該基板表面に対する入射角を変えることにより, 前
記斜面と基板表面においてV 族とIII 族の原料ガスのフ
ラックス比または分圧比を相違させて成長する工程を有
することを特徴とする半導体装置の製造方法。 - 【請求項11】 前記エピタキシャル層がｐ型GaAs層であ
り，III 族の原料ガスがトリメチルガリウム(TMG) であ
り，V 族の原料ガスが固体砒素またはアルシン(AsH3)で
あることを特徴とする請求項10記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17841693A JPH0737900A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17841693A JPH0737900A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737900A true JPH0737900A (ja) | 1995-02-07 |
Family
ID=16048120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17841693A Withdrawn JPH0737900A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737900A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226852B1 (ko) * | 1996-12-05 | 1999-10-15 | 구자홍 | 바이폴라 트랜지스터 및 그의 제조방법 |
| KR100396919B1 (ko) * | 2000-12-27 | 2003-09-02 | 한국전자통신연구원 | 반도체 집적소자 제조 방법 |
| JP2011014922A (ja) * | 2010-09-02 | 2011-01-20 | Sumitomo Chemical Co Ltd | 化合物半導体ウェーハの製造方法及び化合物半導体素子 |
-
1993
- 1993-07-20 JP JP17841693A patent/JPH0737900A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226852B1 (ko) * | 1996-12-05 | 1999-10-15 | 구자홍 | 바이폴라 트랜지스터 및 그의 제조방법 |
| KR100396919B1 (ko) * | 2000-12-27 | 2003-09-02 | 한국전자통신연구원 | 반도체 집적소자 제조 방법 |
| JP2011014922A (ja) * | 2010-09-02 | 2011-01-20 | Sumitomo Chemical Co Ltd | 化合物半導体ウェーハの製造方法及び化合物半導体素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |