JPH0737898A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0737898A JPH0737898A JP17711993A JP17711993A JPH0737898A JP H0737898 A JPH0737898 A JP H0737898A JP 17711993 A JP17711993 A JP 17711993A JP 17711993 A JP17711993 A JP 17711993A JP H0737898 A JPH0737898 A JP H0737898A
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- Japan
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- emitter
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Abstract
(57)【要約】
【目的】 HBT に関し, エミッタ層を薄くすることな
く, エミッタ層のエッチングにより制御性よくヘテロガ
ードリングを形成する。 【構成】 ガードリング層33およびエミッタ層32はベー
ス層 4よりバンドギャップが広く且つエミッタ層のエッ
チングレートをガードリング層より大きくする。
く, エミッタ層のエッチングにより制御性よくヘテロガ
ードリングを形成する。 【構成】 ガードリング層33およびエミッタ層32はベー
ス層 4よりバンドギャップが広く且つエミッタ層のエッ
チングレートをガードリング層より大きくする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り, 特にヘテロ接合バイポーラトランジスタ
(HBT) に関する。
造方法に係り, 特にヘテロ接合バイポーラトランジスタ
(HBT) に関する。
【０００２】近年の通信システムやコンピュータシステ
ムの高速化に伴い, 半導体素子は益々高速性が要求され
ている。このために, 従来のシリコン(Si)半導体素子の
開発とともに, 化合物半導体素子の開発が進められてい
る。HBT はワイドバンドギャップ・エミッタ構造をして
おり，高電流利得と高駆動能力を合わせ持った素子とし
て期待されている。しかしながら，Siバイポーラ素子と
比べるとキャリアの表面再結合が多く, 特に高濃度のベ
ース層が露出すると電流利得が低下するという問題があ
った。これを回避するために, 外部ベース表面に薄くエ
ミッタ層の一部を残し（これはヘテロガードリングと呼
ばれる）, ベース層の露出を防ぐようにしている。
ムの高速化に伴い, 半導体素子は益々高速性が要求され
ている。このために, 従来のシリコン(Si)半導体素子の
開発とともに, 化合物半導体素子の開発が進められてい
る。HBT はワイドバンドギャップ・エミッタ構造をして
おり，高電流利得と高駆動能力を合わせ持った素子とし
て期待されている。しかしながら，Siバイポーラ素子と
比べるとキャリアの表面再結合が多く, 特に高濃度のベ
ース層が露出すると電流利得が低下するという問題があ
った。これを回避するために, 外部ベース表面に薄くエ
ミッタ層の一部を残し（これはヘテロガードリングと呼
ばれる）, ベース層の露出を防ぐようにしている。
【０００３】
【従来の技術】図４(A),(B) は従来例のHBT の断面図と
バンド構造図である。図４(B) の断面図は半導体基板上
に積層された層構造を示し, 1はエミッタ電極, 2はエ
ミッタキャップ層, 3はエミッタ層, 4はベース層, 5
はコレクタ層, 6はコレクタを導出するサブコレクタ
層, 7はベース電極, EC は伝導帯端,EV は価電子帯端
である。ここで，エミッタ層 3は上層からグレード層31
と本来のワイドバンドエミッタ層32とからなり, 32A は
エミッタ層の一部を残したヘテロガードリングである。
バンド構造図である。図４(B) の断面図は半導体基板上
に積層された層構造を示し, 1はエミッタ電極, 2はエ
ミッタキャップ層, 3はエミッタ層, 4はベース層, 5
はコレクタ層, 6はコレクタを導出するサブコレクタ
層, 7はベース電極, EC は伝導帯端,EV は価電子帯端
である。ここで，エミッタ層 3は上層からグレード層31
と本来のワイドバンドエミッタ層32とからなり, 32A は
エミッタ層の一部を残したヘテロガードリングである。
【０００４】ヘテロガードリング32A を形成する方法と
して, エッチング量の制御によって残すか，あるいはエ
ミッタ層を薄く形成しこの層全体をヘテロガードリング
として用いていた。
して, エッチング量の制御によって残すか，あるいはエ
ミッタ層を薄く形成しこの層全体をヘテロガードリング
として用いていた。
【０００５】
【発明が解決しようとする課題】ヘテロガードリング層
の膜厚は通常 300〜700 Åと非常に薄いため, エッチン
グの制御によって形成するのは困難であった。また，こ
の層の厚みによって次のベース電極形成のためのエッチ
ング量が決まるため, この層が予定より厚く残った場合
はベースのコンタクトがとれなくなったり，反対に薄く
なった場合はベース層が深くエッチングされて素子歩留
を低下させる原因となっていた。
の膜厚は通常 300〜700 Åと非常に薄いため, エッチン
グの制御によって形成するのは困難であった。また，こ
の層の厚みによって次のベース電極形成のためのエッチ
ング量が決まるため, この層が予定より厚く残った場合
はベースのコンタクトがとれなくなったり，反対に薄く
なった場合はベース層が深くエッチングされて素子歩留
を低下させる原因となっていた。
【０００６】これを避けるためのエミッタ層を薄く形成
しこの層全体をヘテロガードリングとして用いる方法
は, 正孔の逆注入を避けるためにエミッタ層のバンドギ
ャップを広くしなければならない。しかし，例えば, エ
ミッタ層にAlGaAsを用いる場合AlAsのモル比を0.3 以上
に大きくしなければならず, このようにすると深い準位
の影響が大きくなり電流利得を低下させていた。
しこの層全体をヘテロガードリングとして用いる方法
は, 正孔の逆注入を避けるためにエミッタ層のバンドギ
ャップを広くしなければならない。しかし，例えば, エ
ミッタ層にAlGaAsを用いる場合AlAsのモル比を0.3 以上
に大きくしなければならず, このようにすると深い準位
の影響が大きくなり電流利得を低下させていた。
【０００７】本発明はエミッタ層を薄くすることなく,
エミッタ層のエッチングにより制御性よくヘテロガード
リングを形成できる構造を提供することを目的とする。
エミッタ層のエッチングにより制御性よくヘテロガード
リングを形成できる構造を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決は（図１
参照），１）半導体基板上に順に形成されたコレクタ層
5，ベース層 4，ガードリング層33, 所定の領域にパタ
ーニングされたエミッタ層32を有するヘテロ接合バイポ
ーラトランジスタ(HBT) であって，該ガードリング層お
よび該エミッタ層は該ベース層よりバンドギャップが広
く且つ所定のエッチング条件に対して該エミッタ層のエ
ッチングレートが該ガードリング層より大きい半導体か
らなる半導体装置，あるいは２）半導体基板上に順にコ
レクタ層 5 ,ベース層 4, ガードリング層33, エミッタ
層32, グレード層31およびエミッタキャップ層 2を成長
し，該エミッタキャップ層の所定領域上にエミッタ電極
を形成する工程と, エミッタ電極をエッチングマスクに
し且つガードリング層をエッチングストッパとして, 該
エミッタキャップ層, 該グレード層およびエミッタ層を
エッチングする工程と, 該ガードリング層の一部をエッ
チング除去し，除去部にベース電極を形成する工程とを
有する半導体装置の製造方法により達成される。
参照），１）半導体基板上に順に形成されたコレクタ層
5，ベース層 4，ガードリング層33, 所定の領域にパタ
ーニングされたエミッタ層32を有するヘテロ接合バイポ
ーラトランジスタ(HBT) であって，該ガードリング層お
よび該エミッタ層は該ベース層よりバンドギャップが広
く且つ所定のエッチング条件に対して該エミッタ層のエ
ッチングレートが該ガードリング層より大きい半導体か
らなる半導体装置，あるいは２）半導体基板上に順にコ
レクタ層 5 ,ベース層 4, ガードリング層33, エミッタ
層32, グレード層31およびエミッタキャップ層 2を成長
し，該エミッタキャップ層の所定領域上にエミッタ電極
を形成する工程と, エミッタ電極をエッチングマスクに
し且つガードリング層をエッチングストッパとして, 該
エミッタキャップ層, 該グレード層およびエミッタ層を
エッチングする工程と, 該ガードリング層の一部をエッ
チング除去し，除去部にベース電極を形成する工程とを
有する半導体装置の製造方法により達成される。
【０００９】
【作用】図１は本発明の原理図である。図において， 1
はエミッタ電極, 2はエミッタキャップ層, 3はエミッ
タ層,4はベース層, 5はコレクタ層, 6はコレクタを導
出するサブコレクタ層, 7はベース電極, である。ここ
で，エミッタ層 3は上層からグレード層31と本来のワイ
ドバンドエミッタ層32，33とからなり, 33A はヘテロガ
ードリングである。
はエミッタ電極, 2はエミッタキャップ層, 3はエミッ
タ層,4はベース層, 5はコレクタ層, 6はコレクタを導
出するサブコレクタ層, 7はベース電極, である。ここ
で，エミッタ層 3は上層からグレード層31と本来のワイ
ドバンドエミッタ層32，33とからなり, 33A はヘテロガ
ードリングである。
【００１０】本発明ではヘテロガードリング33A を形成
する方法として, ワイドバンドエミッタ層32および33の
組成を選んで, 層33のエッチングレートが層32に比し極
めて低いようにすることにより, エミッタ層のエッチン
グ量の制御を精度よく行っている。
する方法として, ワイドバンドエミッタ層32および33の
組成を選んで, 層33のエッチングレートが層32に比し極
めて低いようにすることにより, エミッタ層のエッチン
グ量の制御を精度よく行っている。
【００１１】上記のように選択的なエッチングによりヘ
テロガードリングを形成しているため，その厚みはエピ
層の厚みで決まり, 精度は非常に高くなる。このため，
ベース電極形成のためのエッチング量もエピ層の厚みで
決まり, 精度は非常に高くなる。そして，ヘテロガード
リング層の上部には厚いワイドバンドギャップの層32が
あるため，ヘテロガードリング層の厚みを大きくとらな
くてもエミッタ接合における正孔の逆注入を低減でき
る。
テロガードリングを形成しているため，その厚みはエピ
層の厚みで決まり, 精度は非常に高くなる。このため，
ベース電極形成のためのエッチング量もエピ層の厚みで
決まり, 精度は非常に高くなる。そして，ヘテロガード
リング層の上部には厚いワイドバンドギャップの層32が
あるため，ヘテロガードリング層の厚みを大きくとらな
くてもエミッタ接合における正孔の逆注入を低減でき
る。
【００１２】
【実施例】図２は本発明の実施例の断面図である。図に
おいて， 1はエミッタ電極2はエミッタキャップ層で，
コンタクト抵抗低減のために設けられている高濃度にド
ープされた n+ -InGaAs/ n+ -GaAs 層,3はエミッタ層で
ｎ型にドープされたn-Alx Ga1-x As層〔ドーピング濃
度：(3〜5)×1017cm-3〕，31は x値が 0から0.1 まで変
化する厚さ 300ÅのAlx Ga1-x Asグレード層,32は x＝
0.1 の厚さ1000〜1500ÅのAlx Ga1-x Asワイドギャップ
層,33は x＝0.3 の厚さ 300〜600 ÅのAlx Ga1-x Asワ
イドギャップのヘテロガードリング層,4はベース層で厚
さ1000Åの p+ -GaAs 層 (ドーピング濃度： 4×1019cm
-3),5はコレクタ層で厚さ4000Åの n-GaAs 層 (ドーピ
ング濃度： 3×1016cm-3,またはノンドープ),6はコレク
タを導出するサブコレクタ層で n+ -GaAs 層, 7はベー
ス電極である。
おいて， 1はエミッタ電極2はエミッタキャップ層で，
コンタクト抵抗低減のために設けられている高濃度にド
ープされた n+ -InGaAs/ n+ -GaAs 層,3はエミッタ層で
ｎ型にドープされたn-Alx Ga1-x As層〔ドーピング濃
度：(3〜5)×1017cm-3〕，31は x値が 0から0.1 まで変
化する厚さ 300ÅのAlx Ga1-x Asグレード層,32は x＝
0.1 の厚さ1000〜1500ÅのAlx Ga1-x Asワイドギャップ
層,33は x＝0.3 の厚さ 300〜600 ÅのAlx Ga1-x Asワ
イドギャップのヘテロガードリング層,4はベース層で厚
さ1000Åの p+ -GaAs 層 (ドーピング濃度： 4×1019cm
-3),5はコレクタ層で厚さ4000Åの n-GaAs 層 (ドーピ
ング濃度： 3×1016cm-3,またはノンドープ),6はコレク
タを導出するサブコレクタ層で n+ -GaAs 層, 7はベー
ス電極である。
【００１３】層33, 32はいずれもAlx Ga1-x As層である
がAlの組成を変えることにより,CCl2F2とHeガスを用い
たドライエッチングに対するエッチングレートを変えて
選択性を持たせている。
がAlの組成を変えることにより,CCl2F2とHeガスを用い
たドライエッチングに対するエッチングレートを変えて
選択性を持たせている。
【００１４】図３(A) 〜(C) は実施例の製造工程の説明
図である。図３(A) において，まず，分子線エピタキシ
(MBE) 法または有機金属気相成長(CVD) 法により，基板
上にサブコレクタ層 6からエミッタキャップ層 2まで成
長する（図は本発明に関連するベース層 4より上部を示
す) 。次いで, エミッタ電極を形成する。
図である。図３(A) において，まず，分子線エピタキシ
(MBE) 法または有機金属気相成長(CVD) 法により，基板
上にサブコレクタ層 6からエミッタキャップ層 2まで成
長する（図は本発明に関連するベース層 4より上部を示
す) 。次いで, エミッタ電極を形成する。
【００１５】図３(B) において，エミッタ電極をマスク
にして，通常のエッチング法により, 例えば, CF4 と O
2 ガスを用いたドライエッチングにより, 層 2まで, あ
るいは層31の一部までエッチングする。
にして，通常のエッチング法により, 例えば, CF4 と O
2 ガスを用いたドライエッチングにより, 層 2まで, あ
るいは層31の一部までエッチングする。
【００１６】次に, CCl2F2とHeガスを用いたドライエッ
チングにより層32までを選択的にエッチングする。この
結果, エミッタメサが形成され, 層33がヘテロガードリ
ング層として残る。
チングにより層32までを選択的にエッチングする。この
結果, エミッタメサが形成され, 層33がヘテロガードリ
ング層として残る。
【００１７】図３(C) において，層33の一部を残してベ
ース層までエッチングし，ベース電極 7を形成する。実
施例では層 3の各層はAlGaAsを用いたが, 層32としてｘ
＜0.3 のAlx Ga1-x Asを用い, 層33としてInGaP を用い
てもよい。このときの, 選択エッチングは, 硫酸系, リ
ン酸系のウエットエッチングを用いる。
ース層までエッチングし，ベース電極 7を形成する。実
施例では層 3の各層はAlGaAsを用いたが, 層32としてｘ
＜0.3 のAlx Ga1-x Asを用い, 層33としてInGaP を用い
てもよい。このときの, 選択エッチングは, 硫酸系, リ
ン酸系のウエットエッチングを用いる。
【００１８】
【発明の効果】本発明によれば, ヘテロガードリング層
の厚みを結晶成長の精度でもって制御性良く形成でき，
電流利得の低下を抑制できた。
の厚みを結晶成長の精度でもって制御性良く形成でき，
電流利得の低下を抑制できた。
【図１】 本発明の原理図
【図２】 本発明の実施例の断面図
【図３】 実施例の製造工程の説明図
【図４】 従来例のHBT の断面図とバンド構造図
1 エミッタ電極 2 エミッタキャップ層で n+ -InGaAs/ n+ -GaAs 層, 3 エミッタ層でn-Alx Ga1-x As層 31 x値が 0から0.1 まで変化するAlx Ga1-x Asグレー
ド層, 32 x＝0.1 のAlx Ga1-x Asワイドギャップ層, 33 x＝0.3 のAlx Ga1-x Asワイドギャップのヘテロガ
ードリング層, 4 ベース層で p+ -GaAs 層 5 コレクタ層でn-GaAs層 6 コレクタを導出するサブコレクタ層 7 ベース電極
ド層, 32 x＝0.1 のAlx Ga1-x Asワイドギャップ層, 33 x＝0.3 のAlx Ga1-x Asワイドギャップのヘテロガ
ードリング層, 4 ベース層で p+ -GaAs 層 5 コレクタ層でn-GaAs層 6 コレクタを導出するサブコレクタ層 7 ベース電極
Claims (2)
- 【請求項１】 半導体基板上に順に形成されたコレクタ
層(5) ，ベース層(4），ガードリング層(33), 所定の領
域にパターニングされたエミッタ層(32)を有するヘテロ
接合バイポーラトランジスタ(HBT) であって，該ガード
リング層および該エミッタ層は該ベース層よりバンドギ
ャップが広く且つ所定のエッチング条件に対して該エミ
ッタ層のエッチングレートが該ガードリング層より大き
い半導体からなることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に順にコレクタ層(5) , ベ
ース層(4）, ガードリング層(33), エミッタ層(32), グ
レード層(31)およびエミッタキャップ層(2)を成長し，
該エミッタキャップ層(2) の所定領域上にエミッタ電極
を形成する工程と, 該エミッタ電極をエッチングマスクにし且つ該ガードリ
ング層をエッチングストッパとして, 該エミッタキャッ
プ層, 該グレード層および該エミッタ層をエッチングす
る工程と, 該ガードリング層の一部をエッチング除去し，除去部に
ベース電極を形成する工程とを有することを特徴する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17711993A JPH0737898A (ja) | 1993-07-19 | 1993-07-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17711993A JPH0737898A (ja) | 1993-07-19 | 1993-07-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737898A true JPH0737898A (ja) | 1995-02-07 |
Family
ID=16025500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17711993A Pending JPH0737898A (ja) | 1993-07-19 | 1993-07-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020031722A (ko) * | 2000-10-23 | 2002-05-03 | 김우진 | 이종접합 바이폴라 트랜지스터의 구조 및 그 제조방법 |
| US6462362B1 (en) | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
-
1993
- 1993-07-19 JP JP17711993A patent/JPH0737898A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462362B1 (en) | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
| KR20020031722A (ko) * | 2000-10-23 | 2002-05-03 | 김우진 | 이종접합 바이폴라 트랜지스터의 구조 및 그 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020108 |