JPH01117069A

JPH01117069A - 電界効果トランジスタの製造方法

Info

Publication number: JPH01117069A
Application number: JP27309587A
Authority: JP
Inventors: Nobuo Suzuki; 信夫鈴木; Hideto Furuyama; 英人古山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-10-30
Filing date: 1987-10-30
Publication date: 1989-05-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、光電子集積回路等に応用可能な化合物半導体
電界効果トランジスタの製造方法に関する。

（従来の技術）電子素子と発受光素子とを同一基板上にモノリシックに
集積化した光電子集積回路、いわゆるＯＥ　Ｉ　Ｃ（Ｏ
ｐｔｏ−Ｅｌｅｃｔｒｏｎｉｃ　Ｉｎｔｅｇｒａｔｅｄ
　Ｃ１ｒｃｕｉｔ）は、光送受信装置のアセンブリ・調
整の簡略化。

寄性イミタンスの減少による動作の高速化、高性能化等
がはかれる素子として期待されている。しかし、一般に
電子素子と発受光素子とは構造や製造方法が大きく異な
るため、一方の製造上の都合で他方の構造が制限を受け
たり、逆に一方の素子構造故に他方の製造工程に大きな
制約条件が加わるという問題が生じ、性能の低下、コス
ト上昇。

歩留り低下等を招き、実用化に至っていない。例えば、
電界効果トランジスタ（ＦＥＴ）を半導体レーザと集積
化しようとすると、以下の様な問題が生じる。ＦＥＴは
高抵抗の基板ないし半導体層上に薄い能動層が形成され
、この能動層のソース。

ドレイン間を流れる電流を微細なゲート電極で制御しよ
うとするものであるから、素子の厚さは薄く、しかもゲ
ート電極の微細化の都合上基板の一番高い部分に作製す
る必要がある。一方、半導体レーザは光を導波する必要
上、上下にそれぞれ厚さ１μｍ以上のクラッド層を必要
とし、厚さは最低でも３陣程度は必要である。この問題
を解決するため、従来半導体レーザをあらかじめ加工し
た半絶縁性基板の凹部の中に埋め込むという手段がとら
れてきた。しかし、このような深い凹部への半導体層の
エピタキシャル成長にはヒロックの発生やモホロジーの
劣化や層厚の制御性の低下が伴うという問題があった。

最近、本出願人はこの様な凹部への埋め込み成長を不要
とする０ＥＩＣとそれに適用可能な電界効果トランジス
タの製造方法（特開昭６２−１９０７５６号、及び特開
昭６２−１９０７７２号）を出願している。以下、この
電界効果トランジスタの製造方法を第６図を参照して説
明する。この従来例のポイントは、エピタキシャル基板
の上部にパターニングされたゲート幅を下部のＦＥＴ層
まで順次転写していくことにある。

まず第６図（ａ）に示すように半絶縁性ＩｎＰ基板１に
、動作層となるｎ型ＩｎＰ層２、エツチング・ストッパ
層となるＧａＩｎＡｓＰ層３．ｎ型ＩｎＰ層４およびエ
ツチング・マスク層兼オーミックコンタクト層となるｎ
型ＧａＩｎＡｓＰ層５を有機金属化学的気相堆積（ＭＯ
ＣＶＤ）法により順次結晶成長する。この後（ｂ）に示
すように、ＧａＩｎＡｓＰ層５上にソース・ドレインの
オーミック電極７゜８を形成した後、ゲート領域を覆う
ように５ｕｎ２膜１０７を堆積し、この上にフォトレジ
スト１０８を塗布してこれに幅約１μのストライプ状窓
を形成する。そしてこのフォトレジスト１０８を用いて
Ｓｉｎ。

膜１０７をフッ化アンモニウム溶液により選択エツチン
グする。　このとき５ｉｎ２膜１０７にはサイドエッチ
がかかるため、　ストライプ幅は０．２μ程度広がって
しまう。続いてＨ２ＳＯ，＋Ｈ２０□十Ｈ２０（４：１
：１）溶液でＧａＩｎＡｓＰ層５を選択エッーチングす
る。　このときＩｎＰ層４はエツチングされない。しか
し、サイドエツチングによるアンダーカットにより、　
ストライプ幅が０．３μ程度広がってしまう。

この後基板を塩酸に侵して、（Ｃ）に示すように露出し
ているＩｎＰ層４を垂直方向から僅かに広がる断面形状
でエツチングして、ソース領域、トレイン領域となるｎ
型層４１，４□を分離形成する。

このときＧａＩｎＡｓＰ層３がエッチ・ストッパとして
働く結果、エツチングはＧａＩｎＡｓＰ層３表面で確実
に止まる。またＧａＩｎＡｓＰ層５がエツチング・マス
クとなるため、サイドエツチングによるアンダーカット
が全く生じない。この後再度、Ｈ２Ｓｏ４＋Ｈ２０，＋
Ｈ，Ｏ溶液でＧａＩｎＡｓＰ層３を選択エツチングして
、　（ｄ）に示すように動作層となるｎ型ＩｎＰ層２表
面を露出させる。　このときソース、ドレイン領域のＩ
ｎＰ層４１，４□と後でつけるゲート電極１０９の短絡
を防止し、耐圧も高めるために、オーバーエツチングを
行なってＧａＩｎＡｓＰ層３の端面を横方向エツチング
により後退させる。　この工程でｎ型ＩｎＰ層２はエツ
チングされず、結晶成長工程で得られた厚みがそのまま
動作層として残る。そして（ｅ）に示すようにＡｕ膜を
蒸着してゲート電極１０９を形成し、最後に（ｆ）に示
すようにフォトレジスト１０８を除去して不要なＡｕ膜
をリフトオフ加工して、ＭＥＳＦＥＴを完成する。

この方法を用いると、あらかじめ層構造の上部又は中間
部に形成したゲートパターンを層構造の下層部まで転写
できるので、０ＥＩＣの様な複雑な層構造をもつ素子の
最下層部にＦＥＴをもってくることができ、深い凹状基
板へのエピタキシャル成長等の困難な工程を回避するこ
とができる。

ところで、応答速度やゲイン等の性能に最も寄与するパ
ラメータはゲート長である。数Ｇ　ｂ　／　ｓ以上の高
速動作をする０ＥＩＣを作るためには、ゲート長を１ｐ
以下とすることが好ましい。従来例のＦＥＴでもＧ　ａ
　Ｉ　ｎ　Ａ　ｓ　Ｐ層５のパターン幅と同程度の幅の
ゲート長は実現できるが、通常の紫外光によるフォトリ
ソグラフィでは０．８μｓ以下のパターニングを歩留り
良く行なうことは著しく困難であるうえ、０．８μのパ
ターニングができても通常のつｘ、ｙトエッチングでは
ＳｉＯ２膜１０膜中０７ＩｎＡｓＰ層５をエツチングす
る際にガイドエツチングがかかってしまうため、ストラ
イプ窓幅は１μｍを超えてしまうことになる。本方法で
歩留り良＜ＭＥＳＦＥＴを製造しようとすると、実用的
なゲート長は１．５庫以上になってしまう。また、最近
、化合物半導体ＦＥＴの高性能化のため、ゲートとチャ
ネルの間にペテロ接合を作りつけた種々のＦＥＴが注目
されているが、この様なＦＥＴに従来例の方法を適用す
ると、ソース電極、ドレイン電極とチャネル層の間に高
抵抗層やペテロ障壁などを含む複雑な層構造が存在し、
ソース抵抗やドレイン抵抗の増大を招く虞れがあった。

この様な寄生イミタンスの増大は、ゲイン、高速性、雑
音などの特性を著しく劣化させることになる。

（発明が解決しようとする問題点）前項で述べたように、従来の方法では１μｓ以下のゲー
ト長のＦＥＴを層構造の下層部に形成することが困難と
なる虞れがあった。また、ＦＥＴが複雑な層構造をもつ
場合には寄生ソース抵抗やドレイン抵抗が増加するとい
う問題があった。

この発明の目的は、１μｍ以下のゲート長を有し、ソー
ス・ドレイン抵抗も低い高性能なＦＥＴを層構造の下層
部に製作する方法を提供することにある。

〔発明の構成〕

（問題点を解決するための手段）上記問題点を解決するための手段として、少なくとも以
下の様な工程を適用する。

（ａ）　　化合物半導体基板■または半導体層（２，２
１゜３１）の上に第１の半導体（３、２２，３２）、第
２の半導体層（４）、第３の半導体層０を順次成長させ
る。

第１の半導体層と第２の半導体層、および第２の半導体
層と第３の半導体層とは異種材料から成るものとする。

（ｂ）　　ゲート領域の第３の半導体層をストライプ状
にエツチングする。

（ｃ）　　（ｂ）の工程で形成された第３の半導体層の
窓を通して、第２の半導体層をエツチングしてゲート溝
（１０）を形成する。このとき、エッチャントとして第
３の半導体層と第１の半導体層はほとんど侵さないもの
を用いる。

（ｄ）　　（Ｃ）の工程で形成されたゲート溝を第１の
絶縁膜（１１）でおおう。

（ｅ）　　異方性ドライエツチングによりゲート溝側壁
部には第１の絶縁膜が残る（１１１）ような条件で、ゲ
ート溝底部の第１の絶縁膜をエツチングする。

（ｆ）　　（ｅ）の工程で形成された第１の絶縁膜の開
口部からゲート電極（１３，）を所定の半導体層（３゜
２１、３２）の上に形成する。

（作用）（、）の工程では本発明の達成に必要な３つの半導体層
を成長する。後の（ｃ）の工程で第３の半導体層は第２
の半導体層をエツチングする際のエツチングマスク層と
して、第１の半導体層は第２の半導体層をエツチングす
る際のエツチングストッパ層として働くことになる。

（ｂ）の工程ではエツチングマスク層となる第３の半導
体層のパターニングが行なわれる。

（ｅ）の工程ではゲート溝が形成される。前述の様に第
１の半導体層がエツチングストッパとじて働くため、第
２の半導体層が厚かったり、場所により厚さが異なった
りしていても、十分にエツチングを行なえば必ず第１の
半導体層でエツチングが自動的に停止することになる。

（ｄ）の工程と（ｅ）の工程によりゲート溝の側壁に絶
縁膜が形成される。この側壁によりゲート溝の幅は（ｂ
）の工程で第３の半導体層にパターニングされた際より
狭くなる。

（ｆ）の工程では側壁により狭められた開口を通してゲ
ート電極が形成される。例えば（ｂ）の工程で形成され
たパターンが１ｐとすれば、側壁の効果でゲート長はサ
ブ声にすることができる。

さらに、特許請求の範囲第■項に述べた方法を適用すれ
ば、より複雑な層構造をもつヘテロＦＥＴへの応用が可
能になる。また、第０項のように（ｂ）の工程をドライ
エツチングで行なえば一層の微細化がはかれる。さらに
、第（４）〜第０項の工程を付加することにより、ＦＥ
Ｔが複雑に層構造を有していてもソース抵抗やドレイン
抵抗の増大を避けることができる。また、第０項や第０
項の工程により、容易に他の素子との集積化がはかれる
ことになる。

（実施例）以下、第１図を用いて本発明の第１の実施例であるＩ　
ｎｌｌ＋ｓ２　ＡＱｎ＋４ｓ　Ａｓ／　Ｉ　ｎ６．ｇ３
　Ｇａ、、４．　Ａｓヘテロ接合ＭＥＳＦＥＴの製造方
法を説明する。まず、（１００）半絶縁性ＩｎＰ基板１
上にｎ型Ｉｎ、、、３Ｇａｏ、４７Ａｓ　（以下ＩｎＧ
ａＡｓと略記する）能動層２．ｎ型Ｉｎ、、、２ＡＱ、
、４ｓＡｓ　（以下ＩｎＡｌ１Ａｓと略記する）障壁層
３．高キャリア濃度のｎ型ＩｎＰ層４．高キャリア濃度
のｎ型ＩｎＧａＡｓオーミックコンタクト層５を順次エ
ピタキシャル成長する。エピタキシャル成長の方法とし
ては、制御性の良さと量産性の観点からＭＯ−ＣＶＤ法
を用いている。なお、本実施例、及び以下の他の実施例
では述べていないが、基板１の能動層２の間に高純度の
ＩｎＰ。

Ｉ　ｎ　Ａ　Ｑ　Ａ　ｓ　ｇないしはこれらを含む超格
子からなるバッファ層を挿入してもよい。成長後、厚さ
約３０００人のＳｉＯ２膜６を化学気相堆積（ｃｖＤ）
法により堆積する（第１図（ａ））。次いで、リフトオ
フ法によりＡｕＧｅ／Ｎｉからなるソース電極７とドレ
イン電極８を蒸着し、シンター（合金化）を行ないオー
ミック接触とする（第１図（ｂ））。その後ホトレジス
ト膜９を塗布し、ゲート溝１０を形成する部分に幅０．
８ｐのストライプ状の開口を設け、このホトレジスト膜
９をマスクとして異方性ドライエツチングにより５ｉｎ
２膜６に開口を転写する（第１図（Ｃ））。次いで、異
方性ドライエツチングによりオーミックコンタクト層５
に開口を転写し、レジスト膜９を剥離する（第１図（ｄ
））。異方性ドライエツチングを用いているため、オー
ミックコンタクト層の開口幅はフォトレジストパターン
の開口幅と同じである。なお、オーミックコンタクト層
５のエツチングに際してＩｎＰ層４まで多少掘り込んで
もかまわないし、逆にＩｎＰ層が露出する直前でドライ
エツチングを停止してＩｎＰは侵さない選択エッチャン
トで残った薄いＩｎＧａＡｓ層をエツチングしてもよい
。その後、塩酸でＩｎＰ層４を障壁層３の表面が出るま
でエツチングする。

塩酸はＩｎＰは侵すがＩｎＧａＡｓやＩ　ｎ　Ａ　Ｑ　
Ａ　ｓはほとんど侵さないうえ、　ＩｎＧａＡｓ層をマ
スクとするとサイドエッチがかからないため、十分にエ
ツチングを行なうことにより第１図（ｅ）のような底部
がやや広がった形状でエツチングが自動的に停止する。

次いで、この上に厚さ３０００人の窒化シリコン膜１１
をプラズマＣＶＤ法により堆積する（第１図（ｆ））。

続いて、ホトレジスト膜１２を塗布しゲート溝よりやや
広い範囲の開口をパターニングし、これをマスクとして
異方性ドライエツチングにより窒化シリコン膜１１を真
上方向からゲート溝底部に障壁層３が露出するまでエツ
チングする。このときエツチングの異方性のためゲート
溝の側壁部には窒化シリコン膜１１１が残り、窒化シリ
コン膜の開口幅は約０．３μｓとなる（第１図（ｇ））
。その後、ドライエツチングによるダメージ層の除去と
ピンチオフ電圧制御を兼ねて障壁層３を硫酸、過酸化水
素、水からなるエッチャントでわずかにエッチし、ゲー
ト金属となるＡｕ１３を真上から約３０００人蒸着しく
第１図（ｈ））、リフトオフする（第１図（ｉ））。

ゲート溝は底部で広がっているためゲート電極部のＡｕ
１３１とゲート溝上のＡｕ１３□とは電気的に分離され
る。ゲート溝上のＡｕ１３□は特に機能はもたないが、
多少浮遊容量が増加する以外には特に悪影響を及ぼさな
いのでそのままにしておいても良い。

しかし、次の実施例に示すような方法で除去することも
可能である。最後にソース電極７とドレイン電極８の上
の窒化シリコン膜１１．に穴をあけて配線、ボンディン
グ用の金属（Ｔｉ／Ｐｔ／Ａｕ）１４をつけてＦＥＴが
完了する（第１図（ｊ））。本方法によれば、波長３０
００人近辺０紫外光を用いた通常の露光装置（実用解像
度０．７〜０．８７ｍ）でゲート長０．５μｓ以下のＦ
ＥＴを作製することができる。

次に、第２図を用いて第２の実施例であるＩｎＰ／Ｉｎ
ＧａＡｓへテロ接合ＭＥＳＦＥＴの製造方法を説明する
。本実施例の場合も（１００）半絶縁性ＩｎＰ基板１上
にＭＯ−ＣＶＤ法により各半導体層を成長するが、第１
の実施例のＩｎＡｌ２Ａｓ障壁層３の代わりにｎ型Ｉｎ
Ｐ障壁層２１とｎ型ＩｎＧａＡｓエツチング停止層２２
を成長する。表面に５ｉｎ２膜６をＣＶＤ法で堆積して
（第２図（ａ））からホトレシスト膜１２をマスクにし
てゲート溝１０の底部の窒化シリコン膜１１に開口を形
成する（第２図（ｂ））までの工程は、第１の実施例の
場合（第１図（ａ）〜（ｇ））とまったく同じである。

その後、エツチング停止層２２を窒化シリコン膜１１の
開口部から硫酸。

過酸化水素水、水から成るエッチャントでわずかにサイ
ドエツチングがかかるようにエツチングして、ＩｎＰ障
壁層２１の表面を露出する。　このエッチャントはＩｎ
Ｐはほとんど侵さないため、ＩｎＰ障壁層表面で深さ方
向のエツチングは停止する（第２図（Ｃ））。その後節
１の実施例の場合と同様にしてＡｕゲート電極１３をリ
フトオフにより形成する。ゲート電極１３１と低抵抗の
エッチストップ層２２の間は空隙２３により絶縁されて
いる（第２図（ｄ））、なお、ゲート金属を蒸着する際
にゲート溝外に不要なＡｕ１３□が付着しているので、
これを以下の様にして除去する。まず全体を厚いホトレ
ジスト膜２４で平坦に埋め込む（第２図（ｅ））。次い
で上方から灰化ないしドライエツチングによりレジスト
膜を徐々にけずって溝外のレジストを除去し、溝外のＡ
　ｕ　１３□を露出する（第２図（ｆ））。次いでシア
ン系エッチャントで溝外の不要なＡｕ１３□を除去する
（第２図（ｇ））、最後に溝内に残ったレジスト２４を
除去し、ソース・ドレイン電極に配線、ポンディングパ
ッド用Ｔｉ／Ｐｔ／Ａｕ１４を形成し、ＦＥＴが完成す
る（第２図（ｈ））。本実施例でも第１の実施例と同様
、サブミクロンゲート長のＦＥＴを形成することができ
る。本実施例ではＩｎ。、５□Ａ（１６，４１１Ａｓを
使わないため、第１の実施例と比べて結晶成長装置や成
長条件に対する制約がゆるやかになる。

次に、第３図を用いて本発明をｐ”−ＩｎＰ／ｎ−Ｉｎ
ＧａＡｓ接合ゲートＦＥＴ　（ＪＦＥＴ）の製造に応用
した例を説明する。本実施例の場合、結晶成長は２段階
で行なわれる。まず、（１００）半絶縁性ＩｎＰ基板１
上にｎ型ＩｎＧａＡｓ能動層２と高キャリア濃度のｐ型
ＩｎＰ層３１とｐ型ＩｎＧａＡｓオーミックコンタクト
層３２をＭＯ−ＣＶＤ法で成長し、全体をＣＶＤＳｉ○
２膜３３でおおう。次いでチャネルを形成する幅２．Ｏ
ＩＩＭｌのストライプ状領域にホトレジスト膜３４をパ
ターニングする（第３図（ａ））。

このレジスト膜３４をマスクにして５ｉｎ２膜３３を、
ついで５ｉｎ２膜３３をマスクにしてＩｎＧａＡｓコン
タクト層３２をそれぞれ異方性ドライエツチングにより
エツチングし、続いてこれらをマスクとして塩酸により
ｐ”−ＩｎＰ層３層表１択的にエツチングする（第３図
（ｂ））。次に、Ｓｉｎ、膜３３を剥離し、再びＭＯＣ
ＶＤ法によりｎ”ＩｎＰ層４とｎ”ＩｎＧａＡｓオーミ
ックコンタクト層５を成長する（第３図（Ｃ））。

次いで、レジスト膜ないし絶縁膜３４をマスクとして異
方性ドライエツチングによりｎ＋オーミックコンタクト
層５に前述のストライプ位置に合わせて幅約１．５ｐの
開口１０を設け（第３図（ｄ））、次いで塩酸によりｎ
”ＩｎＰ層４をエツチングする。このとき深さ方向のエ
ツチングはｐ＋ＩｎＧａＡｓ層３２で自動的に停止し、
サイドエッチもかからない（第３図（ｅ））。全体を厚
さ３０００人のＣＶＤＳｉ○２膜１１でおおった後（第
３図（ｆ））、ゲート溝１０よりやや広い開口をもつホ
トレジスト膜１２をマスクとしてゲート溝底部の５ｉｎ
２膜１１に異方性ドライエツー１９＝チングで孔をあける（第３図（ｇ））。この後Ａ　ｕ　
／Ｚｎ／Ａｕ／Ｃｒ／Ａｕからなるｐ型オーミック接触
用のゲート金属１３をリフトオフ法で形成し、シンター
する（第３図（ｈ））。ゲート金属１３１の幅は約１．
０ｐになる。なお、シンターを行なう前にゲート溝外の
ｐ型片−ミック電極用金属１３２を第２の実施例の場合
と同様にして除去してもよい。さらに、レジスト膜３５
をマスクとして弗化アンモニウム溶液により側壁部に残
されたＳｉｏ２膜１１膜製１□してゲート電極１３１の
両側の部分にＰ　”　Ｉ　ｎ　Ｇ　ａ　Ａ　ｓオーミッ
クコンタクト層３２を露出させ（第３図（ｉ））、ここ
から硫酸、過酸化水素、水からなるエッチャントにより
ｐ＋オーミックコンタクト層３２をサイドエッチが片側
約０．３ＩＩｎずつかかる程度エツチングする（第３図
（ｊ））。さらに塩酸、リン酸系のエッチャントでｐ”
ＩｎＰ層３層表１ＩｎＧａＡｓ層２が露出するまでエツ
チングすると、ゲート溝内にｐ＋メサ嶺域３６が孤立形
成される（第３図（ｋ））。最後にＡｕＧｅ／Ｎｉから
なるソース電極７とドレイン電極８をリフトオフ法で形
成しシンターすることにより、Ｊ　ＦＥＴが完了する（
第３図（ａ））。この場合もゲート金属１３１の幅が約
１．０７ｚｍ、　ｐ十層３１．３２の幅が約０．５〜０
．６ＩＪＪＩＩとなり、サブミクロンゲートのＪ　ＦＥ
Ｔを作ることができる。能動層２はｐ十層３１、３２を
介さず直接ｎ”ＩｎＰ層４に接しており、ソース抵抗や
ドレイン抵抗の増大を抑えることができる。

次に第４図により半導体レーザと集積化した２次元電子
ガスをチャネルとするＦＥＴの製造方法の実施例を説明
する。まず（１００）半絶縁性ＩｎＰ基板１上に高純度
のｎ”−ＩｎＧａＡｓ能動層２と高キャリア濃度で薄い
ｎ型ＩｎＡＱＡｓ障壁層３をＭＢＥ法で成長する。能動
層２の障壁層３との界面近傍には２次元電子ガス４１が
形成される（第４図（ａ））。

なお、実際には能動層の下に低キヤリア濃度のＩｎＡＱ
Ａｓ等からなるバッファ層を挿入したり、能動層への不
純物拡散を防ぐためＩ　ｎ　Ａ　Ｑ　Ａ　ｓ層３の能動
層に接する１００人前後の領域を高純度アンドープ層に
したり、ショットキー耐圧を高めるため障壁層３の最上
部をアンドープ層にしたり、さらに次の再成長時の結晶
性を良くするためにＩｎＡｌ１Ａｓ層３の上部に薄いＩ
ｎＧａＡｓ層を付加したりしてもよい。ここでは説明を
簡単にするためこれらの層を省いて説明を行なうが、こ
れらの層が存在しても同様な原理で製造を行なうことが
できる。−回目の成長後、幅１．５μｓのストライプ状
にこれらの成長層２，３をパターニングする（第４図（
ｂ））。その後、今度はＭＯ−ＣＶＤ法により厚さ１ｔ
Ｉｎのｎ”ＩｎＰ層４と厚さ０．１５ｔＩｎのアンドー
プＩ　ｎ　Ｇ　ａ　Ａ　ｓ　Ｐ層５とを成長する（第４
図（Ｃ））。

ｎ”ＩｎＰ層４は後にＦＥＴのソース、ドレインオーミ
ック電極層及び半導体レーザのクラッド層。

及び半導体レーザーＦＥＴ間配線層として働く。

ＩｎＧａＡｓＰ層５は、半Ｐ層レーザの活性層、サイド
エッチ層、及びＦＥＴのエツチングマスクとして働くこ
とになる。次に、前述のストライプ状にバターニングさ
れた成長層の上のＦＥＴのゲート溝を形成する部分１０
と、半導体レーザの活性領域５□の両脇の部分のＩｎＧ
ａＡｓＰ層５を絶縁Ｐ層いしレジスト膜をマスクとした
ドライエツチングにより各々幅０．８ｐずつエツチング
する（第４図（ｄ））。ソノ後、再びＭＯ−ＣＶＤ法で
全体をｐ　＋　−ＩｎＰクラッド層４２とｐ　十−Ｉｎ
ＧａＡｓＰオーミックコンタクト層４３で埋め込み、表
面に５ｉｎ２膜４４を堆積しく第４図（ｅ））、リフト
オフ法により半導体レーザのＰ電極４５を形成し、フラ
ッシュアニール法でシンターする（第４図（ｆ））。

次に、半導体レーザのメサとなる部分４６を除いてＳｉ
ｏ２膜４４とｐ＋オーミックコンタクト層４３とを順次
エツチングする（第４図（ｇ））。メサの幅はレーザの
活性領域５□とその両側の活性層５の無い部分を合わせ
た幅より広くとるものとする。次いでｐ＋オーミックコ
ンタクト層４３をマスクとして、塩酸でｐ”ＩｎＰ層４
層表２択的にエツチングする。

このときエツチングはＦＥＴのゲート部分１０以外はＩ
ｎＧａＡｓＰ層５で自動Ｐ層停止する。ゲート部のＩ　
ｎ　Ｇ　ａ　Ａ　ｓ　Ｐ層の無い部分１０はｎ”−Ｉｎ
Ｐ層４までエツチングが進み、障壁層３でエツチングが
停止する（第４図（ｈ））。

次に、ＦＥＴのゲート溝１０付近と半導体レーザのｐ＋
オーミックコンタクト層４３の周囲をホトレジスト膜４
７でカバーし、ＩｎＧａＡｓＰ層５を硫酸Ｐ層酸化水素
系のエッチャントで選択的にエツチングする。この時十
分にエツチングを行なうと、サイドエツチングにより半
導体レーザのメサ４６の下に空隙４８が形成される。こ
のサイドエッチは活性領域５２の両側のＩ　ｎ　Ｇ　ａ
　Ａ　ｓ　Ｐ層５の無い部分で自動的に停止する（第４
図（ｉ））。レジスト４７を剥離した後、表面を厚さ３
０００人のＳｉ○２膜１１でおおい（第４図（ｊ））、
リフトオフ法によりＡｕＧｅ／Ｎｉからなるソース電極
７とドレイン兼半導体レーザのｎ側電極８を形成し、シ
ンターする（第４図（ｋ））。

この後、レジスト膜４９をマスクとして異方性ドライエ
ツチングによりＦＥＴのゲート部と半導体レーザのｐ電
極の上の５ｉｎ２膜１１をエツチングし、必要に応じて
障壁層３をわずかにエツチングした後、　Ａｕゲート電
極１３をリフトオフ法により形成する（第４図（Ｑ）〜
（０））。第１〜第３の実施例と同様、ゲート溝１０の
側壁部にはＳｉｎ、膜１１が残っているので、ゲート長
は約０．３．ｇｍとなる。　また、２次元電子ガス層４
１は直接ｎ”ＩｎＰ層４と接しており、障壁層３による
ソース、ドレイン抵抗の増大を避けることができる。な
お、この例に限らず、他の実施例のＦＥＴも同様の工程
で発受光素子と集積化することができる。また、半導体
レーザ以外にもホトダイオード、なだれ増倍ホトダイオ
ード、光変調器等種々の光素子との組合せが可能である
。

最後に第５の実施例としてヘテロバイポーラトランジス
タ（ＨＢＴ）と集積化されたＩｎＰＭＥＳＦＥＴの製造
方法を第５図により説明する。最初に（１００）　Ｉ　
ｎ　Ｐ半絶縁性基板１上にＭＯ−ＣＶＤ法によりｎ−Ｉ
ｎＰ能動層２．ｎ”−ＩｎＧａＡｓＰオーミックコンタ
クト層３．ｎ−ＩｎＰコレクタ層４゜ｐ”−ＩｎＧａＡ
ｓベース層５を順次エピタキシャル成長する（第５図（
ａ））。次に、ソース領域５□、ドレイン領域５□、Ｈ
ＢＴを形成する領域５３を残してベース層５を除去し、
ベースコンタクト領域５１にＭｇをイオン注入し、窒化
シリコン膜をカバーにしてフラッシュアニールを行なう
（第５図（ｂ））。窒化シリコン膜を除去した後、さら
にＭＯ−ＣＶＤ法によりｎ−ＩｎＰエミッタ層（５Ｘ　
１０１７ｃａｎ−”　、　０．５庫）５２とｎ”−Ｉｎ
ＧａＡｓオーミックコンタクト層（ＩＸＩＯ”■−ａ、
　０．５．ｐｍ）　５３をエピタキシャル成長し、エミ
ッタ領域部分をＳｕｎ、膜５４でおおう（第５図（Ｃ）
）。このＳｉＯ□膜５４をマスクとしてコンタクト層５
３をエツチングし、続けてＩｎＰを塩酸でエツチングす
る。ベース層５１．５２．５．の存在する部分はエミツ
タ層５２のみエツチングされ、ベース層のない部分はコ
レクタ層４までエツチングされ自動的に停止する。さら
に素子分離領域の下部オーミックコンタクト層３と能動
層２を除去し、全体をプラズマＣＶＤ窒化シリコン膜１
１でおおう。

次に、レジスト膜５５のＰ電極を形成する部分をパター
ニングしく第５図（ｄ））、窒化シリコン膜１１をドラ
イエツチングで除去し、Ａ　ｕ　Ｚ　ｎ／　Ａ　ｕ　／
　Ｃｒ／　Ａ　ｕＰ電極５６をリフトオフ法で形成する
。次に、レジスト膜５７のゲート溝部１０をパターニン
グしく第５図（ｅ））、窒化シリコン膜１１を側壁を残
してドライエツチングし、　Ａｕゲート電極１３をリフ
トオフする（第５図（ｆ））。この後全体を厚いレジス
ト膜５８で平坦におおい、上部からベース層５１，５□
、５３が露出するまで灰化除去し、ゲート溝１０と素子
分離領域の内部のみレジスト膜５８が残るようにする（
第５図（ｇ））。このレジスト膜５８をマスクとして窒
化シリコン膜１１、ベース層５．．５．．５３、コレク
タ層４を順次エツチングして除去しく第５図（ｈ））、
ＡｕＧａ／Ｎｉ／Ａｕ／Ｔｉ／Ａｕからなるｎ電極５９
をリフトオフし、さらに窒化シリコン膜を除去すると、
第５図（ｉ）の様なＦＥＴ６０とＨＢＴ６１の電極加工
が終了する。この後全体をＥＣＲプラズマＣＶＤにより
ＳｉＯ□膜でおおい、電極部の窓開け。

配線を行なうことによりＦＥＴとＨＢＴの集積素子が完
了する。このようにＦＥＴとＨＢＴをモノリシックに形
成できれば、入力段に入力インピーダンスの高いＦＥＴ
、出力段に電流駆動能力の高いＨＢＴを有する集積化さ
れたアンプ等が実現できることになる。この場合もＦＥ
Ｔのゲート長は約０．５７ａｎ、ＨＢＴのエミツタ幅は
１．５ｐ程度の値を実現できる。ソース・ゲート間隔及
びソース・ドレイン間隔は自己整合プロセスによりＩＩ
ｎＩＩ以下とすることができる。ｎ電極５９は高キャリ
ア濃度Ｉ　ｎ　Ｇ　ａ　Ａ　ｓ　Ｐオーミックコンタク
ト層３上にとるので寄生抵抗も小さくできる。

本発明の方法は以上の実施例のほかにも種々様々な材料
の組合せ、素子の組合せに対して応用することができる
。

〔発明の効果〕

以上述べたように、本発明によれば、サブ・ミクロン・
ゲートを有する高性能なＦＥＴを複雑な層構造をもつ基
板の最下層部に制御性良く形成することができる。この
結果、０ＥＩＣ等の複合デバイスの高性能化、製造工程
の簡略化がはかれることになる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例であるＩｎＡＮＡｓ／
ＩｎＧａＡｓ　ＭＥＳ　　ＦＥＴの製造工程を説明する
断面図、第２図はこの発明の第２の実施例であるＩｎＰ
／ＩｎＧａＡｓ　ＭＥＳ　　ＦＥＴの製造工程を説明す
る断面図、第３図はこの発明の第３の実施例であるｐ”
−ＩｎＰ／ｎ−ＩｎＧａＡｓ接合ゲートＦＥＴの製造工
程を示す断面図、第４図はこの発明の第４の実施例であ
る半導体レーザと集積化された２次元電子ガスＦＥＴの
製造工程を示す断面図、第５図はこの発明の第５の実施
例であるヘテロバイポーラトランジスタと集積化された
ＩｎＰＭＥＳＦＥＴの製造工程を示す断面図、第６図は
従来例のＩｎＰ　　ＭＥＳ　　ＦＥＴの製造工程を示す
断面図である。１・・・半絶縁性基板３．２２．３２・・・第１の半導体層４・・・第２の半導体層　５・・・第３の半導体層７・
・・ソース電極　　　８・・・ドレイン電極１１・・・
第１の＃！Ｉ縁膜　　１３□・・・ゲート電極代理人　
弁理士　則　近　憲　佑同　　松山光之２３　　／３．２３２３　　：２３１ｆ− ／２　　　１／Ｉ／ｌ　　　　　　１２巨〉仁＝′ （９）　　　　　　　　　　　　　　　″第　　３　　
図第　　３　　図第　　６　　図第　　６　　図

Claims

【特許請求の範囲】

（１）化合物半導体基板若しくは半導体層上に、第１の
半導体層と、第１の半導体層と異なる材料からなる第２
の半導体層と、第２の半導体層と異なる材料からなる第
３の半導体層とを順次成長する工程と、第３の半導体層をストライプ状にエッチングする工程と
、第１の、および第３の半導体層をほとんど侵さないエッ
チャントで第２の半導体層をエッチングしてゲート溝を
形成する工程と、このゲート溝を第１の絶縁膜でおおう工程と、ゲート溝
の側壁部には第１の絶縁膜が残るような条件で異方性ド
ライエッチングを行ない、ゲート溝底部の第１の絶縁膜
に開口を形成する工程と、該開口をとおしてゲート電極
を形成する工程とからなることを特徴とする電界効果ト
ランジスタの製造方法。
（２）前記の第１の絶縁膜に開口を形成する工程の後、
該開口から第１の半導体層を少なくともエッチングして
から、該開口をとおして第１の半導体層より下の半導体
層ないし基板にゲート電極を形成することを特徴とする
特許請求の範囲第１項記載の電界効果トランジスタの製
造方法。
（３）第３の半導体層のエッチングはゲート形成領域を
ドライエッチングにより行なわれることを特徴とする特
許請求の範囲第１項記載の電界効果トランジスタの製造
方法。
（４）第１の半導体層を成長した後、第２の半導体層を
成長する前に、後にゲート溝が形成されるストライプ状
の領域の近辺を残して少なくとも第１の半導体層を除去
することにより、第２の半導体層と能動層とが直接接す
るようにする工程を含むことを特徴とする特許請求の範
囲第１項記載の電界効果トランジスタの製造方法。
（５）ゲート電極を形成した後ゲート溝側壁部の絶縁膜
を除去し、ゲート金属と第２の半導体層をマスクとして
下部の半導体層をエッチングする工程を含むことを特徴
とする特許請求の範囲第４項記載の電界効果トランジス
タの製造方法。
（６）ゲート電極を形成した後、ゲート溝内部にマスク
材を充填し、これをマスクとして少なくともゲート溝の
両側の第３の半導体層と第２の半導体層とを除去し、リ
フトオフ法により自己整合的にオーミック電極を形成す
る工程を含むことを特徴とする特許請求の範囲第１項記
載の電界効果トランジスタの製造方法。
（７）第３の半導体層のゲート領域のエッチング工程の
後、第３の半導体層の上に少なくとも第４の半導体層を
成長する工程と、少なくとも第２、第３、および第４の３つの半導体層を
使って基板上の異なる場所に光素子、ヘテロバイポーラ
トランジスタ、ホットエレクトロントランジスタのいず
れかを作る工程と、このいずれかの素子と該ＦＥＴとを電気的に接続する工
程とを含む、特許請求の範囲第２項記載の電界効果トランジスタの製
造方法。
（８）第３の半導体層は光素子の発光層か光吸収層か光
導波層、あるいは、ヘテロバイポーラトランジスタやホ
ットエレクトロントランジスタのベース層かベース層に
接するスペーサ層のいずれかとして利用され、そのパタ
ーニングがゲート領域のパターニングと同時に行なわれることを特徴とする特許請求の範囲第７項
記載の電界効果トランジスタの製造方法。
（９）第１の半導体層と第３の半導体層とは、それぞれ
インジウム、ガリウム、アルミニウム、ヒ素、リンのう
ちいずれか３つ以上を主構成元素とする材料で構成し、
第２の半導体層はＩｎＰで形成したことを特徴とする特
許請求の範囲第１項記載の電界効果トランジスタの製造
方法。