JPH03120840A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03120840A JPH03120840A JP1259099A JP25909989A JPH03120840A JP H03120840 A JPH03120840 A JP H03120840A JP 1259099 A JP1259099 A JP 1259099A JP 25909989 A JP25909989 A JP 25909989A JP H03120840 A JPH03120840 A JP H03120840A
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- 239000004065 semiconductor Substances 0.000 title abstract description 5
- 238000004519 manufacturing process Methods 0.000 title description 5
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 18
- 238000000034 method Methods 0.000 abstract description 12
- 238000001312 dry etching Methods 0.000 abstract description 8
- GZUXJHMPEANEGY-UHFFFAOYSA-N bromomethane Chemical compound BrC GZUXJHMPEANEGY-UHFFFAOYSA-N 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract description 2
- 230000005284 excitation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000005533 two-dimensional electron gas Effects 0.000 description 8
- 239000007789 gas Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 230000001443 photoexcitation Effects 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 2
- 229910052753 mercury Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 229940102396 methyl bromide Drugs 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［）既望〕
本発明は、 ＩｎＡｌＡｓ／ＩｎＧａＡｓ系へテロ接合
を用いて２次元電子ガスをチャネルとする半導体装置の
製造方法に関し。
を用いて２次元電子ガスをチャネルとする半導体装置の
製造方法に関し。
ゲート・リセスを光励起選択ドライエツチング出来るよ
うにし、またエンハンスメントモードトランジスタとデ
プレショントランジスタを同一基板上に容易に作り分け
ることを目的とし。
うにし、またエンハンスメントモードトランジスタとデ
プレショントランジスタを同一基板上に容易に作り分け
ることを目的とし。
基板にＩｎＧａＡｓからなるチャネル層及びＩｎＡｌＡ
ｓからなる電子供給層及びＩｎＰからなるリセス形成層
順次積層して形成する工程と、その後、該リセス形成層
を開口して、該電子供給層を露出したゲートリセスを形
成する工程とを含むように構成する。
ｓからなる電子供給層及びＩｎＰからなるリセス形成層
順次積層して形成する工程と、その後、該リセス形成層
を開口して、該電子供給層を露出したゲートリセスを形
成する工程とを含むように構成する。
（産業上の利用分野〕
本発明は、 ＩｎＧａＡｓ／ ＩｎＧａＡｓ系へテロ接
合を用いて２次元電子ガスをチャネルとする半導体装置
の製造方法に関する。
合を用いて２次元電子ガスをチャネルとする半導体装置
の製造方法に関する。
近年、 ＩｎＡｌＡｓ／ＩｎＧａＡｓ系の高電子移動度
トランジスタ（ＨＥＭＴ）は、以下に述べる利点のため
に研究開発が活発になっている。
トランジスタ（ＨＥＭＴ）は、以下に述べる利点のため
に研究開発が活発になっている。
即ち、 ＩｎＧａＡｓチャネル層の電子飽和速度が大き
く、かつ電子移動度が大きいこと、ｎ型１ｎＡＩＡｓ電
子供給層は高濃度ドーピングが可能で、しかも。
く、かつ電子移動度が大きいこと、ｎ型１ｎＡＩＡｓ電
子供給層は高濃度ドーピングが可能で、しかも。
深いトラップ準位が少ないこと、 ＩｎＡｌＡｓとＩｎ
ＧａＡｓ間のバンド不連続値が大きく、電子面濃度を大
きく採れる等である。
ＧａＡｓ間のバンド不連続値が大きく、電子面濃度を大
きく採れる等である。
最近のデータによれば、カットオフ周波数１７が２００
０Ｈ２を超え、伝達コンダクタンスｇ、は１ｓ／ｌ１ｌ
Ｉｌを達成するなど、この系のポテンシャルの高さを実
証してきている。
０Ｈ２を超え、伝達コンダクタンスｇ、は１ｓ／ｌ１ｌ
Ｉｌを達成するなど、この系のポテンシャルの高さを実
証してきている。
この材料系のデバイスを集積化していり際、デバイス特
性の均一性、デバイスの高歩留り化、とりわけゲート部
のリセスエッチング方法として。
性の均一性、デバイスの高歩留り化、とりわけゲート部
のリセスエッチング方法として。
光励起選択ドライリセスエッチング法が提供されている
が、 ＩｎＧａＡｓに対する光励起エツチングの不安定
性、或いは、 ＩｎＧａＡｓとゲートメタルの接触の問
題が生じてしまうことがあり、これらの歩留り低下要因
を極力なくしていく必要がある。
が、 ＩｎＧａＡｓに対する光励起エツチングの不安定
性、或いは、 ＩｎＧａＡｓとゲートメタルの接触の問
題が生じてしまうことがあり、これらの歩留り低下要因
を極力なくしていく必要がある。
第５図は従来構造のＨＥＭＴの模式断面図である。
図において、４４は半絶縁性１ｎＰ基板、４５はバッフ
ァ層としての１−１ｎｏ、Ｓ！ Ａ ｌ ｏ１ｅＡｓ＋
４６はチャネル層としての１−Ｉｎｏ、５ｚＧａｏ、
４Ｊｓ＋ ４７は２次元電子ガス、４８は電子供給層と
してのｎ−１ｎ＋、 ３２ Ａ ｊ２０．４１１Ａｓ、
４９はリセス形成層としてのｎ−ＩｎＧａＡｓ層 ５
０はソース、 ５１はドレイン、５２はゲートである。
ァ層としての１−１ｎｏ、Ｓ！ Ａ ｌ ｏ１ｅＡｓ＋
４６はチャネル層としての１−Ｉｎｏ、５ｚＧａｏ、
４Ｊｓ＋ ４７は２次元電子ガス、４８は電子供給層と
してのｎ−１ｎ＋、 ３２ Ａ ｊ２０．４１１Ａｓ、
４９はリセス形成層としてのｎ−ＩｎＧａＡｓ層 ５
０はソース、 ５１はドレイン、５２はゲートである。
従来のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴにおいて
は。
は。
光励起選択ドライエツチングにより、キャップ層のＩｎ
ＧａＡｓ層のみエツチングし、露出したＩｎＡｌＡｓ層
にゲートメタルを形成していた。
ＧａＡｓ層のみエツチングし、露出したＩｎＡｌＡｓ層
にゲートメタルを形成していた。
ところが、 ＩｎＧａＡｓにたいする光励起エツチング
は、エツチングガスの混合比ばらつきにより、エツチン
グレートにバラツキを生じたり、エツチング面に荒れを
生じることがある。
は、エツチングガスの混合比ばらつきにより、エツチン
グレートにバラツキを生じたり、エツチング面に荒れを
生じることがある。
また、このことから、 ＩｎＧａＡｓ層のサイドエツチ
ングの量が安定していないと、ソース・ゲート間の寄生
抵抗Ｒｓにばらつきを生じ、デバイス特性そのものにも
影響を与える。
ングの量が安定していないと、ソース・ゲート間の寄生
抵抗Ｒｓにばらつきを生じ、デバイス特性そのものにも
影響を与える。
極端な場合、ゲートメタルとＩｎＧａＡｓが接触すれば
ゲート電極はリーク電流が大幅に増大し、良好なゲート
電極とはならないことになる。
ゲート電極はリーク電流が大幅に増大し、良好なゲート
電極とはならないことになる。
従って、光励起選択ドライエツチングによって。
ＩｎＧａＡｓとＩｎＡｌＡｓの選択エツチングはできて
も、エツチングの不安定性及びそれに伴うリセス形状の
不安定性からデバイス特性を均一にし１歩留りを向上さ
せることが難しいといった問題を生じていた。
も、エツチングの不安定性及びそれに伴うリセス形状の
不安定性からデバイス特性を均一にし１歩留りを向上さ
せることが難しいといった問題を生じていた。
本発明は、集積化プロセスの要素技術である光励起選択
ドライリセスエッチングの特徴を最大限に活かして、安
定したエツチング及び素子特性の向上、均一性、高歩留
り化できる半導体装置の製造方法を提供することを目的
とする。
ドライリセスエッチングの特徴を最大限に活かして、安
定したエツチング及び素子特性の向上、均一性、高歩留
り化できる半導体装置の製造方法を提供することを目的
とする。
第１図は本発明の原理説明図である。
図において、ｌは基板、２はＩｎＧａＡｓからなるチャ
ネル層、３は２次元電子ガス、４はｎ−ＩｎＡｌ！。
ネル層、３は２次元電子ガス、４はｎ−ＩｎＡｌ！。
Ａｓからなる電子供給層、５はｎ−ＩｎＰからなるリセ
ス形成層、６はゲートリセス、７はゲート、８はソース
、９はドレインである。
ス形成層、６はゲートリセス、７はゲート、８はソース
、９はドレインである。
本発明は、基板にＩｎＧａＡｓからなるチャネルＮ２及
びＩｎＡｌＡｓからなる電子供給Ｎ４及びＴｎＰからな
るリセス形成層５を順次積層して形成する工程と。
びＩｎＡｌＡｓからなる電子供給Ｎ４及びＴｎＰからな
るリセス形成層５を順次積層して形成する工程と。
その後、該リセス形成層５を開口して、該電子供給層４
を露出したゲートリセス６を形成する工程とを含むこと
により達成される。
を露出したゲートリセス６を形成する工程とを含むこと
により達成される。
本発明では、第１図の如＜ ＩｎＰで構成したリセス
形成層５をドライエツチングしてゲートリセス６を形成
することにより、特性の揃ったトランジスタからなる半
導体装置を再現性良く高歩留りで得ることが可能となり
ＨＥＭＴ等高速のトランジスタを集積したり、Ｅ／Ｄ−
ＨＥＭＴを作成する際に実施して良好な結果が得られる
。
形成層５をドライエツチングしてゲートリセス６を形成
することにより、特性の揃ったトランジスタからなる半
導体装置を再現性良く高歩留りで得ることが可能となり
ＨＥＭＴ等高速のトランジスタを集積したり、Ｅ／Ｄ−
ＨＥＭＴを作成する際に実施して良好な結果が得られる
。
第２図は１本発明の第１の実施例の説明図である。
図において、ｌＯは半絶縁性１ｎＰ基板、１１はｉ −
ＩｎＡＡ八ｓ、へ２はｉ −ＩｎＧａＡｓ層 １３は２
次元電子ガス１４はｎ −Ｉｎ Ａｌ２Ａｓ、 １５は
ｎ −ＩｎＰ、 １６はゲートリセス １７はＡｕＧ
ｅ、 １８はＡｕ、 １９はｉである。
ＩｎＡＡ八ｓ、へ２はｉ −ＩｎＧａＡｓ層 １３は２
次元電子ガス１４はｎ −Ｉｎ Ａｌ２Ａｓ、 １５は
ｎ −ＩｎＰ、 １６はゲートリセス １７はＡｕＧ
ｅ、 １８はＡｕ、 １９はｉである。
第２図（ａ）はＩｎＡｌＡｓ ／ ＩｎＧａＡｓ系ＨＥ
ＭＴを示し、リセス形成層としてＩｎＰ１５を設けであ
る。膜厚は図中に示す。
ＭＴを示し、リセス形成層としてＩｎＰ１５を設けであ
る。膜厚は図中に示す。
ＭＯＣＶＤ法、 ＣＢＥ法等の結晶成長法により、第２
図（ｂ）の様に半絶縁性１ｎＰ基板１０の上に、４層（
ＩＣｌ３．１４．１５）のエビタギシャルウエハーを形
成する。ｎ −ｉｎ Ａ （Ｌ Ａｓ１４にはｌＸｌ０
Ｉ８／ｃｍのＳｉがドープされ、またｎ−１ｎＰには２
ｘｌＯＩ８／ｃｍのＳｉがドープされている。
図（ｂ）の様に半絶縁性１ｎＰ基板１０の上に、４層（
ＩＣｌ３．１４．１５）のエビタギシャルウエハーを形
成する。ｎ −ｉｎ Ａ （Ｌ Ａｓ１４にはｌＸｌ０
Ｉ８／ｃｍのＳｉがドープされ、またｎ−１ｎＰには２
ｘｌＯＩ８／ｃｍのＳｉがドープされている。
続いて４メサエッチング或いはイオン注入法により１加
速電圧１．１０ｋｅＶ、 ドーズ！１ｌｔｌＸ１０”
／ｃｍ”及び、加速電圧５０ｋｅＶ、 ドーズ１ｔ５
Ｘ１０”／ｃｍ”の酸素イオン（０゛）を注入すること
で、素子分離を行つ。
速電圧１．１０ｋｅＶ、 ドーズ！１ｌｔｌＸ１０”
／ｃｍ”及び、加速電圧５０ｋｅＶ、 ドーズ１ｔ５
Ｘ１０”／ｃｍ”の酸素イオン（０゛）を注入すること
で、素子分離を行つ。
次に、 ＡｕＧｅ１７を１ 、０００人、＾ｕ１８を２
，０００人の厚さにリフトオフ法で形成し、 ３５０
”Ｃ，１分間のアロイ熱処理を行なって、ソース・ドレ
イン電極を形成する。
，０００人の厚さにリフトオフ法で形成し、 ３５０
”Ｃ，１分間のアロイ熱処理を行なって、ソース・ドレ
イン電極を形成する。
次に、第２図（Ｃ）に示すように、フォトレジスト２０
を用いてパタニングを行い、ゲート形成領域部分を開口
したあと、臭化メチル（ＣＨ，Ｂｒガス）を導入し、低
圧水銀ランプ光照射により、光励起選択ドライエツチン
グを行なって、リセス形成層のｒｎＰ １５を選択的に
エツチングする。
を用いてパタニングを行い、ゲート形成領域部分を開口
したあと、臭化メチル（ＣＨ，Ｂｒガス）を導入し、低
圧水銀ランプ光照射により、光励起選択ドライエツチン
グを行なって、リセス形成層のｒｎＰ １５を選択的に
エツチングする。
この時、 ＩｎＰ１５のみエツチングされ、その下層の
ＩｎＡｌＡｓ１４はエツチングされない。
ＩｎＡｌＡｓ１４はエツチングされない。
また、従来法のＩｎＧａＡｓ層の時には、エツチングガ
スとして、 Ｃｌｌ３Ｂｒに微量の塩酸（ＭＣＩ）を添
加する必要があったが、 ＩｎＰではエツチングレート
は安定して３０ｎｍ／ｍｉｎが得られ、エツチング面の
モホロジー（表面粗密度）も良好である。
スとして、 Ｃｌｌ３Ｂｒに微量の塩酸（ＭＣＩ）を添
加する必要があったが、 ＩｎＰではエツチングレート
は安定して３０ｎｍ／ｍｉｎが得られ、エツチング面の
モホロジー（表面粗密度）も良好である。
最後に、第２図（ｄ、）に示すように、 １１９等の
メタルを抵抗加熱等の適当な方法により蒸着し。
メタルを抵抗加熱等の適当な方法により蒸着し。
リフトオフによりゲート電極を形成する。
以上のように１光励起選択ドライエツチング用層として
ＩｎＰを採用し１ これに対してＣＩ、Ｂｒガスのみの
光励起エツチングにより、安定したゲートリセス１６が
形成される。
ＩｎＰを採用し１ これに対してＣＩ、Ｂｒガスのみの
光励起エツチングにより、安定したゲートリセス１６が
形成される。
また、もしへ２メタルとＩｎＰ層が接することがあって
も、ｒｎＰのショットキー高さは０．５層以上あるので
１ この接触によってゲートリーク電流の増大を引き起
こすことはない。むしろ、ゲート端部でＩｎＡｌＡｓ層
が露出してＲｓを増大させ１デバイス特性を劣化させる
といったことがなく、好ましい。
も、ｒｎＰのショットキー高さは０．５層以上あるので
１ この接触によってゲートリーク電流の増大を引き起
こすことはない。むしろ、ゲート端部でＩｎＡｌＡｓ層
が露出してＲｓを増大させ１デバイス特性を劣化させる
といったことがなく、好ましい。
上述の例では、オーミック電極はＩｎＰ層に直接形成し
ているが、第３図に第２の実施例として示すように、
ｎ−ＩｎＧａＡｓ層（５ｘｌＯ１８／ａｍ’、２０ｎ
ｍ）を設けて１オーミツク抵抗の低減化を図ることも可
能である。
ているが、第３図に第２の実施例として示すように、
ｎ−ＩｎＧａＡｓ層（５ｘｌＯ１８／ａｍ’、２０ｎ
ｍ）を設けて１オーミツク抵抗の低減化を図ることも可
能である。
以上、単体のデバイスの製造方法を例にとって説明した
が、言うまでもなく第４図に第３の実施例として示すよ
うに、 ＩｎＡｌＡｓ３８．或いは＋ ＧａＡｓやＡｌ
ＧａＡｓ、 ＩｎＧａＰ等のエツチングストップ層を設
けてＥｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ／Ｄｅｐｌｅｔ
ｉｏｎ ｍｏｄｅのＨＥ Ｍ Ｔを同一基板上に同時に
作り分けることも可能である。
が、言うまでもなく第４図に第３の実施例として示すよ
うに、 ＩｎＡｌＡｓ３８．或いは＋ ＧａＡｓやＡｌ
ＧａＡｓ、 ＩｎＧａＰ等のエツチングストップ層を設
けてＥｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ／Ｄｅｐｌｅｔ
ｉｏｎ ｍｏｄｅのＨＥ Ｍ Ｔを同一基板上に同時に
作り分けることも可能である。
これによりＥ／Ｄ構成りＣＦＬ回路のＨＥＭＴＩＣが作
成できる。また、 Ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ
用のＨＥＭＴのキャリア供給層の一部をＩｎＰとしてそ
の上に上記ストッパ層を形成しても、同様にＥ／Ｄ
ＨＥＭＴ構成を作成できる。
成できる。また、 Ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ
用のＨＥＭＴのキャリア供給層の一部をＩｎＰとしてそ
の上に上記ストッパ層を形成しても、同様にＥ／Ｄ
ＨＥＭＴ構成を作成できる。
以上説明した様に１本発明によれば、リセス形成層のＩ
ｎＰに対して、光励起選択ドライエツチングの用なリセ
ス形成に適したエツチング方法を採用することにより安
定したリセスを形成することができ、ゲートメタルとリ
セス形成層との間に隙間を設けないことにより、 Ｒｓ
の増大８更にデバイス特性の劣化を引き起こすことがな
く、再現性良く高歩留りで特性の揃ったデバイスを作成
することができ、ＨＥＭＴ等の超高速トランジスタを集
積化したりＥ／Ｄ ＤＣＦＬ ＨＥＭＴＩＣを作成
する際に実施して好結果が得られる。
ｎＰに対して、光励起選択ドライエツチングの用なリセ
ス形成に適したエツチング方法を採用することにより安
定したリセスを形成することができ、ゲートメタルとリ
セス形成層との間に隙間を設けないことにより、 Ｒｓ
の増大８更にデバイス特性の劣化を引き起こすことがな
く、再現性良く高歩留りで特性の揃ったデバイスを作成
することができ、ＨＥＭＴ等の超高速トランジスタを集
積化したりＥ／Ｄ ＤＣＦＬ ＨＥＭＴＩＣを作成
する際に実施して好結果が得られる。
第１図は本発明の原理説明図。
第２図は本発明の第１の実施例の説明図。
第３図は本発明の第２の実施例の説明図。
第４図は本発明の第３の実施例の説明図。
第５図は従来構造のＨＥＭＴの模式断面図である。
図において。
■は基板１ ２はチャネル層。
３は２次元電子ガス、４は電子供給層。
５はリセス形成層、 ６はゲートリセス。
７はゲート、 ８はソース。
９はドレイン、１０は半絶縁性１ｎＰ基板。
１１はｉ Ｉｎｏ、ｓｚ Ａｆｆｉａ、４ａ Ａｓ。
１２はｉ Ｉｎｏ、ｓｚ Ｇａｏ、４７ Ａｓ＋１３
は２次元電子ガス。 １４はｎ Ｉｎｏ、 ｓｚ Ａ ｉ、 ０．４１１Ａ
Ｓ１１５はｎ ＩｎＰ＋ １６はゲートリセ
ス。 １７はＡｕＧｅ、 １８はＡｕ。 １９は八ｌ、 ２０はフォトレジスト。 ２１は１ｎＰ。 ２２はｉ Ｉｎｎ、 ｓｚ Ａ ｌ ｏ、 ４ｓＡｓ
＋２３はｉ Ｉｎｏ、ｓｚ Ｇａ ０．４？ＡＳ１２
４は２次元電子ガス。 ２５はｎ Ｉｎｏ、ｓｚ Ａｆｏ、４ａ Ａｓ。 ２６はｒｌ −１ｎＰ。 ２７はｎ Ｉｎｏ、ｓ＋ Ｇａｏ、ａｔ Ａｓ＋２８
はＡｕ／ＡｕＧｅ。 ２９は八１． ３０はＩｎＰ。 ３１は１Ｉｎｏ、ｓｚ Ａｆｏ、ａｓ Ａｓ＋３２はｔ
Ｉｎ（１，ｓｉ ｃａＬ４？ Ａｓ＋３３は２次元
電子ガス、３４はｉ −Ｉｎ ＩＩｉ！、Ａｓ。 ３５はｉ −１ｎＰ、 ３６はｔ ＩｎＡｊ
２Ａｓ。 ３７はＩｎＰ、 ３８はＩｎＡｊ２Ａｓ。 ３９はＩｎＰ、 ’ ４０はＡｕ／ＡｕＧ
ｅ＋４１はゲートリセス、４２はゲートリセス４３はＡ
Ｎ 本発明の原理説明図 ％ １ 日 本発明の第１の実施伊Ｉの説明図 第２図（その１） 本発明の第１の実放脅１の説明図 第２図（その２）
は２次元電子ガス。 １４はｎ Ｉｎｏ、 ｓｚ Ａ ｉ、 ０．４１１Ａ
Ｓ１１５はｎ ＩｎＰ＋ １６はゲートリセ
ス。 １７はＡｕＧｅ、 １８はＡｕ。 １９は八ｌ、 ２０はフォトレジスト。 ２１は１ｎＰ。 ２２はｉ Ｉｎｎ、 ｓｚ Ａ ｌ ｏ、 ４ｓＡｓ
＋２３はｉ Ｉｎｏ、ｓｚ Ｇａ ０．４？ＡＳ１２
４は２次元電子ガス。 ２５はｎ Ｉｎｏ、ｓｚ Ａｆｏ、４ａ Ａｓ。 ２６はｒｌ −１ｎＰ。 ２７はｎ Ｉｎｏ、ｓ＋ Ｇａｏ、ａｔ Ａｓ＋２８
はＡｕ／ＡｕＧｅ。 ２９は八１． ３０はＩｎＰ。 ３１は１Ｉｎｏ、ｓｚ Ａｆｏ、ａｓ Ａｓ＋３２はｔ
Ｉｎ（１，ｓｉ ｃａＬ４？ Ａｓ＋３３は２次元
電子ガス、３４はｉ −Ｉｎ ＩＩｉ！、Ａｓ。 ３５はｉ −１ｎＰ、 ３６はｔ ＩｎＡｊ
２Ａｓ。 ３７はＩｎＰ、 ３８はＩｎＡｊ２Ａｓ。 ３９はＩｎＰ、 ’ ４０はＡｕ／ＡｕＧ
ｅ＋４１はゲートリセス、４２はゲートリセス４３はＡ
Ｎ 本発明の原理説明図 ％ １ 日 本発明の第１の実施伊Ｉの説明図 第２図（その１） 本発明の第１の実放脅１の説明図 第２図（その２）
Claims (1)
- 基板（１）にＩｎＧａＡｓからなるチャネル層（２）及
びＩｎＡｌＡｓからなる電子供給層（４）及びＩｎＰか
らなるリセス形成層（５）を順次積層して形成する工程
と、その後、該リセス形成層（５）を開口して、該電子
供給層（４）を露出したゲートリセス（６）を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259099A JP2867472B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Applications Claiming Priority (1)
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| JP1259099A JP2867472B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120840A true JPH03120840A (ja) | 1991-05-23 |
| JP2867472B2 JP2867472B2 (ja) | 1999-03-08 |
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ID=17329309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1259099A Expired - Fee Related JP2867472B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074722A (ja) * | 2004-05-26 | 2012-04-12 | Raytheon Co | 電界効果トランジスタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030604A (ja) * | 2011-07-28 | 2013-02-07 | Tokyo Institute Of Technology | 電界効果トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117069A (ja) * | 1987-10-30 | 1989-05-09 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH02273942A (ja) * | 1989-04-17 | 1990-11-08 | Sumitomo Electric Ind Ltd | 高電子移動度トランジスタおよびその製造方法 |
-
1989
- 1989-10-04 JP JP1259099A patent/JP2867472B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01117069A (ja) * | 1987-10-30 | 1989-05-09 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH02273942A (ja) * | 1989-04-17 | 1990-11-08 | Sumitomo Electric Ind Ltd | 高電子移動度トランジスタおよびその製造方法 |
Cited By (1)
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| JP2012074722A (ja) * | 2004-05-26 | 2012-04-12 | Raytheon Co | 電界効果トランジスタ |
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| Publication number | Publication date |
|---|---|
| JP2867472B2 (ja) | 1999-03-08 |
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