JPH0484440A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
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- JPH0484440A JPH0484440A JP20058690A JP20058690A JPH0484440A JP H0484440 A JPH0484440 A JP H0484440A JP 20058690 A JP20058690 A JP 20058690A JP 20058690 A JP20058690 A JP 20058690A JP H0484440 A JPH0484440 A JP H0484440A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、接合型電界効果トランジスタ（ＦＥＴ）の製
造方法に関するものである。
造方法に関するものである。
（従来の技術）
従来の接合型電界効果トランジスタの製造方法を第３図
により説明する。
により説明する。
第３図（Ａ）に示すように、半絶縁性ＧａＡｓ基板１上
にバッファ層２を介して活性層となるｎ型ＧａＡｓエピ
タキシャル層３とソース、ドレインとなるｎ＋型嵩高濃
度ＧａＡｓエピタキシャル層４をエピタキシャル成長さ
せて形成する。このｎ＋型嵩高濃度ＧａＡｓエピタキシ
ャル層４、ソース・ドレイン抵抗を小さく ＬＰＥＴ特
性を改善するために設けられている。
にバッファ層２を介して活性層となるｎ型ＧａＡｓエピ
タキシャル層３とソース、ドレインとなるｎ＋型嵩高濃
度ＧａＡｓエピタキシャル層４をエピタキシャル成長さ
せて形成する。このｎ＋型嵩高濃度ＧａＡｓエピタキシ
ャル層４、ソース・ドレイン抵抗を小さく ＬＰＥＴ特
性を改善するために設けられている。
次に、ｎ＋型高濃度Ｇ ａ Ａ ｓエピタキシャル層４
とｎ型ＧａＡｓエピタキシャル層３との一部をフォトエ
ツチングにより除去して、ゲート形成部５を形成する。
とｎ型ＧａＡｓエピタキシャル層３との一部をフォトエ
ツチングにより除去して、ゲート形成部５を形成する。
ここで、ｎ＋型嵩高濃度ＧａＡｓエピタキシャル層４除
去するのは、後述するゲート拡散部８にｎ１型高濃度Ｇ
ａＡｓエピタキシャル層４が接触するとＦＥＴの耐圧が
低下するためであり、後述するＰ型形成用不純物拡散前
にｎ゛型高濃度ＧａＡｓエピタキシャル層４を除去する
ものである。
去するのは、後述するゲート拡散部８にｎ１型高濃度Ｇ
ａＡｓエピタキシャル層４が接触するとＦＥＴの耐圧が
低下するためであり、後述するＰ型形成用不純物拡散前
にｎ゛型高濃度ＧａＡｓエピタキシャル層４を除去する
ものである。
さらに、同図（Ｂ）に示すように、ｎ＋型嵩高濃度Ｇａ
Ａｓエピタキシャル層４びゲート形成部５の上部全面に
拡散マスク層６として窒化シリコン膜をプラズマＣＶＤ
（、化学気相成長）法により形成した後、フォトエツ
チングによりゲート形成部５上の拡散マスク層６の一部
を窓あけして窓部７を形成し、この窓部７を通してｎ型
ＧａＡｓエピタキシャル層３内にｐ型形成用不純物（Ｚ
ｎ。
Ａｓエピタキシャル層４びゲート形成部５の上部全面に
拡散マスク層６として窒化シリコン膜をプラズマＣＶＤ
（、化学気相成長）法により形成した後、フォトエツ
チングによりゲート形成部５上の拡散マスク層６の一部
を窓あけして窓部７を形成し、この窓部７を通してｎ型
ＧａＡｓエピタキシャル層３内にｐ型形成用不純物（Ｚ
ｎ。
Ｍｇ等）を拡散して、ゲート拡散部８を形成する。
そして、同図（Ｃ）に示すように、ｎ＋＋高濃度ＧａＡ
ｓエピタキシャル層４上の拡散マスク層６を除去して、
ｎ“型高濃度ＧａＡｓエピタキシャル層４上及びゲート
拡散部８上にそれぞれソースを極９、ドレイン電極１０
及びゲート電極１１を形成することにより、接合型電界
効果トランジスタを製造していた。
ｓエピタキシャル層４上の拡散マスク層６を除去して、
ｎ“型高濃度ＧａＡｓエピタキシャル層４上及びゲート
拡散部８上にそれぞれソースを極９、ドレイン電極１０
及びゲート電極１１を形成することにより、接合型電界
効果トランジスタを製造していた。
（発明が解決しようとする課題）
従来の接合型電界効果トランジスタの製造方法では、ｎ
＋型嵩高濃度ＧａＡｓエピタキシャル層ゲートとなる部
分をエツチング除去後、不純物拡散を行なって、ゲート
領域であるゲート拡散部を形成している。
＋型嵩高濃度ＧａＡｓエピタキシャル層ゲートとなる部
分をエツチング除去後、不純物拡散を行なって、ゲート
領域であるゲート拡散部を形成している。
ところが、ｎ＋型嵩高濃度ＧａＡｓエピタキシャル層エ
ツチングする際のエツチング量を正確にコントロールす
るのが難しく、特に、ウェハ面内に均一性良くエツチン
グ量をコントロールすることは非常に困難であった。
ツチングする際のエツチング量を正確にコントロールす
るのが難しく、特に、ウェハ面内に均一性良くエツチン
グ量をコントロールすることは非常に困難であった。
そして、各ＦＥＴごとにエツチング量が興なるため、不
純物拡散により、ゲート拡散部の下に形成されるチャネ
ル層の厚さが変動し、ピンチオフ電圧および飽和電流の
バラツキが大きくなり、均一な性能をもつ接合型電界効
果トランジスタを得ることができなかった。
純物拡散により、ゲート拡散部の下に形成されるチャネ
ル層の厚さが変動し、ピンチオフ電圧および飽和電流の
バラツキが大きくなり、均一な性能をもつ接合型電界効
果トランジスタを得ることができなかった。
そこで本発明は、ｎ＋型嵩高濃度ＧａＡｓ層エツチング
する前に不純物拡散を行うことにより、チャネル層の厚
さが常に一定となる接合型電界効果トランジスタの製造
方法を提供することを目的とする。
する前に不純物拡散を行うことにより、チャネル層の厚
さが常に一定となる接合型電界効果トランジスタの製造
方法を提供することを目的とする。
（課題を解決するための手段）
上記目的を達成するための手段として、半絶縁性基板に
第１導電型の第１のエピタキシャル層を形成する工程と
、この第１のエピタキシャル層上に前記第１導電型で高
不純物濃度の第２のエピタキシャル層を形成する工程と
、この第２のエピタキシャル層上に拡散マスク層を形成
する工程と、この拡散マスク層に窓部を形成する工程と
、この窓部より前記第２のエピタキシャル層を通して第
１のエピタキシャル層に不純物を拡散し、第２導電型領
域を形成する工程と、ソース、ドレインとなる部分を残
して前記拡散マスク層を除去する工程と、前記拡散マス
ク層をマスクとして前記第２のエピタキシャル層を除去
する工程と、前記拡散マスク層を全面除去する工程と、
前記第２のエピタキシャル層上と前記第２導電型領域上
とにオーミック電極を形成する工程とからなることを特
徴とする接合型電界効果トランジスタの製造方法と、半
絶縁性基板に第１導電型の第１のエピタキシャル層を形
成する工程と、この第１のエピタキシャル層上に前記第
１導電型で高不純物濃度の第２のエピタキシャル層を形
成する工程と、この第２のエピタキシャル層上に拡散マ
スク層を形成する工程と、この拡散マスク層に窓部を形
成する工程と、この窓部より前記第２のエピタキシャル
層を通して第１のエピタキシャル層に不純物を拡散し、
第２導電型領域を形成する工程と、前記拡散マスク層を
全面除去し、前記第２のエピタキシャル層上にソース及
びドレイン電極を形成する工程と、このソース及びトレ
イン電極をマスクとして前記第２のエピタキシャル層を
除去する工程と、前記第２導電型領域上にゲート電極を
形成する工程とからなることを特徴とする接合型電界効
果トランジスタの製造方法とを提供しようとするもであ
る。
第１導電型の第１のエピタキシャル層を形成する工程と
、この第１のエピタキシャル層上に前記第１導電型で高
不純物濃度の第２のエピタキシャル層を形成する工程と
、この第２のエピタキシャル層上に拡散マスク層を形成
する工程と、この拡散マスク層に窓部を形成する工程と
、この窓部より前記第２のエピタキシャル層を通して第
１のエピタキシャル層に不純物を拡散し、第２導電型領
域を形成する工程と、ソース、ドレインとなる部分を残
して前記拡散マスク層を除去する工程と、前記拡散マス
ク層をマスクとして前記第２のエピタキシャル層を除去
する工程と、前記拡散マスク層を全面除去する工程と、
前記第２のエピタキシャル層上と前記第２導電型領域上
とにオーミック電極を形成する工程とからなることを特
徴とする接合型電界効果トランジスタの製造方法と、半
絶縁性基板に第１導電型の第１のエピタキシャル層を形
成する工程と、この第１のエピタキシャル層上に前記第
１導電型で高不純物濃度の第２のエピタキシャル層を形
成する工程と、この第２のエピタキシャル層上に拡散マ
スク層を形成する工程と、この拡散マスク層に窓部を形
成する工程と、この窓部より前記第２のエピタキシャル
層を通して第１のエピタキシャル層に不純物を拡散し、
第２導電型領域を形成する工程と、前記拡散マスク層を
全面除去し、前記第２のエピタキシャル層上にソース及
びドレイン電極を形成する工程と、このソース及びトレ
イン電極をマスクとして前記第２のエピタキシャル層を
除去する工程と、前記第２導電型領域上にゲート電極を
形成する工程とからなることを特徴とする接合型電界効
果トランジスタの製造方法とを提供しようとするもであ
る。
（実施例）
本発明の接合型電界効果トランジスタの製造方法の一実
施例を第１図を用いて説明する。
施例を第１図を用いて説明する。
まず、第１図（Ａ）に示すように、半絶縁性ＧａＡｓ基
板１上にバッファ層２を介して活性層となるｎ型ＧａＡ
ｓエピタキシャル層３とソースドレインとなるｎ＋型嵩
高濃度ＧａＡｓエピタキシャル層４をエピタキシャル成
長させて形成する。
板１上にバッファ層２を介して活性層となるｎ型ＧａＡ
ｓエピタキシャル層３とソースドレインとなるｎ＋型嵩
高濃度ＧａＡｓエピタキシャル層４をエピタキシャル成
長させて形成する。
そして、このｎ１型高濃度ＧａＡｓエピタキシャル層４
上に拡散マスク層６として窒化シリコン膜をプラズマＣ
ＶＤ法等により形成する。
上に拡散マスク層６として窒化シリコン膜をプラズマＣ
ＶＤ法等により形成する。
次に、同図（Ｂ）に示すように、拡散マスク層６の一部
にフォトエツチング法により窓あけして窓部７を形成し
、この窓部７からＺｎ、Ｍｇ等のＰ型形成用不純物をｎ
＋型嵩高濃度ＧａＡｓエピタキシャル層４通してｎ型Ｇ
ａＡｓエピタキシャル層３に拡散して、ゲート拡散部８
を形成する。
にフォトエツチング法により窓あけして窓部７を形成し
、この窓部７からＺｎ、Ｍｇ等のＰ型形成用不純物をｎ
＋型嵩高濃度ＧａＡｓエピタキシャル層４通してｎ型Ｇ
ａＡｓエピタキシャル層３に拡散して、ゲート拡散部８
を形成する。
このとき、ｎ＋型嵩高濃度ＧａＡｓエピタキシャル層４
エツチングする前にｐ型形成用不純物を拡散しているの
で、ゲート拡散部８の下に形成されるチャネル層の厚さ
は常に一定となる。なお、不純物の拡散は、エツチング
とは異なって、その拡散量の制御は容易にできる。
エツチングする前にｐ型形成用不純物を拡散しているの
で、ゲート拡散部８の下に形成されるチャネル層の厚さ
は常に一定となる。なお、不純物の拡散は、エツチング
とは異なって、その拡散量の制御は容易にできる。
また、ゲート拡散部８の形成は、拡散法の代わりに、イ
オン注入法で行っても良い。
オン注入法で行っても良い。
そして、同図（Ｃ）に示すように、フォトエツチング法
によりゲート拡散部８上の拡散マスク層６をソース、ト
レインとなる部分を残して少し広めに除去し、続いて、
この残った拡散マスク層６をマスクとして、ｎ＋型嵩高
濃度ＧａＡｓエピタキシャル層４除去する。ここでは、
ゲート拡散部８にｎ１型高濃度ＧａＡｓエピタキシャル
層４が接触しているとＦＥＴの耐圧が低下するので、ゲ
ート拡散部８とｎ＋型高濃度Ｇ ａ Ａ ｓエピタキシ
ャル層４との間隔を開けるため、ｎ＋型嵩高濃度ＧａＡ
ｓエピタキシャル層４マスクとなる拡散マスク層６を少
し広めに除去している。
によりゲート拡散部８上の拡散マスク層６をソース、ト
レインとなる部分を残して少し広めに除去し、続いて、
この残った拡散マスク層６をマスクとして、ｎ＋型嵩高
濃度ＧａＡｓエピタキシャル層４除去する。ここでは、
ゲート拡散部８にｎ１型高濃度ＧａＡｓエピタキシャル
層４が接触しているとＦＥＴの耐圧が低下するので、ゲ
ート拡散部８とｎ＋型高濃度Ｇ ａ Ａ ｓエピタキシ
ャル層４との間隔を開けるため、ｎ＋型嵩高濃度ＧａＡ
ｓエピタキシャル層４マスクとなる拡散マスク層６を少
し広めに除去している。
さらに、同図（Ｄ）に示すように、残った拡散マスク層
６を全面エツチング除去し、続いて、絶縁保護膜１２と
しての窒化シリコン膜等を再形成し、その後、この絶縁
保護膜１２の電極コンタクト部分をフォトエツチング法
により窓あけした後、そこにソース電極９、ドレイン電
極１ｏ及びゲート電極１１を形成することにより、接合
型電界効果トランジスタを製造することができる。
６を全面エツチング除去し、続いて、絶縁保護膜１２と
しての窒化シリコン膜等を再形成し、その後、この絶縁
保護膜１２の電極コンタクト部分をフォトエツチング法
により窓あけした後、そこにソース電極９、ドレイン電
極１ｏ及びゲート電極１１を形成することにより、接合
型電界効果トランジスタを製造することができる。
なお、ソース電極９及びドレイン零ｆ！１０を形成する
際に、これらの電極９，１ｏがｎ型ＧａＡｓエピタキシ
ャル層３に接触して、耐圧低下を引起こさないように、
ｎ＋型嵩高濃度ＧａＡｓエピタキシャル層４上アライメ
ント余裕分（同図（Ｄ）中ａで示す部分）を設ける必要
がある。
際に、これらの電極９，１ｏがｎ型ＧａＡｓエピタキシ
ャル層３に接触して、耐圧低下を引起こさないように、
ｎ＋型嵩高濃度ＧａＡｓエピタキシャル層４上アライメ
ント余裕分（同図（Ｄ）中ａで示す部分）を設ける必要
がある。
そして、本実施例では、チャネル層の厚さが一定となっ
ているので、チャネル飽和＄流やピンチオフ電圧のバラ
ツキが小さくなって、周波数特性や雑音特性の制御性を
良くすることができる。
ているので、チャネル飽和＄流やピンチオフ電圧のバラ
ツキが小さくなって、周波数特性や雑音特性の制御性を
良くすることができる。
次に、本発明の他の実施例を第２図を用いて説明する。
第２図（Ａ）、（Ｂ）に示す製造工程は、第１図（Ａ）
、（Ｂ）に示す工程と全く同様である。
、（Ｂ）に示す工程と全く同様である。
即ち、第２図（Ａ）に示すように、半絶縁性ＧａＡｓ基
板１上にバッファ層２を介して活性層となるｎ型ＧａＡ
ｓエピタキシャル層３とソース。
板１上にバッファ層２を介して活性層となるｎ型ＧａＡ
ｓエピタキシャル層３とソース。
トレインとなるｎ＋型嵩高濃度ＧａＡｓエピタキシャル
層４をエピタキシャル成長させて形成する。
層４をエピタキシャル成長させて形成する。
そして、このｎ＋型嵩高濃度ＧａＡｓエピタキシャル層
４上拡散マスク層６として窒化シリコン族を形成する。
４上拡散マスク層６として窒化シリコン族を形成する。
次に、同図（Ｂ）に示すように、拡散マスク層６の一部
にフォトエツチング法により窓あけして窓部７を形成し
、この窓部７からＺｎ、Ｍｇ等のＰ型形成用不純物をｎ
＋型嵩高濃度ＧａＡｓエピタキシャル層４通してｎ型Ｇ
ａＡｓエピタキシャル層３に拡散して、ゲート拡散部８
を形成する。
にフォトエツチング法により窓あけして窓部７を形成し
、この窓部７からＺｎ、Ｍｇ等のＰ型形成用不純物をｎ
＋型嵩高濃度ＧａＡｓエピタキシャル層４通してｎ型Ｇ
ａＡｓエピタキシャル層３に拡散して、ゲート拡散部８
を形成する。
このときもやはり、ｎ＋型嵩高濃度ＧａＡｓエピタキシ
ャル層４エツチングする前にｐ型形成用不純物を拡散し
ているので、ゲート拡散部８の下に形成されるチャネル
層の厚さは常に一定となる。
ャル層４エツチングする前にｐ型形成用不純物を拡散し
ているので、ゲート拡散部８の下に形成されるチャネル
層の厚さは常に一定となる。
そして、ゲート拡散部８を形成後、同図（Ｃ）に示すよ
うに、拡散マスク層６を全面除去し、ｎ＋型高濃度Ｇ
ａ Ａ ｓエピタキシャル層４上のソース、ドレインと
なる部分にソース電極９とドレイン電極１０とをそれぞ
れ形成する。
うに、拡散マスク層６を全面除去し、ｎ＋型高濃度Ｇ
ａ Ａ ｓエピタキシャル層４上のソース、ドレインと
なる部分にソース電極９とドレイン電極１０とをそれぞ
れ形成する。
その後、このソースｔ＆９とドレイン電極１０とをマス
クにして、ｎ＋型嵩高濃度ＧａＡｓエピタキシャル層４
エツチング除去する。なお、本方法においては、ソース
電極９とドレイン電極１０がｎ型ＧａＡｓエピタキシャ
ル層３に接触することはないので、ｎ＋型嵩高濃度Ｇａ
Ａｓエピタキシャル層４上アライメント余裕分をとる必
要はない。また、ソース電１＃！９とドレイン電［！１
０とをマスクにしているので、前述の実施例に比べて工
程数が減少する。
クにして、ｎ＋型嵩高濃度ＧａＡｓエピタキシャル層４
エツチング除去する。なお、本方法においては、ソース
電極９とドレイン電極１０がｎ型ＧａＡｓエピタキシャ
ル層３に接触することはないので、ｎ＋型嵩高濃度Ｇａ
Ａｓエピタキシャル層４上アライメント余裕分をとる必
要はない。また、ソース電１＃！９とドレイン電［！１
０とをマスクにしているので、前述の実施例に比べて工
程数が減少する。
最後に、同図（Ｄ）に示すように、ゲート拡散部８上に
ゲート電極１１を形成することにより、接合型電界効果
トランジスタを製造することができる。
ゲート電極１１を形成することにより、接合型電界効果
トランジスタを製造することができる。
この実施例においては、前述の実施例と同様に、チャネ
ル飽和電流やピンチオフ電圧のバラツキが小さくなって
、周波数特性や雑音特性の制御性を良くすることができ
る。
ル飽和電流やピンチオフ電圧のバラツキが小さくなって
、周波数特性や雑音特性の制御性を良くすることができ
る。
そして、さらに、アライメント余裕分だけ電極面積を広
くとることができるので、ソース抵抗及びトレイン抵抗
を小さくできると共に、ソース抵抗及びドレイン抵抗を
小さくしない場合には、それぞれの電極を小さくするこ
とができ、接合型電界効果トランジスタの微細化が可能
となる。また、ソース及びドレイン抵抗を小さくした場
合には、高速化、低雑音化も可能となる。
くとることができるので、ソース抵抗及びトレイン抵抗
を小さくできると共に、ソース抵抗及びドレイン抵抗を
小さくしない場合には、それぞれの電極を小さくするこ
とができ、接合型電界効果トランジスタの微細化が可能
となる。また、ソース及びドレイン抵抗を小さくした場
合には、高速化、低雑音化も可能となる。
以上の各実施例では、ＧａＡｓを半導体材料として用い
たが、本発明はＧａＰ、Ｇａｌ ｎＡｓ等ＦＥＴに用い
られるＧ ａ Ａ ｓ以外の化合物半導体材料にも適用
することができる。
たが、本発明はＧａＰ、Ｇａｌ ｎＡｓ等ＦＥＴに用い
られるＧ ａ Ａ ｓ以外の化合物半導体材料にも適用
することができる。
また、以上の各実施例とは、極性が逆である組合わせ、
即ち、エピタキシャル層はＰ型及びｐ＋型、ゲート領域
はｎ型の組合せでもよいのは勿論である。
即ち、エピタキシャル層はＰ型及びｐ＋型、ゲート領域
はｎ型の組合せでもよいのは勿論である。
（発明の効果）
本発明の接合型電界効果トランジスタの製造方法は、半
絶縁性基板に第１導電型の第１のエピタキシャル層を形
成し、この第１のエピタキシャル層上に前記第１導電型
で高不純物濃度の第２のエピタキシャル層を形成した後
、この第２のエピタキシャル層をエツチングする前に不
純物拡散を行って第２導電型領域を形成するようにした
ので、チャネル層の厚さが一定となり、チャネル飽和電
流やピンチオフ電圧のバラツキが小さくなって、周波数
特性や雑音特性の制御性を良くすることができる。
絶縁性基板に第１導電型の第１のエピタキシャル層を形
成し、この第１のエピタキシャル層上に前記第１導電型
で高不純物濃度の第２のエピタキシャル層を形成した後
、この第２のエピタキシャル層をエツチングする前に不
純物拡散を行って第２導電型領域を形成するようにした
ので、チャネル層の厚さが一定となり、チャネル飽和電
流やピンチオフ電圧のバラツキが小さくなって、周波数
特性や雑音特性の制御性を良くすることができる。
そして、ソース及びドレイン電極をマスクとして第２の
エピタキシャル層を除去する方法においては、アライメ
ント余裕分だけ電極面積を広くとることができ、ソース
抵抗及びトレイン抵抗を小さくできると共に、ソース抵
抗及びドレイン抵抗を小さくしない場合には、それぞれ
のｔ［ｉを小さくすることができ、接合型電界効果トラ
ンジスタの微細化が可能となるという効果がある。
エピタキシャル層を除去する方法においては、アライメ
ント余裕分だけ電極面積を広くとることができ、ソース
抵抗及びトレイン抵抗を小さくできると共に、ソース抵
抗及びドレイン抵抗を小さくしない場合には、それぞれ
のｔ［ｉを小さくすることができ、接合型電界効果トラ
ンジスタの微細化が可能となるという効果がある。
さらに、ソース及びドレイン抵抗を小さくした場合には
、高速化、低雑音化も可能となるという効果がある。
、高速化、低雑音化も可能となるという効果がある。
第１図は本発明の接合型電界トランジスタの製造方法の
一実施例を示す説明図、第２図は本発明の他の実施例を
示す説明図、第３図は従来例を示す説明図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・バッファ層、
３・・・ｎ型ＧａＡｓエピタキシャル層（第１のエピタ
キシャル層）、 ４・・・ｎ１型高濃度ＧａＡｓエピタキシャル層（第２
のエピタキシャル層）、 ５・・・ゲート形成部、６・・・拡散マスク層、７・・
・窓部、８・・・ゲート拡散部（第２導電型領域）、９
・・・ソース電極、１０・・・ドレインを極、１１・・
・ゲート電極、１２・・・絶縁ｉ護膜。 特許出願人 日本ビクター株式会社 第 図
一実施例を示す説明図、第２図は本発明の他の実施例を
示す説明図、第３図は従来例を示す説明図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・バッファ層、
３・・・ｎ型ＧａＡｓエピタキシャル層（第１のエピタ
キシャル層）、 ４・・・ｎ１型高濃度ＧａＡｓエピタキシャル層（第２
のエピタキシャル層）、 ５・・・ゲート形成部、６・・・拡散マスク層、７・・
・窓部、８・・・ゲート拡散部（第２導電型領域）、９
・・・ソース電極、１０・・・ドレインを極、１１・・
・ゲート電極、１２・・・絶縁ｉ護膜。 特許出願人 日本ビクター株式会社 第 図
Claims (2)
- （１）半絶縁性基板に第１導電型の第１のエピタキシャ
ル層を形成する工程と、 この第１のエピタキシャル層上に前記第１導電型で高不
純物濃度の第２のエピタキシャル層を形成する工程と、 この第２のエピタキシャル層上に拡散マスク層を形成す
る工程と、 この拡散マスク層に窓部を形成する工程と、この窓部よ
り前記第２のエピタキシャル層を通して第１のエピタキ
シャル層に不純物を拡散し、第２導電型領域を形成する
工程と、 ソース、ドレインとなる部分を残して前記拡散マスク層
を除去する工程と、 前記拡散マスク層をマスクとして前記第２のエピタキシ
ャル層を除去する工程と、 前記拡散マスク層を全面除去する工程と、 前記第２のエピタキシャル層上と前記第２導電型領域上
とにオーミック電極を形成する工程とからなることを特
徴とする接合型電界効果トランジスタの製造方法。 - （２）半絶縁性基板に第１導電型の第１のエピタキシャ
ル層を形成する工程と、 この第１のエピタキシャル層上に前記第１導電型で高不
純物濃度の第２のエピタキシャル層を形成する工程と、 この第２のエピタキシャル層上に拡散マスク層を形成す
る工程と、 この拡散マスク層に窓部を形成する工程と、この窓部よ
り前記第２のエピタキシャル層を通して第１のエピタキ
シャル層に不純物を拡散し、第２導電型領域を形成する
工程と、 前記拡散マスク層を全面除去し、前記第２のエピタキシ
ャル層上にソース及びドレイン電極を形成する工程と、 このソース及びドレイン電極をマスクとして前記第２の
エピタキシャル層を除去する工程と、前記第２導電型領
域上にゲート電極を形成する工程とからなることを特徴
とする接合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20058690A JPH0484440A (ja) | 1990-07-27 | 1990-07-27 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20058690A JPH0484440A (ja) | 1990-07-27 | 1990-07-27 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484440A true JPH0484440A (ja) | 1992-03-17 |
Family
ID=16426811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20058690A Pending JPH0484440A (ja) | 1990-07-27 | 1990-07-27 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484440A (ja) |
-
1990
- 1990-07-27 JP JP20058690A patent/JPH0484440A/ja active Pending
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