JP2013500606A - Ｉｉｉ族窒化物半導体デバイス及びその製造方法 - Google Patents

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Abstract

ＩＩＩ族窒化物トランジスタ・デバイスを形成する方法は、ＩＩＩ族窒化物半導体層上に保護層を形成するステップと、ＩＩＩ族窒化物半導体の一部を露出するように保護層を貫通するビアホールを形成するステップと、保護層上にマスキングゲートを形成するステップとを含む。マスキングゲートは、ビアホールの幅より大きい幅を有する上部を含み、ビアホールの中に延びる下部を有する。この方法はさらに、マスキングゲートを注入マスクとして用いて、ＩＩＩ族窒化物層内にソース／ドレイン領域を注入するステップを含む。
【選択図】図１Ｆ

Description

本発明は、半導体デバイスに関し、より具体的には、トランジスタ及び関連するデバイスの製造方法に関する。
シリコン（Ｓｉ）及びガリウムヒ素（ＧａＡｓ）といった材料は、低めの電力用の半導体デバイス、そしてＳｉの場合には低めの周波数用途の半導体デバイスにおける用途が広く見いだされている。しかしながら、これらのありふれた半導体材料は、例えば、そのバンドギャップが比較的小さい（例えば、室温において、Ｓｉの場合には１．１２ｅＶ、ＧａＡｓの場合には１．４２ｅＶ）及び／又は破壊電圧が比較的小さいため、より高電力及び／又は高周波用途にはあまり適していない場合がある。
Ｓｉ及びＧａＡｓによって提示される難点に鑑みて、高電力、高温及び/又は高周波数の用途及びデバイスにおける関心は、炭化シリコン（アルファＳｉＣの場合、室温において２．９９６ｅＶ）及びＩＩＩ族窒化物（例えば、ＧａＮの場合、室温において３．３６ｅＶ）のようなバンドギャップの大きい半導体材料へと移ってきた。これらの材料は、典型的には、ガリウムヒ素及び／又はシリコンと比較して、より高い電界絶縁破壊強度及びより高い電子飽和速度を有し得る。
高電力及び／又は高周波数用途のために特に注目されているデバイスは、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）としても知られる高電子移動度トランジスタ（ＨＥＭＴ）である。ＨＥＭＴデバイス内では、異なるバンドギャップ・エネルギーを有する２つの半導体材料のヘテロ接合部において２次元電子ガス（２ＤＥＧ）が形成され得る。バンドギャップが小さい方の材料は、バンドギャップが大きい方の材料より高い電子親和力を有することができる。２ＤＥＧは、非ドープの（「意図せずドープされた」）バンドギャップが小さい方の材料内の蓄積層であり、例えば１０13キャリア／ｃｍ2を超える比較的高いシート電子濃度を含むことができる。それに加えて、バンドギャップが大きい方の半導体内で発生した電子が２ＤＥＧに移動することがあり、イオン化不純物散乱が少ないため、比較的高い電子移動度が可能になる。この比較的高いキャリア濃度と比較的高いキャリア移動度という組み合わせは、ＨＥＭＴに比較的大きい相互コンダクタンスを与えることが可能であり、高周波数用途に関して金属半導体電解効果型トランジスタ（ＭＥＳＦＥＴ）に勝る性能の利点をもたらすことができる。
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で作られる高電子移動度トランジスタは、比較的高い破壊電界、比較的広いバンドギャップ、比較的大きい伝導帯オフセット、及び／又は比較的高い飽和電子ドリフト速度といった材料特性の組み合わせにより、大量のＲＦ電力を発生させることが可能である。２ＤＥＧ内の電子の大部分は、ＡｌＧａＮにおける分極に起因したものであり得る。
ＧａＮ／ＡｌＧａＮ系のＨＥＭＴは、既に実証されている。例えば、特許文献１及び特許文献２は、ＡｌＧａＮ／ＧａＮ系のＨＥＭＴ構造体及び製造方法を記載する。さらに、同一出願人による、引用によりここに組み入れられるＳｈｅｐｐａｒｄ他の特許文献３は、半絶縁性炭化シリコン基板と、基板上の窒化アルミニウムバッファ層と、バッファ層上の絶縁性窒化ガリウム層と、窒化ガリウム層上の窒化アルミニウムガリウムバリア層と、窒化アルミニウムガリウム活性構造体上のパッシベーション層とを有するＨＥＭＴデバイスを記載する。さらに、これもまた同一出願人による、引用によりここに組み入れられるＳｈｅｐｐａｒｄ他の特許文献４は、デバイスのオーミックコンタクトのアニール中に生じることがある、トランジスタのゲート領域内の半導体に対する損傷を低減することができる、保護層及び／又は低損傷凹部製造技術を含むＨＥＭＴデバイスを記載する。
米国特許第５，１９２，９８７号明細書 米国特許第５，２９６，３９５号明細書 米国特許第６，３１６，７９３号明細書 米国特許出願公開第２００５／０１７０５７４号明細書 米国特許出願公開第２００２／００６６９０８号明細書 米国特許出願公開第２００２／０１６７０２３号明細書 米国再発行特許発明第３４，８６１号明細書 米国特許第４，９４６，５４７号明細書 米国特許第５，２００，０２２号明細書 米国特許第６，２１８，６８０号明細書 米国特許第５，２１０，０５１号明細書 米国特許第５，３９３，９９３号明細書 米国特許第５，５２３，５８９号明細書 米国特許第５，２９２，５０１号明細書 米国特許出願公開第２００３／０１０２４８２号明細書 米国特許出願公開第２００２／００６６９０８号
Ｙｕ他著「Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｅｎｇｉｎｅｅｒｉｎｇ ｉｎ ＩＩＩ−ｎｉｔｒｉｄｅｓ ｖｉａ ｔｈｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、第７３巻、第１３号、１９９８年
幾つかの実施形態によるＩＩＩ族窒化物トランジスタ・デバイスを形成する方法は、ＩＩＩ族窒化物半導体層上に保護層を形成するステップと、ＩＩＩ族窒化物半導体層の一部を露出するように保護層を貫通するビアホールを形成するステップと、保護層上にマスキングゲートを形成するステップとを含む。マスキングゲートは、ビアホールの幅より大きい幅を有する上部を含み、ビアホールの中に延びる下部を有する。マスキングゲートの上部の外縁からビアホールの縁までの横方向の距離は約３００ｎｍ未満とすることができる。この方法はさらに、マスキングゲートを注入マスクとして用いて、ＩＩＩ族窒化物半導体層内にソース／ドレイン領域を注入するステップを含む。
幾つかの実施形態は、マスキングゲートを除去するステップと、ビアホール内に導電性材料を堆積するステップとを含む。
保護層は、第１の保護層を含むことができ、この方法はさらに、ソース／ドレイン領域を注入した後で、第１の保護層及びマスキングゲート上に第２の保護層を形成するステップと、マスキングゲートを露出するように第２の保護層をエッチングするステップとを含むことができる。マスキングゲートを除去するステップは、第２の保護層をエッチングした後でマスキングゲートを除去し、第２の保護層内にアパーチャを形成するステップを含むことができる。
この方法はさらに、マスキングゲートを除去した後、ビアホールの中、及び第２の保護層内のアパーチャの中に導電性材料を堆積するステップと、ゲート・コンタクトを形成するように導電性材料をパターン形成するステップとを含むことができる。ゲート・コンタクトの一部は、保護層を横切って横方向に延びることができる。ゲート・コンタクトの第２の部分は、第２の保護層内のアパーチャを越えて第２の保護層を横切って横方向に延びることができる。
この方法はさらに、ゲート・コンタクト上に金属被覆層を形成するステップを含むことができる。
マスキングゲートの外縁からビアホールの縁までの横方向の距離は、幾つかの実施形態において約１００ｎｍから約３００ｎｍまでとすることができる。幾つかの実施形態において、ビアホールは約１００ｎｍの幅を有する。
マスキングゲートを形成するステップは、保護層上に第１のレジスト層を形成するステップと、第１のレジスト層上に、第１のレジスト層が第２のレジスト層と保護層との間に存在するように第２のレジスト層を形成するステップと、第１のレジスト層及び第２のレジスト層を、第１のレジスト層内に第１のアパーチャが、第２のレジスト層内に第２のアパーチャがそれぞれ形成されるようにパターン形成するステップとを含むことができる。第１のアパーチャは第２のアパーチャと保護層との間に存在し、第１のアパーチャは第２のアパーチャより大きい幅を有する。ビアホールを形成するステップは、第２のレジスト層をエッチングマスクとして用いて、保護層をエッチングするステップを含むことができる。
マスキングゲートを形成するステップは、第１のアパーチャ及びビアホール内にマスキング材料を堆積するステップを含むことができる。マスキング材料は、保護層及びＩＩＩ族窒化物層に対してエッチング選択性を有することができる。
第１のアパーチャ及びビアホール内にマスキング材料を堆積するステップは、第１のアパーチャ及びビアホール内に窒化アルミニウムを堆積するステップを含むことができる。
第１のレジスト及び第２のレジストは、異なる現像剤感度を有する電子ビームレジストを含み、第１のレジスト層及び第２のレジスト層をパターン形成するステップは、第１のレジスト層及び第２のレジスト層を電子ビームに露光させ、異なる現像剤を用いて、第１のレジスト層及び第２のレジスト層を現像するステップを含むことができる。
この方法はさらに、マスキングゲートをそのままの状態にして、注入されたソース／ドレイン領域をアニールするステップを含むことができる。マスキングゲートは、注入されたソース／ドレイン領域をアニールした後で除去することができる。
この方法はさらに、ソース／ドレイン領域をアニールした後で、マスキングゲートを除去する前に、保護層を除去するステップと、マスキングゲートを除去する前に、ＩＩＩ族窒化物層及びマスキングゲート上に第２の保護層を形成するステップとを含むことができる。
この方法はさらに、マスキングゲートを形成する前に、第２のアパーチャの幅を拡げるステップを含むことができる。マスキングゲートの幅は、第２のアパーチャの拡げられた幅により定めることができる。第２のアパーチャの幅を拡げるステップは、第２のレジスト層をアッシングするステップを含むことができる。
マスキングゲートは、高融点金属、窒化アルミニウム、多結晶シリコン及び／又は金属シリサイドを含むことができる。
保護層は窒化シリコンを含むことができる。
幾つかの実施形態によるＩＩＩ族窒化物ベースの半導体デバイスは、ＩＩＩ族窒化物の半導体層と、ＩＩＩ族窒化物の半導体層内の離間されたソース及びドレイン領域と、ＩＩＩ族窒化物半導体層上の保護層とを含む。保護層は、該保護層を貫通し、ＩＩＩ族窒化物半導体層を露出させるビアホールを含む。ゲート・コンタクトが、ビアホール内に存在する。ソース領域及びドレイン領域の少なくとも一方の縁が、ゲート・コンタクトの縁から約３００ｎｍ又はそれ未満の範囲内に配置される。幾つかの実施形態において、ソース領域及びドレイン領域の少なくとも一方の縁は、ゲート・コンタクトの縁から約１００ｎｍから３００ｎｍ以内に配置される。
デバイスはさらに、保護層上に第２の保護層を含んでいてもよく、該第２の保護層は、該保護層を貫通する、ビアホールと位置合わせされたアパーチャを含む。ゲート・コンタクトは、アパーチャ内に存在することができ、第２の保護層の一部を横切って横方向に延びることができる。
本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明の幾つかの実施形態によるトランジスタ・デバイスを示す断面図である。 本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。 本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
本発明は、本発明の実施形態が示された添付の図面を参照して、以下、より詳細に説明される。しかしながら、本発明は、ここで述べられる実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が十分かつ完全なものとなるように、そして当業者に本発明の範囲を十分に伝えられるように提供される。図面において、層及び領域の大きさ及び相対的な大きさは、分かり易くするために誇張されている場合がある。全体を通して、同様の番号は、同様の要素を指す。
層、領域又は基板のような要素が別の要素「上に」ある、又は「の上に」延びるものとして言及されている場合、これは、直接、他の要素上にあり、若しくはその上に延びていることもあり、又は、介在する要素が存在することもあることが理解されるであろう。対照的に、ある要素が別の要素「の直接上に」ある又は「の上に直接」延びるものとして言及されている場合、介在する要素は存在しない。ある要素が別の要素「に接続される」又は「に結合される」ものとして言及されている場合、これは、直接、他の要素に接続され、若しくは結合されていることもあり、又は、介在する要素が存在することもあることもまた理解されるであろう。対照的に、ある要素が別の要素「に直接接続される」又は「に直接結合される」ものとして言及されている場合、介在する要素は存在しない。
第１及び第２などの用語は、ここでは、種々の要素を説明するために用いることができるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、１つの要素を、別の要素と区別するために用いられているに過ぎない。例えば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と称することもでき、同様に、第２の要素を第１の要素と称することもできる。
さらに、「下」又は「下部」及び「上」又は「上部」のような相対語は、ここでは、図に示されているときの１つの要素の別の要素に対する関係を説明するために用いることができる。相対語は、図に描かれた向きに加えて、異なる向きのデバイスを包含するように意図されることが理解されるであろう。例えば、図のうちの１つにおけるデバイスが回転された場合、他の要素の「下」側にあるものとして記述された要素は、他の要素の「上」側の向きになる。例示的な用語「下」は、図の具体的な向きに応じて、「下」及び「上」の両方の向きを含むことができる。同様に、図のうちの１つにおけるデバイスが回転された場合、他の要素の「下方」又は「真下」にあるものとして記述された要素は、他の要素の「上方」の向きになる。したがって、例示的な用語「下方」又は「真下」は、上方及び下方の両方の向きを含むことができる。
ここで本発明の説明に用いられる用語は、特定の実施形態を説明するためのものであり、本発明を限定することを意図するものではない。本発明の説明及び添付の特許請求の範囲に用いられる場合、単数形の不定冠詞及び定冠詞は、文脈が明らかにそうでないことを示していない限り、複数形も含むことが意図される。ここで用いられる場合、「及び／又は」という用語は、関連付けられて列挙された項目のうちの１つ又はそれ以上のいずれか及びすべての可能な組み合わせを指し、かつそれらを包含することもまた理解されるであろう。「含む」及び／又は「含んでいる」という用語は、本明細書において用いられる場合、言及された特徴、整数、ステップ、動作、要素、及び／又は成分の存在を指定するが、１つ又はそれ以上のその他の特徴、整数、ステップ、動作、要素、成分、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
本発明の実施形態は、ここでは本発明の理想化された実施形態（及び中間構造体）の概略図である断面図を参照して説明される。そのため、例えば、製造技術及び／又は公差の結果として、図の形状からの変形が予期される。したがって、本発明の実施形態は、ここで示された特定の領域の形状に限定されると解釈されるべきではなく、例えば製造加工の結果である、形状における偏差を含むものと解釈されるべきである。例えば、矩形として示された注入された領域は、典型的には、丸みを帯びた又は湾曲した特徴を有しており、及び／又は、注入領域から非注入領域へと２成分で変化するのではなく、その縁部において注入濃度勾配を有する。同様に、注入により形成される埋め込み領域は、その埋め込み領域と、注入が行われる表面との間の領域内にある程度の注入をもたらすことがある。したがって、図中で示される領域は、本質的に概略的なものであり、それらの形状は、デバイスの領域の実際の形状を示すことを意図するものではなく、本発明の範囲を限定することを意図するものでもない。
特段の断りのない限り、本発明の実施形態を開示するために用いられる、技術用語及び科学用語を含むすべての用語は、本発明が属する技術分野の当業者によって一般的に理解される意味と同じ意味を有するものであり、本発明を記載した時点で公知の特定の定義に必ずしも限定されない。したがって、これらの用語は、そのような時点の後で創出された等価な用語を含むことができる。通常用いられる辞書で定義されているような用語は、本明細書及び関連のある技術分野の文脈内でのその用語の意味と矛盾しない意味を有するものと解釈されるべきであり、ここで明白にそのように定義されない限り、理想化された又は過度に形式的な意味合いで解釈されるものではないことが、さらに理解されるであろう。ここで言及されるすべての刊行物、出願、特許、及び他の参考文献は、その全体が引用により組み入れられる。
本発明の実施形態は、ＩＩＩ族窒化物ベースのデバイスのような窒化物ベースのＨＥＭＴでの使用に特にふさわしく適したものであり得る。本明細書で用いられる場合、「ＩＩＩ族窒化物」という用語は、窒素と、周期表のＩＩＩ族の元素、通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び／又はインジウム（Ｉｎ）との間で形成された半導体化合物を指す。この用語は、ＡｌＧａＮ及びＡｌＩｎＧａＮのような三元又は四元化合物のことも指す。当業者にはよく理解されるように、ＩＩＩ族元素は、窒素と結合して、二元化合物（例えば、ＧａＮ）、三元化合物（例えば、ＡｌＧａＮ、ＡｌＩｎＮ）、及び四元化合物（ＡｉＩｎＧａＮ）を形成することができる。これらの化合物はすべて、１モルの窒素が合計で１モルのＩＩＩ族元素と結合する実験式を有することができる。したがって、ＡｌxＧａ1-xＮのような式を用いてこれらの化合物を記述することができ、式中、０≦ｘ≦１である。
本発明の実施形態を利用することができるＧａＮベースのＨＥＭＴの好適な構造体は、例えば、同一出願人による特許文献３及び２００１年７月１２日に出願され、２００２年６月６日に公開された「ＡＬＵＭＩＮＵＭ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ／ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＨＩＧＨ ＥＬＥＣＴＲＯＮ ＭＯＢＩＬＩＴＹ ＴＲＡＮＳＩＳＴＯＲＳ ＨＡＶＩＮＧ Ａ ＧＡＴＥ ＣＯＮＴＡＣＴ ＯＮ Ａ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＢＡＳＥＤ ＣＡＰ ＳＥＧＭＥＮＴ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＳＡＭＥ」と題する特許文献５、Ｓｍｏｒｃｈｋｏｖａ他の、２００２年１１月１４日に公開された「ＧＲＯＵＰ−ＩＩＩ ＮＩＴＲＩＤＥ ＢＡＳＥＤ ＨＩＧＨ ＥＬＥＣＴＲＯＮ ＭＯＢＩＬＩＴＹ ＴＲＡＮＳＩＳＴＯＲ （ＨＥＭＴ） ＷＩＴＨ ＢＡＲＲＩＥＲ／ＳＰＡＣＥＲ ＬＡＹＥＲ」と題する特許文献６、及び２００３年７月１１に出願された「ＮＩＴＲＩＤＥ−ＢＡＳＥＤ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＡＢＲＩＣＡＴＩＯＮ ＴＨＥＲＥＯＦ ＵＳＩＮＧ ＮＯＮ−ＥＴＣＨＥＤ ＣＯＮＴＡＣＴ ＲＥＣＥＳＳＥＳ」と題する米国特許出願番号第１０／６１７，８４３号に記載されており、これらの開示は全体が引用によりここに組み入れられる。
本発明の幾つかの実施形態は、比較的高い周波数（例えば、Ｘバンド周波数領域より上）で動作するデバイス、特にミリ波無線周波数（ＲＦ）デバイスの場合には、トランジスタのソース／ドレイン領域をゲート金属と非常に近接させることが望ましい場合があるということの認識から生じ得る。しかしながら、従来のリソグラフ技術では、ソース／ドレイン注入部をゲート金属から所望の距離内に確実に配置することは不可能であり得る。したがって、幾つかの実施形態は、ソース／ドレイン注入部をゲート金属の非常に近くに、例えばゲート金属の約１００から３００ｎｍ以内に確実に形成することができる、ゲート金属及びソース／ドレイン注入部の自己整合型形成方法を提供する。
図１Ａから図１Ｉは、本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す断面図である。ここで図１Ａを参照すると、トランジスタ・デバイスをその上に形成することができる基板１０が設けられる。基板１０上にチャネル層２０が形成され、チャネル層２０上にバリア層２２が形成される。
基板１０は、半絶縁性炭化シリコン（ＳｉＣ）基板とすることができ、これは例えば４Ｈポリタイプの炭化シリコンとすることができる。その他の炭化シリコンのポリタイプの候補は、３Ｃ、６Ｈ、及び１５Ｒポリタイプを含むことができる。「半絶縁性」という用語は、本明細書においては、絶対的な意味ではなく説明的なものとして用いられている。本発明の幾つかの実施形態において、炭化シリコンのバルク結晶は、室温において約１×１０5Ω−ｃｍ以上の抵抗率を有することができる。
炭化シリコンは、ＩＩＩ族窒化物デバイスに一般的な基板材料であり得るサファイア（Ａｌ2Ｏ3）よりも、ＩＩＩ族窒化物（チャネル層２０及び／バリア層２２において使用さすることができる）により近い結晶格子整合を有する。格子整合がより近いことで、サファイア上で一般に得られるＩＩＩ族窒化物フィルムよりも高品質のＩＩＩ族窒化物フィルムを得ることができる。炭化シリコンはまた、比較的高い熱伝導率を有しており、そのため、炭化シリコン上に形成されるＩＩＩ族窒化物デバイスの総出力電力は、サファイア及び／又はシリコン上に形成された同様なデバイスのように基板の熱放散による制限を受けないようにすることができる。また、半絶縁性の炭化シリコン基板は、デバイスの分離、及び寄生容量の低減をもたらすことができる。本発明の幾つかの実施形態において用いることができる例示的なＳｉＣ基板は、例えば、本発明の譲受人であるノースカロライナ州ダラム所在のＣｒｅｅ，Ｉｎｃ．により製造されており、そのような基板を製造するための方法は、例えば、特許文献７、特許文献８、特許文献９及び特許文献１０に記載されており、これらの開示はその全体が引用によりここに組み入れられる。同様に、ＩＩＩ族窒化物のエピタキシャル成長についての技術は、例えば、特許文献１１、特許文献１２、特許文献１３及び特許文献１４に記載されており、これらの開示もまたその全体が引用によりここに組み入れられる。
炭化シリコンを基板として採用することができるが、本発明の実施形態は、サファイア（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、Ｌｕ2Ｏ3／Ｇａ2Ｏ3（ＬＧＯ）、酸化亜鉛（ＺｎＯ）、Ｌｕ2Ｏ3／Ａｌ2Ｏ3（ＬＡＯ）、リン化インジウム（ＩｎＰ）などのようなあらゆる適切な基板を基板１０のために用いることができることが理解される。成長基板の存在は随意的であり、デバイスのチャネル層２０及びバリア層２２を含むエピタキシャル層２２を、成長基板から取り外し、より適した機械的、熱的及び／又は電気的特性を提供することができるキャリア基板、サブマウント、パッケージ本体又はその他の支持体上に載せることができることがさらに理解されよう。したがって、以降の図中では基板は図示されない。
随意的なバッファ層、核形成層及び／又は遷移層（図示せず）を基板１０上に設けることもできる。例えば、炭化シリコン基板とデバイスの残りの部分との間に適切な結晶構造遷移を与えるために、ＡｌＮバッファ層を設けることができる。さらに、例えば、その開示がここにあたかも完全に記述されたかの如くに引用によりここに組み入れられる、同一出願人による、２００２年７月１９日に出願され、２００３年６月５日に公開された「ＳＴＲＡＩＮ ＢＡＬＡＮＣＥＤ ＮＩＴＲＩＤＥ ＨＥＴＲＯＪＵＮＣＴＩＯＮ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＳＴＲＡＩＮ ＢＡＬＡＮＣＥＤ ＮＩＴＲＩＤＥ ＨＥＴＥＲＯＪＵＮＣＴＩＯＮ ＴＲＡＮＳＩＳＴＯＲＳ」と題する特許文献１５、及び２００１年１２月３日に出願された「ＳＴＲＡＩＮ ＢＡＬＡＮＣＥＤ ＮＩＴＲＩＤＥ ＨＥＴＥＲＯＪＵＮＣＴＩＯＮ ＴＲＡＮＳＩＳＴＯＲ」と題する米国特許仮出願番号第６０／３３７，６８７号に記載されているように、歪み平衡化遷移層を設けることもできる。
引き続き図１Ａを参照すると、基板１０上にチャネル層２０が設けられる。チャネル層２０は、上述のように、バッファ層、遷移層及び／又は核形成層を用いて、基板１０上に堆積することができる。チャネル層２０は、圧縮歪み下にあってもよい。さらに、チャネル層２０並びに／又はバッファ層、核形成層及び／又は遷移層は、有機金属化学気相成長法（ＭＯＣＶＤ）により、又は分子線エピタキシ（ＭＢＥ）及び／又はハイドライド気相成長（ＨＶＰＥ）のような当業者に公知のその他の技術により堆積することができる。本発明の幾つかの実施形態において、チャネル層２０は、ＧａＮのようなＩＩＩ族窒化物層とすることができる。チャネル層２０は、窒化ガリウムインジウム（ＩｎＧａＮ）、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などのような他のＩＩＩ族窒化物層を含むこともできる。チャネル層２０は、非ドープ（すなわち「意図的せずドープされた」）とすることができ、約２０Åを超える厚さまで成長させることができる。チャネル層２０は、超格子又はＧａＮ、ＡｌＧａＮなどの組み合わせのような多層構造体とすることもできる。
さらに図１Ａに示されるように、チャネル層２０上にバリア層２２が設けられる。例えば、バリア層２２は、チャネル層２０上にエピタキシャルに形成することができる。バリア層２２は、ＡｌxＧａ1-xＮ（ここで０＜ｘ＜１である）のようなＩＩＩ族窒化物層とすることができる。バリア層２２は、ＡｌＩｎＧａＮ、ＡｌＮ、及び／又はこれらの層の組み合わせのようなその他のＩＩＩ族窒化物層を含むこともできる。バリア層２２は、例えば、約０．１ｎｍから約１００ｎｍまでの厚さとすることができるが、亀裂又は実質的な欠陥形成をその中で生じさせるほどの厚さにはしなくてもよい。本発明の特定の実施形態において、バリア層２２は、高度にドープされたｎ型層とすることができる。例えば、バリア層２２は、約１０19ｃｍ-3未満の濃度までドープすることができる。
本発明の幾つかの実施形態は、高電子移動度トランジスタ（ＨＥＭＴ）での使用に適用可能なものとすることができる。より詳細には、チャネル層とバリア層との間の界面がヘテロ接合を定めるように、チャネル層２０及びバリア層２２を異なるバンドギャップを有する材料で形成することができる。例えば、チャネル層２０は、バリア層２２のバンドギャップより小さいバンドギャップを有するものとすることができる。したがって、チャネル層２０とバリア層２２との間の接合部において、チャネル層２０の伝導帯の端のエネルギーは、バリア層２２の伝導帯の端のエネルギーよりも小さくすることができ、チャネル層２０は、バリア層２２よりも大きい電子親和度を有することができる。例えば、チャネル層２０及びバリア層２２の両方がＩＩＩ族窒化物層で形成される場合、チャネル層２０はＧａＮ層とすることができ、バリア層２２はＡｌＧａＮ層とすることができる。
本発明の特定の実施形態による層の例は、その開示がここにあたかも完全に記述されたかの如くに引用によりここに組み入れられる、Ｓｍｏｒｃｈｋｏｖａ他の「ＧＲＯＵＰ ＩＩＩ ＮＩＴＲＩＤＥ ＢＡＳＥＤ ＨＩＧＨ ＥＬＥＣＴＲＯＮ ＭＯＢＩＬＩＴＹ ＴＲＡＮＳＩＳＴＯＲ （ＨＥＭＴ） ＷＩＴＨ ＢＡＲＲＩＥＲ／ＳＰＡＣＥＲ ＬＡＹＥＲ」と題する特許文献６に記載されている。本発明の特定の実施形態において、バリア層２２は、バリア層２２がオーミックコンタクト金属の下に埋め込まれたときに分極効果によりチャネル層２０とバリア層２２との間の界面において有意なキャリア濃度を誘導するのに十分な、厚さ、Ａｌ組成、及び／又はドーピングを有するものとすることができる。また、バリア層２２は、バリア層２２と後で形成される保護層との間の界面に堆積されるイオン化不純物によるチャネル内での電子の散乱を低減するか又は最小にするのに十分なほど厚くすることができる。
さらに、本発明の他の実施形態において、チャネル層及びバリア層２２は、異なる格子定数を有するものとすることができる。例えば、バリア層２２は、チャネル層２０より小さい格子定数を有する比較的薄い層とすることができ、その結果、バリア層２２は二層間の界面で「延伸する」。したがって、擬似格子整合（ｐｓｅｕｄｏｍｏｒｐｈｉｃ）ＨＥＭＴ（ｐＨＥＭＴ）デバイスを提供することができる。
さらに図１Ａに示されるように、バリア層２２上に保護層２４が形成される。保護層２４は、窒化シリコン（ＳｉxＮy）、窒化アルミニウム（ＡｌＮ）、二酸化シリコン（ＳｉＯ2）及び／又は他の適切な保護材料のような誘電体材料とすることができる。他の材料を保護層２４に利用することもできる。例えば、保護層２４は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウム及び／又は酸窒化アルミニウムも含むこともできる。さらに、保護層２４は、単一層とすることもでき、又は均一な及び／又は不均一な組成の多重層を含むこともできる。
保護層２４は、バリア層２２上に形成されるブランケットとすることができる。例えば、保護層２４は、高品質スパッタリング及び／又はプラズマ化学気相成長（ＰＥＣＶＤ）により形成される窒化シリコン（ＳｉＮ）層とすることができる。保護層２４は、約３０ｎｍの厚さを有することができるが、他の厚さの層を利用することもできる。例えば、保護層は、その後のオーミックコンタクトのアニール中に下の層を保護するのに十分な厚さとすることができる。そのような目的のためには、２又は３単分子層程度の薄さの層で十分であり得る。しかしながら、一般に、保護層２４は、約１０ｎｍから約５００ｎｍまでの厚さを有するものとすることができる。また、高品質ＳｉＮ保護層は、ＩＩＩ族窒化物層のＭＯＣＶＤ成長と共にその場（インサイチュ）で成長させることができる。
本発明の特定の実施形態において、保護層２４はＳｉＮとすることができる。ＳｉＮ保護層は、ＰＶＤ及び／又はＣＶＤにより形成することができ、圧縮歪み又は引張歪み下で不定比的であり得る。例えば、ＳｉＮ保護層は、約−１００ＭＰａから約１００ＭＰａまでの間の応力を有することができる。本発明の特定の実施形態において、ＳｉＮ保護層は、６３３ｎｍ波長において約１．６から約２．２までの屈折率を有することができる。特定の実施形態において、ＳｉＮ保護層の屈折率は、１．９８±０．０５とすることができる。
さらに図１Ａを参照すると、第１のレジスト層２６及び第２のレジスト層２８が保護層２４上に形成される。幾つかの実施形態において、第１のレジスト層２６及び第２のレジスト層２８は、異なる現像剤感度を有するポジ型電子ビームレジストを含むことができる。幾つかの他の実施形態において、第１のレジスト層２６及び第２のレジスト層２８は、異なるフォトレジストを含むことができる。例えば、幾つかの実施形態において、第１のレジスト層２６は、ＭｉｃｒｏＣｈｅｍから入手されるＬＯＲのような、ポリメチルグルタルイミド（ＰＭＧＩ）ベースのリフトオフレジスト（ＬＯＲ）とすることができ、一方、第２のレジスト層２８は、Ｒｏｈｍ＆Ｈａａｓから入手されるＭＥＧＡＰＯＳＩＴ（商標）ＳＰＲ（商標）６６０のような、標準的なノボラック・ベースのフォトレジストを含むことができる。第１のレジスト層２６は、少なくとも約０．２μｍから約０．５μｍまでの厚さを有するものとすることができる。
図１Ｂを参照すると、第２のレジスト層２８は、フォトリソグラフィ又は電子ビームリソグラフィを用いて露光され、幅ｗ１を有するアパーチャ２８Ａをその中に形成するように現像される。幅ｗ１は、約６０ｎｍから約６００ｎｍまでの範囲とすることができる。幾つかの実施形態において、幅ｗ１は、約１００ｎｍとすることができる。
アパーチャ２６Ａが、第１のレジスト層２６内に形成され、第２のレジスト層２８内のアパーチャ２８Ａと位置合わせされる。アパーチャ２６Ａは、アパーチャ２８Ａの幅ｗ１より大きい第２の幅ｗ２を有するように形成される。
幾つかの実施形態において、アパーチャ２６Ａは、第２のレジスト層２８内のアパーチャ２８Ａと同時に第１のレジスト層内に形成することができる。例えば、第１のレジスト層２６及び第２のレジスト層２８は、異なる現像剤感度を有する異なるレジスト材料を含むことができる。第１のレジスト層２６及び第２のレジスト層２８の両方を同時に露光し、現像することができる。しかしながら、その現像剤感度が異なることから、第１のレジスト層２６の方が第２のレジスト層２８よりも多量に現像されて除去され、第１のレジスト層２６内で第２のレジスト層２８よりも大きいアパーチャ２６Ａを形成することができる。
幾つかの他の実施形態において、単一の露光の後、第２のレジスト層２８内のアパーチャ２８Ａを第１のステップで第１の現像剤を用いて現像することができ、一方、第１のレジスト層２６内のアパーチャ２６Ａを別個のステップで第２の現像剤を用いて現像することができる。
図１Ｃを参照すると、ビアホール２４Ａを、例えば適切なエッチング化学物質を用いた乾式エッチングにより保護層２４内にエッチングすることができる。例えば、ＳｉＮ保護層２４は、ＳＦ6のようなフッ化物ベースの化学物質による、反応性イオンエッチング（ＲＩＥ）及び／又は誘導結合プラズマ（ＩＣＰ）エッチングを用いてエッチングすることができる。
幾つかの実施形態において、ビアホール２４Ａは、バリア層２２に対する低損傷エッチングを用いて形成することができる。低損傷エッチング技術の例は、誘導結合プラズマ又は電子サイクロトロン共鳴（ＥＣＲ）又はプラズマに対するＤＣ成分をもたないプラズマ分離形エッチングのような、反応性イオンエッチング以外のエッチング技術を含むことができる。例えば、ＳｉＯ2バリア層に対して、緩衝フッ化水素酸による湿式エッチングを用いることができる。ＳｉＮ及び／又はＳｉＯ2をＩＴＯ、ＳＣＯ、ＭｇＯなどのエッチング停止層まで選択的にエッチングし、その後、エッチング停止層の低損傷除去を行うこともできる。ＳｉＮバリア層については、ＳｉＯ2をエッチング停止層として用いることができる。そのような実施形態において、保護層２４は、ＳｉＮ、ＡｌＮ及び／又はＳｉＯ2層、並びにエッチング停止層を含むことができる。
第２のレジスト層２８は、ビアホール２４Ａをエッチングするためのエッチングマスクとして機能することができる。したがって、保護層２４内のビアホール２４Ａは、第２のレジスト層２８内のアパーチャ２８Ａの幅ｗ１と実質的に同じ幅を有することができる。
次に、図１Ｄを参照すると、第２のレジスト層２８内のアパーチャ２８Ａの幅が、幅ｗ３を有するように拡げられる。幾つかの実施形態においては、第２のレジスト層２８内のアパーチャ２８Ａは、第２のレジスト層２８をアッシングすることにより高水準の精度で拡げることができる。具体的には、第２のレジスト層２８は、酸素プラズマを用いて、及び／又は、例えば１００℃を上回るが１５０℃より低い温度でハードベークすることにより、アッシングすることができる。拡幅量は、アッシングプロセスの時間及び／又は温度を制御することによって制御することができる。
幾つかの実施形態において、幅ｗ３は、アパーチャ２８Ａの元の幅ｗ１より約２００ｎｍから６００ｎｍまでの範囲で幅広にすることができ、したがって、ビアホール２４Ａより約２００ｎｍから６００ｎｍだけ幅広にすることができる。
図１Ｅを参照すると、マスキングゲート材料３０が、ビアホール２４Ａと第１のレジスト層２６内のアパーチャ２６Ａとの中に堆積され、ビアホール２４Ａの中へと延びる下部３２Ａと、アパーチャ２６Ａ内にあって保護層２４を横切って横方向に延びる上部３２Ｂとを含む、マスキングゲート３２を形成する。本明細書で用いられる「横方向」という用語は、ゲートの下を電流が流れる方向に対して実質的に平行な方向を指す。マスキングゲート材料３０は、例えば、スパッタリング及び／又は蒸着により堆積することができる。マスキングゲート材料３０は、幾つかの実施形態において、二酸化シリコン及び／又は窒化アルミニウムのような絶縁材料を含むことができる。しかしながら、他の実施形態において、マスキングゲート材料は、高融点金属、多結晶シリコン及び／又は金属シリサイドのような材料を含むことができる。
一般に、マスキングゲート材料３０は、保護層２４の材料及びバリア層２２の材料に対してエッチング選択性を有する材料を含むことができる。さらに、マスキングゲート材料３０は、マスキングゲート３２が、後のプロセス・ステップにおいて注入マスクとして機能することを可能にするのに十分な厚さを有するように形成することができる。最後に、幾つかの実施形態において、マスキングゲート材料３０は、後のソース／ドレイン活性化アニール中に高いアニール温度に耐えることが可能な、かつそのようなアニール中にバリア層２２の表面を保護することが可能な材料を含むことができる。
マスキングゲート３２は、拡げられた第２のアパーチャ２８Ａの幅ｗ３により定められる幅ｗ４を有する。したがって、幅ｗ４は、ビアホール２４Ａの幅ｗ２より約２００ｎｍから６００ｎｍまでの範囲で幅広とすることができる。したがって、マスキングゲート３２の縁は、ビアホール２４Ａの縁を横方向に約１００ｎｍから３００ｎｍまでの範囲の距離だけ越えて延びることができる。
図１Ｆを参照すると、第１及び第２のレジスト層２４、２６が除去され、それにより、その上に形成された余分な量のマスキング材料３０が除去され、保護層２４及びバリア層２２上の所定の位置にマスキングゲート３２が残される。さらに図１Ｆを参照すると、保護層２４上にマスク２５が形成される。マスク２５は、フォトレジスト、又はＳｉＮ及び／又はＳｉＯ2のようなその他のいずれかの適切なマスク材料を含むことができる。例えば、保護層がＳｉＮを含む場合、マスク２５はＳｉＯ2のような酸化物を含むものとすることができ、逆もまた同様である。マスクは、注入イオンをブロックするように選択された厚さを有することができる。
次に、ソース／ドレイン領域３４が、保護層２４を通して、チャネル層２０及びバリア層２２の中に注入される。ソース／ドレイン注入の際に、マスキングゲート３２は、ゲートの縁に対するソース／ドレイン領域３４の横方向の位置決めを定める注入マスクとして機能する。したがって、活性化アニール前のソース／ドレイン領域３４の初期位置は、マスキングゲート３２がバリア層２２と接触するビアホール２４Ａの縁から約１００ｎｍから３００ｎｍまでの範囲内とすることができる。
具体的には、保護層２４の表面部分２４Ｂ並びにマスキングゲート３２が露出するようにマスク２５にウィンドウを開口し、このウィンドウを通して不純物イオン２７を保護層２４の中に注入し、注入されるイオンのうちの少なくとも一部がバリア層２２に達してその中に留まるようにする。さらに、注入されたイオンのうちの幾らかは、チャネル層２０に達してその中に留まってもよい。場合によっては、注入されたイオンは、保護層２４とバリア層２２との間の界面２９近くにピークを有する濃度プロファイルを形成する。しかしながら、注入ピークは、保護層２４とバリア層２２との間の界面２９から離れて（すなわち、上方又は下方に）位置してもよい。したがって、図１Ｆに示されるように、注入領域３１は、部分的にバリア層２２及び／又はチャネル層２０内に形成することができる。
注入条件は、１×１０18ｃｍ-3又はそれより高いピークドーパント濃度を有する注入領域３１を与えるように選択することができる。例えば、幾つかの実施形態において、注入の線量及びエネルギーは、約５×１０19ｃｍ-3のピークドーパント濃度を与えるように選択することができる。注入プロセスは、注入ドーパントの最終的なプロファイルを与えるように複数の注入ステップを含むことができる。例えば、注入プロセスは、第１の注入条件の組の下で実行される第１の注入ステップと、第２の注入条件の組の下で実行される後続の注入ステップとを含むことができる。２ステップより多くの注入ステップを行うことができる。
幾つかの実施形態において、注入は室温で行うことができる。注入エネルギー及び線量は、後述するように、所望のシート抵抗率を達成する、及び／又は低抵抗率のオーミックコンタクトをバリア層２２に対して製作することを可能にする注入プロファイルを与えるように、選択することができる。窒化物ベースの層内にｎ型注入領域を形成するために、注入イオンは、シリコン、硫黄及び／又は酸素イオンを含むことができる。
注入されたソース／ドレイン領域３４の形成の後、注入部を活性化アニールによって活性化することができる。マスク２５は、注入部の活性化アニールの前に、例えばフォトレジスト・ストリップ及び／又はエッチング・プロセスを用いて除去することができる。しかしながら、活性化アニールは、保護層２４及びマスキングゲート３２が所定の位置にある状態で行うことができる。特に、保護層２４及びマスキングゲート３２は、アニール中にバリア層２２の表面を保護することができる。活性化アニール中の拡散の結果として、ソース／ドレイン領域３４の横方向の位置決めがわずかに移動することがあることが理解されよう。しかしながら、ソース／ドレイン領域３４の縁からビアホール２４Ａの縁までの横方向の距離は、それでもなお依然として約１００ｎｍから約３００ｎｍまでの範囲内に入ることができる。そのうえ、ソース／ドレイン領域３４の横方向の位置決めが活性化アニール中の拡散の結果として移動する量は、アニール条件に基づいて予測可能であり得る。
活性化アニールは、例えばＮ2及び／又はＡrを含む、不活性雰囲気中で行うことができる。保護層２４がＳｉＮを含む場合、アニール雰囲気は、ＮＨ3を約０．１ミリバールから１０００ミリバールまでの範囲の分圧で含むことができる。より特定すれば、ＮＨ3は、約１０ミリバールから１００ミリバールまでの範囲の圧力を有することができる。特に、ＮＨ3は、約９０ミリバールの圧力を有することができる。ＮＨ3は、ＳｉＮ保護層２４の分解を減らすことを補助し得る。活性化アニールは、注入されたドーパントイオンを活性化するのに十分な温度であるが、下にある半導体層、すなわちバリア層２２が劣化する温度より低い温度で行うことができる。高温プロセス・ステップ中に保護層２４が存在することで、保護層がない場合に高温アニーリングによりもたらされることがある、バリア層２２を含めた下にあるエピタキシャル層に対する損傷を抑止することができる。例えば、バリア層２２がＡｌＧａＮを含む場合、活性化アニールは１０００℃より高い温度で行うことができる。
幾つかの実施形態において、注入部のアニール中にＮＨ3と共にＳｉＨ4を供給することができ、その場合、ＳｉＮをアニール中に保護層上に堆積することができる。
幾つかの実施形態において、活性化アニールは、約１０００℃から約１３００℃までの温度で行うことができ、幾つかの実施形態においては、約１１００℃のアニール温度で行うことができる。活性化アニールは、インサイチュで行われてもよく、及び／又は別個のアニールチャンバ内で行われてもよい。活性化アニールは、アニール温度に応じて、少なくとも約３０秒間又はそれより長く行うことができる。例えば、約１３００℃での急速熱アニール（ＲＴＡ）は、約３０秒間にわたっておこなうことができ、一方、約１０００℃での炉内アニールは、約３０分間にわたって行うことができる。特定の活性化時間及び温度の選択は、関与する材料の種類及び採用された特定の注入条件に応じて変わり得る。特定の実施形態において、アニール時間は、約３０秒間から約３０分間までの範囲にあるものとすることができる。
図１Ｇを参照すると、活性化アニール後、保護層２４上に第２の保護層３６を形成することができる。第２の保護層３６は、ＳｉＯ2及び／又はＳｉＮのような誘電体材料を含むことができる。第２の保護層は、マスキングゲート３２上にコンフォーマル層を形成するように、例えばスパッタリングにより形成することができる。第２の保護層３６は、マスキングゲート３２が保護層２４の上にある高さを下回る厚さを有するものとすることができる。幾つかの実施形態においては、第２の保護層は、約０．５μｍ未満の厚さを有することができる。
さらに図１Ｇを参照すると、第２の保護層３６上に随意的なレジスト層３８を形成することができる。
図１Ｈを参照すると、レジスト層３８及び第２の保護層３６を平坦化及び／又はエッチングして、マスキングゲート３２を露出させることができる。例えば、幾つかの実施形態においては、レジスト層３８及び第２の保護層３６は、化学的機械的研磨法を用いて平坦化することができる。幾つかの実施形態において、レジスト層３８は、アッシングによりエッチングすることができる。第２の保護層３６が窒化シリコン層である場合には、ＣＦ4のようなフッ素ベースの化学物質を用いた乾式エッチングによってエッチバックすることができる。幾つかの実施形態においては、酸素及びＣＦ4両方の混合物を用いて、レジスト層３８及び第２の保護層３６の両方をエッチバックすることができる。
第２の保護層をエッチバックしてマスキングゲート３２を露出させた後で、マスキングゲート３２を、例えばエッチングにより除去することができる。マスキングゲート３２がＡｌＮを含む実施形態においては、マスキングゲート３２は、未希釈ＴＭＡＨ（水酸化テトラメチルアンモニウム）ベースの現像剤でエッチングすることにより除去することができる。そのようなエッチャントは、第１又は第２の保護層２４、３６又はＡｌＧａＮバリア層２２に実質的に影響を与えることなく、スパッタリング及び／又は蒸着ＡｌＮを優先的にエッチングする。そのうえ、ＴＭＡＨは、バリア層として用いることができる及び／又はＡｌＧａＮバリア層２２上のキャッピング層として存在することができるエピタキシャル成長ＡｌＮをエッチングしないであろう。したがって、第１の保護層内のビアホール２４Ａからマスキングゲート３２が除去される。これにより、開口部３６Ａが第２の保護層３６内に形成される。
マスキングゲート３２が多結晶シリコンを含む場合には、エチレンジアミン−ピロカテコール（ＥＤＰ）のようなエッチャントを用いて、マスキングゲート３２を優先的に除去することができる。
さらに図１Ｈに示されるように、ソースドレイン・コンタクト４０を、例えばマスキングゲート３２の除去後にソース／ドレイン領域３４上に形成することができる。
幾つかの実施形態において、第１及び第２の保護層２４、３６は、ソース／ドレイン領域３４の一部を露出するようにパターン形成され、第１及び第２のオーミックコンタクトがソース／ドレイン領域３４上に形成される。例えば、下にあるソース／ドレイン領域３４を露出するように、第１及び第２の保護層２４、３６の中にウィンドウをエッチングすることができる。ウィンドウは、ソース／ドレイン領域３４に関して上述したように、パターン形成されたマスク及び低損傷エッチングを利用してエッチングすることができる。
さらに図１Ｈを参照すると、その後のフォトリソグラフィステップ及び蒸着を用いて、オーミック金属がソース／ドレイン領域３４の露出された部分の上に形成される。オーミック金属は、保護層２４内のウィンドウより小さくなるようにパターン形成され、オーミック金属をアニールして、第１及び第２のオーミックコンタクト４０がもたらされる。したがって、ソース／ドレインのオーミックコンタクト４０の縁は、隣接する保護層２４、３６から離間することができる。
好適なオーミック金属は、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、シリコン（Ｓｉ）、窒化チタンタングステン（ＴｉＷＮ）、タングステンシリサイド（ＷＳｉ）、レニウム（Ｒｅ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、金（Ａｕ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ）、窒化チタン（ＴｉＮ）、窒化タングステンシリコン（ＷＳｉＮ）及び／又は、白金（Ｐｔ）などのような高融点金属を含むことができる。
アニールは、比較的高温のアニールとすることができる。例えば、アニールは、約９００℃より高い温度で行うことができる。このようなオーミックコンタクトのアニールを用いることにより、オーミックコンタクト領域３０の抵抗を、比較的高抵抗から、例えば１Ωｍｍ未満にまで低くすることができる。それゆえ、本明細書で用いられる「オーミックコンタクト」という用語は、約１Ωｍｍ未満の接触抵抗を有する非整流性のコンタクトを指す。高温プロセス・ステップ中に保護層２４が存在することで、そうしたステップにより生じることがあるバリア層２２及びソース／ドレイン領域３４に対する損傷を低減し及び／又は抑止することができる。それゆえ、例えば、オーミックコンタクトの高温アニール後のゲート領域（すなわち、ソース／ドレイン領域３４間のチャネルの長さ）のシート抵抗は、成長させたまま（すなわち、コンタクトのアニール前）のゲート領域のシート抵抗と実質的に同じであり得る。
ソース／ドレイン・オーミックコンタクト４０は、オーミックコンタクト金属の形成及び／又はパターン形成の際の位置合わせ不良の公差を見越した十分な距離だけ保護層２４から離間することができる。例えば、ソース／ドレイン・オーミックコンタクト４０は、約０．１マイクロメートル（μｍ）から約０．２μｍまでの距離だけ保護層２４から離間することができる。後続の加熱ステップ中に保護層２４の中へと金属が拡散するとゲート・コンタクトとソース／ドレイン・オーミックコンタクト４０との間に短絡を生じさせることがあるので、その拡散の可能性を小さくするために、オーミック金属と保護層２４との間の接触を防止することが望ましいであろう。しかしながら、ソース／ドレイン・オーミックコンタクト４０と保護層２４との間の間隙は、保護層２４の保護目的を無効にするほど（及び／又はデバイスの性能を実質的に低下させるほど）大きくする必要はないが、オーミック材料と保護層２４との間で接触する危険をおかすほど小さくしなくてもよい。したがって、本発明の特定の実施形態において、間隙は、約０．１マイクロメートル（μｍ）から約０．５μｍまでの範囲とすることができる。
幾つかの実施形態において、ソース／ドレイン・オーミックコンタクト４０を形成するために、堆積された金属をアニールすることが必ずしも必要ではない場合があることが理解されよう。例えば、ソース／ドレイン・オーミックコンタクト４０がバリア層２２内のソース／ドレイン領域３４上に形成される場合、金属は、堆積されたそのままでオーミックであり得る。コンタクトのアニールが必要とされない場合があるので、ソース／ドレイン・オーミックコンタクト４０の金属が保護層２４に接触することが許容できる場合がある。そのため、本発明の幾つかの実施形態においては、バリア層２２への不純物の注入の結果として、それ以外の場合にはソース／ドレイン・オーミックコンタクト４０が保護層２４、３６から確実に離間するようにさせるために必要であり得るリソグラフィ・ステップを排除することができる。さらに、ソース／ドレイン・オーミックコンタクト４０は注入領域上に形成することができるので、このオーミックコンタクトは、非注入領域上に形成されるオーミックコンタクトより低い抵抗率を有することができる。したがって、本発明の幾つかの実施形態に従って形成されるデバイスのオン抵抗を低くすることができる。さらに、本発明の幾つかの実施形態は、その開示の全体が引用によりここに組み入れられる、現時点では共同出願人による、ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＩＭＰＬＡＮＴＥＤ ＲＥＧＩＯＮＳ ＡＮＤ ＰＲＯＴＥＣＴＩＶＥ ＬＡＹＥＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ ＴＨＥ ＳＡＭＥと題する米国特許出願番号１１／３０２，０６２号（代理人整理番号５３０８−６１９）、及びＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＳＥＬＦ ＡＬＩＧＮＥＤ ＲＥＦＲＡＣＴＯＲＹ ＣＯＮＴＡＣＴＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＴＨＥ ＳＡＭＥと題する米国特許出願番号第１１／４３４，８５３号（代理人整理番号５３０８−６３５）において論じられている半導体製造方法を採用することができる。
図１Ｉを参照すると、ビアホール２４Ａ及び開口部３６Ａ内にゲート・コンタクト４２が形成される。ゲート・コンタクト４２は、第１の保護層２４及び第２の保護層３６両方の上面の上にウィングが延びたＴ字形状を有することができる。ゲート・コンタクト４２は、蒸着／スパッタリング及びリフトオフにより堆積することができる。具体的には、ゲート電極４２は、保護層２４を貫通して、バリア層２２の露出部分に接触する。ゲート電極３２は、ビアホール２４Ａ内で保護層２４の対向する側壁に直接接して、二者間に間隙が形成されないように形成することができる。適切なゲート材料は、バリア層２４の組成に応じたものとすることができる。しかしながら、特定の実施形態においては、窒化物ベースの半導体材料に対するゲート・コンタクトを作ることが可能なＮｉ、Ｐｔ、ＮｉＳｉx、Ｃｕ、Ｐｄ、Ｃｒ、ＴａＮ、Ｗ及び／又はＷＳｉＮのような、従来の材料を用いることができる。
さらに図１Ｉを参照すると、ゲート電極４２の第１の部分４２Ａ（「ウィング」又は「サイドローブ」とも呼ばれる）は、ビアホール２４Ａの外側の保護層２４の表面部分の上に横方向に延びており、第１の保護層２４から垂直方向に離間されたゲート電極４２の第２の部分４２Ｂは、開口部３６Ａの外側の第２の保護層３１の表面部分の上に横方向に延びている。ゲート電極４２の第２の部分４２Ｂは、第１の部分４２Ａを横方向に越えて延びることができる。ビアホール２４Ａ及び開口部３６Ａは、今まで述べてきたプロセスにより自己整合することができるので、ゲート電極４２の第１の部分４２Ａが保護層２４の上に延びる長さは制御することができる。そのため、本発明の幾つかの実施形態によれば、保護層２４上のゲート電極４２の延長部により生じ得るトランジスタ・デバイスのゲート−ドレイン間容量（ｃｇｄ）及び／又はゲート−ソース間容量（ｃｇｓ）もまた制御することができる。したがって、自己整合型サイドローブ４２Ａを有するゲート４２を形成することができる。
ゲート長は、金属コンタクトを定めるために用いられるリソグラフィ処理によってではなく、保護層２４内のビアホール２４Ａの大きさにより定められることが理解されよう。
図２Ａ及び図２Ｂは、ソース／ドレイン領域３４の注入及びアニール後に保護層２４が除去される実施形態を示す。活性化アニールが、保護層２４の品質、特に保護層２４とバリア層２２との間の界面の品質を低下させることがあるので、場合によっては、ソース／ドレイン領域のアニール後に保護層２４を除去することが望ましいことがある。図２Ａを参照すると、ソース／ドレイン領域３４の注入及びアニール後、保護層２４を、例えば湿式エッチングにより除去することができる。保護層２４がＳｉＮを含む場合には、保護層２４は、濃ＨＦ及び／又は加熱リン酸（Ｈ3ＰＯ4）をエッチャントとして用いた湿式エッチンングにより除去することができる。保護層２４が酸化物である場合には、緩衝酸化物エッチャント（ＢＯＥ）又は緩衝フッ化水素酸をエッチャントとして用いた湿式エッチングにより除去することができる。
保護層２４の除去後、新たな保護層４５を構造体に付与することができる。新たな保護層４５は、ＳｉＮを含むものとすることができ、例えばスパッタリング及び／又は低圧化学気相成長（ＬＰＣＶＤ）により、マスキングゲート３２の下の間隙を埋めるようにして堆積させることができる。次いで、新たな保護層４５が所定の位置に置かれた状態で、デバイスの処理を上述のように続けることができる。
図３Ａから図３Ｃは、デバイス上にゲート構造体を形成するための代替的な技術を示す。詳細には、図３Ａから図３Ｃに示される工程は、図１Ｆに関連して上述されたソース／ドレイン領域３４の注入及びアニール後に行うことができる。図１Ｆ及び図３Ａを参照すると、ソース／ドレイン領域３４の注入及びアニール後、マスク２５を、例えばフォトレジスト・ストリップ及び／又はエッチング・プロセスにより除去することができる。さらに、マスキングゲート３２を上述のように除去することができる。具体的には、マスキングゲート３２は、マスキングゲート３２の材料を保護層２４及びバリア２２の材料に比べて優先的にエッチングするエッチャントによる湿式エッチングによって除去することができる。マスキングゲート３２がスパッタリングされたＡｌＮを含み、保護層２４がＳｉＮを含み、かつバリア層２２がＡｌＧａＮを含む場合、マスキングゲート３２は、未希釈ＴＭＡＨベースの現像剤によるエッチングによって除去することができる。
マスキングゲート３２の除去後、第１のレジスト層５２、第２のレジスト層５４及び第３のレジスト層５６を含む三層のレジスト・スタックが、保護層２４上に形成される。第３のレジスト層５６は、第１及び第２のレジスト層５２、５４と比べて相対的に薄くすることができる。具体的には、第１のレジスト層５２は約４００ｎｍの厚さを有することができ、第２のレジスト層５４は約５００ｎｍの厚さを有することができ、第３のレジスト層５６は約３００ｎｍの厚さを有することができる。
第１、第２及び第３のレジスト層は、電子ビーム感応性レジストを含むことができる。具体的には、第１のレジスト層５２及び第３のレジスト層５３はＰＭＭＡを含むことができ、一方、第２のレジスト層５４はＰＭＭＡとＰＭＡＡとの共重合体を含むことができる。単一の電子ビーム露光を用いて、レジスト層を露光することができる。第２のレジスト層５４内の開口部は、レジスト層の感度に差異があることから、第１及び第３のレジスト層５２、５６内の開口部より幅広になることができる。第３のレジスト層５６内の開口部は、例えばアッシングにより拡幅することができ、第１のレジスト層５２内の開口部は、アッシングプロセスで、傾斜した又は先細の縦断面を有するように形成される。
第１のレジスト層５２が現像されたときに、保護層２４内のビアホール２４Ａからレジスト材料が除去される。
次に、金属層６０が、例えばスパッタリングによって構造体上に形成され、金属ゲート・コンタクト６２が形成される。金属ゲート・コンタクト６２は、第１のレジスト層５２を貫通して、保護層２４内のビアホール２４Ａの中に延びる。金属ゲート・コンタクト６２はさらに、第１のレジスト層５２の一部の上に延びたウィング６２Ａを含む。
図３Ｃを参照すると、第１、第２、及び第３のレジスト層５２、５４、５６を除去して、空中Ｔ字形金属ゲート・コンタクト６２を残すことができる。ゲート長は、金属コンタクトを定めるために用いられるリソグラフィ処理によってではなく、保護層内のビアホール２４Ａの大きさにより定められることが理解されるよう。
幾つかの実施形態において、ゲート構造体は、その開示の全体が引用によりここに組み入れられる、同時係属中の、同一出願人による、「ＭＥＴＨＯＤＳ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＴＲＡＮＳＩＳＴＯＲＳ ＩＮＣＬＵＤＩＮＧ ＤＩＥＬＥＣＴＲＩＣＡＬＬＹ−ＳＵＰＰＯＲＴＥＤ ＧＡＴＥ ＥＬＥＣＴＲＯＤＥＳ ＡＮＤ ＲＥＬＡＴＥＤ ＤＥＶＩＣＥＳ」と題する米国特許出願番号１１／４９３，０６９号（代理人整理番号５３０８−６０４ＩＰ）、及び同時係属中の、同一出願人による、「ＭＥＴＨＯＤＳ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＴＲＡＮＳＩＳＴＯＲＳ ＩＮＣＬＵＤＩＮＧ ＳＵＰＰＯＲＴＥＤ ＧＡＴＥ ＥＬＥＣＴＲＯＤＥＳ ＡＮＤ ＲＥＬＡＴＥＤ ＤＥＶＩＣＥＳ」と題する米国特許出願番号第１１／３３３，７２６号（代理人整理番号５３０８−６０４）に記載されたように形成することができる。
図４を参照すると、幾つかの実施形態は、ゲート・コンタクト４２を形成する前に、ビアホール２４Ａ内のバリア層２２上にゲート誘電体７０を形成することを含むことができる。したがって、幾つかの実施形態は、金属絶縁体半導体デバイス（すなわち、ＭＩＳＨＥＭＴ又はＭＩＳＨＦＥＴデバイス）を形成するために用いることができる。ゲート誘電体７０は、その開示の全体が引用により本明細書に組み入れられる、同時係属中の、同一出願人による、２００７年３月３日に出願された「ＩＮＳＵＬＡＴＩＮＧ ＧＡＴＥ ＡＬＧＡＮ／ＧＡＮ ＨＥＭＴＳ」と題する米国特許出願番号第１１／７９９，７８６号に記載されたように形成することができる。
図５Ａから図５Ｃは、マスキングゲートが除去されず、動作ゲートとしてデバイス上に残されるトランジスタ・デバイスを形成するための中間工程を示す。図５Ａを参照すると、（図１Ａから図１Ｃに示されるように）保護層２４並びに第１及び第２のレジスト層２６、２８がパターン形成され、ビアホール２４Ａ並びに第１及び第２のアパーチャ２６Ａ、２６Ｂが形成された後、導電性材料の層８０を、例えばスパッタリング又は蒸着により、構造体上に堆積することができる。堆積された材料８０は、ビアホール２４Ａを貫通して延びてバリア層２２と接触するゲート・コンタクト８２を形成する。導電性材料８０は、例えば１０００℃を超える高温でのアニール後でさえバリア層２２とオーミックコンタクトを形成しない金属を含むことができる。例えば、導電性材料８０は、ＴｉＷ、ＴｉＷＮ、又は他の高融点金属を含むことができる。幾つかの実施形態において、導電性材料８０は、ＷＳｉＮ、Ｒｅ及び／又はＴａＮのような金属シリサイドを含むことができる。
図５Ｂを参照すると、レジスト層２６、２８が除去され、構造体上に注入マスク２５が形成される。ゲート・コンタクト８２を注入マスクとして用いて、バリア層及びチャネル層２２、２０の中へとドーパントが注入され、ソース／ドレイン領域３４がその中に形成される。次に、上述のように、ソース／ドレイン領域３４をアニールして、注入されたドーパントを活性化する。
図５Ｃを参照すると、第２の保護層８６を構造体上に形成することができ、これをエッチバック又は平坦化してゲート・コンタクト８２を露出させることができる。第２の保護層８６は、ＳｉＮ、ＳｉＯ2、ポリイミド又は他の電気絶縁材料を含むことができる。幾つかの実施形態において、第２の保護層８６を形成する前に保護層２４を除去することができる。最後に、従来のリソグラフィ技術を用いて、導電性の被覆層８８をゲート・コンタクト８２と接触するように形成することができる。図５Ｃに示されるように、被覆層８８は、ゲート・コンタクト８２に対して偏っていてもよい。幾つかの実施形態においては、図３Ａから図３Ｃに示されるように、空中Ｔ字形構造体をゲート・コンタクト上に形成することができる。
本発明の実施形態をここでは、特定のＨＥＭＴ構造体を参照して説明してきたが、本発明は、そのような構造体に限定されるものと解釈されるべきではなく、擬似格子整合ＨＥＭＴ（ｐＨＥＭＴ）（ＧａＡｓ／ＡｌＧａＡｓ型ｐＨＥＭＴを含む）及び／又はＧａＮ型ＭＥＳＦＥＴといった多くの異なるトランジスタ構造体の中のゲート電極の形成に適用することができる。より一般的には、本発明の実施形態は、ゲート電極を形成することができる、及び／又は成長させたままの表面特性を保持することが必須であり得るあらゆる電子デバイスに適用することができる。例えば、窒化シリコン及び／又はその他の除去可能な封入剤（ｅｎｃａｐｓｕｌａｎｔ）は、ＡｌＧａＮ金属−半導体−金属（ＭＳＭ）検出器、ＲＦリミッタダイオード構造体、及び／又は電力スイッチングショットキーダイオードの製造シーケンス中に用いることができる。
さらに、本発明の教示からの利益をなおも享受しながら、付加的な層をトランジスタ・デバイスに含めることができる。そうした付加的な層は、例えば、その開示が、あたかも完全に記述されたかの如くに引用によりここに組み入れられる、非特許文献１、又は２００２年６月に公開された「ＡＬＬＵＭＩＮＵＭ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ／ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＨＩＧＨ ＥＬＥＣＴＲＯＮ ＭＯＢＩＬＩＴＹ ＴＲＮＡＳＩＳＴＯＲＳ ＨＡＶＩＮＧ Ａ ＧＡＴＥ ＣＯＮＴＡＣＴ ＯＮ Ａ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＢＡＳＥＤ ＣＡＰ ＳＥＧＭＥＮＴ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＳＡＭＥ」と題する特許文献１６に記載されるようなＧａＮキャップ層を含むことができる。幾つかの実施形態において、ＭＩＳＨＥＭＴを製造するため及び／又は表面を不活性化するために、ＳｉＮx又は比較的高品質のＡｌＮのような絶縁層を堆積することができる。付加的な層は、成分が傾斜的に変化する１つの又は複数の遷移層を含むこともできる。さらに、上述のバリア層２２は、多重層を含むこともできる。したがって、本発明の実施形態は、バリア層が単一層のものに限定されるものではなく、例えば、ＧａＮ、ＡｌＧａＮ及び／又はＡｌＮ層の組み合わせを有するバリア層を含むことができると解釈されるべきである。例えば、合金の散乱を低減又は防止するために、ＧａＮ、ＡｌＮ構造体を利用することができる。
図面及び明細書において、本発明の典型的な好ましい実施形態が開示されており、特定の用語が使用されているが、それらは、一般的かつ説明的な意味合いで用いられているに過ぎず、限定を目的とするものではない。
１０：基板
２０：チャネル層
２２：バリア層
２４：第１の保護層
２４Ａ：ビアホール
２５：マスク
２６、５２：第１のレジスト層
２８、５４：第２のレジスト層
２６Ａ：第１のアパーチャ
２７：不純物イオン
２８Ａ：第２のアパーチャ
３０：マスキングゲート材料
３２：マスキングゲート
３４：ソース／ドレイン領域
３６：第２の保護層
３６Ａ：開口部
３８：随意的なレジスト層
４０：ソースドレイン・コンタクト
４２、６２、８２：ゲート・コンタクト
４２Ａ：ゲート・コンタクトの第１の部分
４２Ｂ：ゲート・コンタクトの第２の部分
４５：新たな保護層
５６：第３のレジスト層
６０：金属層
７０：ゲート誘電体
８０：導電性材料層
８６：第２の保護層
８８：被覆層

Claims (22)

  1. ＩＩＩ族窒化物トランジスタ・デバイスを形成する方法であって、
    ＩＩＩ族窒化物半導体層上に保護層を形成するステップと、
    前記ＩＩＩ族窒化物半導体層の一部を露出するように前記保護層を貫通するビアホールを形成するステップと、
    前記保護層上に、前記ビアホールの幅より大きい幅を有する上部を含み、かつ該ビアホールの中に延びる下部を有するマスキングゲートを形成するステップと、
    前記マスキングゲートを注入マスクとして用いて、前記ＩＩＩ族窒化物半導体層にソース／ドレイン領域を注入するステップと、
    を含むことを特徴とする方法。
  2. 前記マスキングゲートを除去するステップと、
    前記ビアホール内にゲート・コンタクトを形成するステップと
    をさらに含むことを特徴とする請求項１に記載の方法。
  3. 前記保護層が、第１の保護層を含み、前記方法が、
    前記ソース／ドレイン領域を注入した後で、前記第１の保護層及び前記マスキングゲート上に第２の保護層を形成するステップと、
    前記マスキングゲートを露出するように前記第２の保護層をエッチングするステップと
    をさらに含み、前記マスキングゲートを除去するステップが、前記第２の保護層をエッチングした後で該マスキングゲートを除去し、該第２の保護層内にアパーチャを形成するステップを含むことを特徴とする請求項２に記載の方法。
  4. 前記マスキングゲートを除去した後、前記ビアホールの中、及び前記第２の保護層内の前記アパーチャの中に導電性材料を堆積するステップと、
    ゲート・コンタクトを形成するように前記導電性材料をパターン形成するステップと
    をさらに含み、
    前記ゲート・コンタクトの一部が、前記保護層を横切って横方向に延びることを特徴とする請求項３に記載の方法。
  5. 前記ゲート・コンタクトの第２の部分が、前記第２の保護層内の前記アパーチャを越えて該第２の保護層を横切って横方向に延びることを特徴とする請求項４に記載の方法。
  6. 前記ゲート・コンタクト上に金属被覆層を形成するステップをさらに含むことを特徴とする請求項２に記載の方法。
  7. 前記マスキングゲートの外縁から前記ビアホールの縁までの横方向の距離が、約１００ｎｍから約３００ｎｍまでであることを特徴とする請求項１に記載の方法。
  8. 前記ビアホールが、約１００ｎｍの幅を有することを特徴とする請求項１に記載の方法。
  9. 前記マスキングゲートを形成するステップが、
    前記保護層上に第１のレジスト層を形成するステップと、
    前記第１のレジスト層上に、該第１のレジスト層が第２のレジスト層と前記保護層との間に存在するように第２のレジスト層を形成するステップと、
    前記第１のレジスト層及び前記第２のレジスト層を、該第１のレジスト層内に第１のアパーチャが、該第２のレジスト層内に第２のアパーチャがそれぞれ形成され、前記第１のアパーチャが前記第２のアパーチャと前記保護層との間に存在し、かつ該第１のアパーチャが該第２のアパーチャより大きい幅を有するように、パターン形成するステップと
    を含み、
    前記ビアホールを形成するステップが、前記第２のレジスト層をエッチングマスクとして用いて、前記保護層をエッチングするステップを含む
    ことを特徴とする請求項１に記載の方法。
  10. 前記マスキングゲートを形成するステップが、前記第１のアパーチャ及び前記ビアホール内にマスキング材料を堆積するステップを含み、前記マスキング材料は、前記保護層及び前記ＩＩＩ族窒化物層に対してエッチング選択性を有することを特徴とする請求項９に記載の方法。
  11. 前記第１のアパーチャ及び前記ビアホール内に前記マスキング材料を堆積するステップが、該第１のアパーチャ及び該ビアホール内に窒化アルミニウムを堆積するステップを含むことを特徴とする請求項１０に記載の方法。
  12. 前記第１のレジスト及び前記第２のレジストが、異なる現像剤感度を有する電子ビームレジストを含み、前記第１のレジスト層及び前記第２のレジスト層をパターン形成するステップが、該第１のレジスト層及び該第２のレジスト層を電子ビームに露光させ、異なる現像剤を用いて、該第１のレジスト層及び該第２のレジスト層を現像するステップを含むことを特徴とする請求項９に記載の方法。
  13. 前記マスキングゲートをそのままの状態にして、前記注入されたソース／ドレイン領域をアニールするステップをさらに含み、前記マスキングゲートは、該注入されたソース／ドレイン領域をアニールした後で除去されることを特徴とする請求項１に記載の方法。
  14. 前記ソース／ドレイン領域をアニールした後で、前記マスキングゲートを除去する前に、前記保護層を除去するステップと、
    前記マスキングゲートを除去する前に、前記ＩＩＩ族窒化物層及び前記マスキングゲート上に第２の保護層を形成するステップと
    をさらに含むことを特徴とする請求項１３に記載の方法。
  15. 前記マスキングゲートを形成する前に、前記第２のアパーチャの幅を拡げるステップ
    をさらに含み、前記マスキングゲートの幅は、前記第２のアパーチャの拡げられた幅により定められることを特徴とする請求項９に記載の方法。
  16. 前記第２のアパーチャの幅を拡げるステップが、前記第２のレジスト層をアッシングするステップを含むことを特徴とする請求項１５に記載の方法。
  17. 前記マスキングゲートが、高融点金属、窒化アルミニウム、多結晶シリコン及び／又は金属シリサイドを含むことを特徴とする請求項１に記載の方法。
  18. 前記保護層が、窒化シリコンを含むことを特徴とする請求項１に記載の方法。
  19. 前記マスキングゲートの前記上部の外縁から前記ビアホールの縁までの横方向距離が、約３００ｎｍ未満であることを特徴とする請求項１に記載の方法。
  20. ＩＩＩ族窒化物ベースの半導体デバイスであって、
    ＩＩＩ族窒化物の半導体層と、
    前記ＩＩＩ族窒化物の半導体層内の離間されたソース及びドレイン領域と、
    前記ＩＩＩ族窒化物半導体層を露出させるビアホールが貫通した、前記ＩＩＩ族窒化物半導体層上の保護層と、
    前記ビアホール内のゲート・コンタクトと
    を含み、
    前記ソース領域及び前記ドレイン領域の少なくとも一方の縁が、前記ゲート・コンタクトの縁から約３００ｎｍ又はそれ未満の範囲内に配置されることを特徴とするデバイス。
  21. 前記ソース領域及び前記ドレイン領域の少なくとも一方の縁が、前記ゲート・コンタクトの縁から約１００ｎｍから３００ｎｍ以内に配置されることを特徴とする請求項２０に記載のデバイス。
  22. 前記保護層上に第２の保護層をさらに含み、前記第２の保護層は、該保護層を貫通する、前記ビアホールと位置合わせされたアパーチャを含み、
    前記ゲート・コンタクトが、前記アパーチャ内にあり、かつ前記第２の保護層の一部を横切って横方向に延びていることを特徴とする請求項１９に記載のデバイス。
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