JP7000641B2 - ガリウム窒化物電界効果トランジスタ - Google Patents

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Description

本願は、概して半導体デバイスに関し、特にガリウム窒化物電界効果トランジスタに関連する。
ガリウム窒化物電界効果トランジスタ（ＧａＮ ＦＥＴ）は、絶縁された金属ゲート及びトンネリングソース及びドレインコンタクトを有し得る。信頼性の高いソース及びドレインコンタクトを形成することは、ゲート誘電体層を劣化させる温度でのアニーリングを必要とし得る。
２原子パーセント～１０原子パーセントのシリコンを有する金属ゲートを形成することにより、半導体デバイスが形成され得る。金属ゲートは、シリコンを含むゲート誘電体層の上に形成される。後続のコンタクトアニールが、少なくとも７５０℃の温度で少なくとも３０秒間加熱することを含み得る。
製造の連続する段階で示す半導体デバイスの断面である。 製造の連続する段階で示す半導体デバイスの断面である。 製造の連続する段階で示す半導体デバイスの断面である。 製造の連続する段階で示す半導体デバイスの断面である。 製造の連続する段階で示す半導体デバイスの断面である。
２原子パーセント～１０原子パーセントのシリコンを有するＧａＮ ＦＥＴの金属ゲートを形成するための例示のプロセスを示す。 ２原子パーセント～１０原子パーセントのシリコンを有するＧａＮ ＦＥＴの金属ゲートを形成するための例示のプロセスを示す。 ２原子パーセント～１０原子パーセントのシリコンを有するＧａＮ ＦＥＴの金属ゲートを形成するための例示のプロセスを示す。
以下は、関連する主題を記載しており、参照のため本願に組み込まれる。米国特許出願番号ＵＳ １３／８８６，３７８、米国特許公開番号ＵＳ ２０１４／００４２４５２ Ａ１、米国特許出願番号ＵＳ １３／８８６，４２９（本願と同時に出願のＰＣＴ出願ＴＩ－７１２０９ＷＯに対応する）、米国特許出願番号ＵＳ １３／８８６，６５２（本願と同時に出願のＰＣＴ出願ＴＩ－７１４９２ＷＯに対応する）、米国特許出願番号ＵＳ １３／８８６，７０９、及び米国特許出願番号ＵＳ １３／８８６，６８８（本願と同時に出願のＰＣＴ出願ＴＩ－７２４１７ＷＯに対応する）。
米国特許出願番号１３／８８６，３７８ 米国特許公開番号２０１４／００４２４５２ Ａ１ 米国特許出願番号１３／８８６，４２９ 米国特許出願番号１３／８８６，６５２ 米国特許出願番号１３／８８６，７０９ 米国特許出願番号１３／８８６，６８８
半導体層の上に、シリコン窒化物などのシリコン含有ゲート誘電体層を形成することにより、半導体デバイスが形成され得る。ゲート誘電体層の上にゲート金属層が形成され、ゲート金属層は、形成の間２原子パーセント～１０原子パーセントのシリコンを含む。ゲート金属層は、金属ゲートを形成するようにパターニングされる。コンタクト金属が、形成され、また場合によっては、ソース及びドレインコンタクトを形成するようにパターニングされる。後続のコンタクトアニールが、コンタクト金属及びゲートを少なくとも７５０℃の温度で少なくとも３０秒間加熱する。
ＩＩＩ－Ｎ半導体材料は、ＩＩＩ族（ボロン族）要素（ボロン、アルミニウム、ガリウム、インジウム）がその半導体材料における原子の一部を提供し、窒素原子がその残りを提供する材料である。ＩＩＩ－Ｎ半導体材料の例は、ガリウム窒化物、ボロンガリウム窒化物、アルミニウムガリウム窒化物、インジウム窒化物、及びインジウムアルミニウムガリウム窒化物である。ＩＩＩ－Ｎ材料は、可能な化学量の範囲を示すために可変の下付添え字と共に書くことができる。例えば、アルミニウムガリウム窒化物はＡｌｘＧａ１－ｘＮと書くことができ、インジウムアルミニウムガリウム窒化物はＩｎｘＡｌｙＧａ１－ｘ－ｙＮと書くことができる。ＧａＮ ＦＥＴは、ＩＩＩ－Ｎ半導体材料を含む電界効果トランジスタの一例である。
スパッタリングによって形成されるアルミニウム（スパッタされたアルミニウム）の一例において、スパッタされたアルミニウムは更に、アルミニウムのエレクトロマイグレーション特性を改善するように、数パーセントまでの、銅、シリコン、チタン、及び／又はその他の要素を含む。
図１Ａ～図１Ｅは製造の連続段階で示した半導体デバイスの断面である。図１Ａを参照すると、半導体デバイス１００が基板１０２上に形成され、基板１０２は、例えば、ガリウム窒化物の非意図的にドープされた層であり得る頂部表面においてＩＩＩ－Ｎ半導体材料の低欠陥層を有し得る。基板１０２の頂部表面上にＩＩＩ－Ｎ半導体材料の障壁層１０４が形成される。障壁層１０４は、２～３０ナノメートルの厚みのＡｌｘＧａ１－ｘＮ又はＩｎｘＡｌｙＧａ１－ｘ－ｙＮを含み得る。基板１０２の頂部表面におけるＩＩＩ－Ｎ半導体材料の低欠陥層上の障壁層１０４を形成することで、例えば、１×１０１２～２×１０１３ｃｍ－２の電子密度で、障壁層１０４のすぐ下の低欠陥層に二次元電子ガスが生成される。障壁層１０４の上に、２～５ナノメートルのガリウム窒化物の任意選択のキャップ層１０６が形成され得る。
障壁層１０４の上に、及び存在する場合キャップ層１０６の上に、シリコン含有ゲート誘電体層１０８が形成される。ゲート誘電体層１０８は、例えば、低圧化学気相成長（ＬＰＣＶＤ）又はプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）によって形成される１０～２０ナノメートルのシリコン窒化物であり得る。本例のその他のバージョンにおいて、ゲート誘電体層１０８は、シリコン窒化物、二酸化シリコン、及び／又はシリコンオキシナイトライドの１つ又は複数の層を含み得る。
フィールド誘電体１１０の層が、ゲート誘電体層１０８上に形成され、半導体デバイス１００のチャネル領域に近接して傾斜した端部を有するようにパターニングされる。フィールド誘電体１１０は、例えば、ＬＰＣＶＤ又はＰＥＣＶＤによって形成される、１００～３００ナノメートルのシリコン窒化物を含み得る。金属ゲート１１２が、チャネル領域の上に、及びフィールド誘電体１１０の傾斜した端部に重なって、ゲート誘電体層１０８上に形成される。金属ゲート１１２は、少なくとも１０パーセントのチタン、例えばチタンタングステン合金、を含み得る。金属ゲート１１２は更に、２原子パーセント～１０原子パーセントのシリコンを含む。金属ゲート１１２は、例えば、エッチングプロセス又はリフトオフプロセスにより形成され得る。
図１Ｂを参照すると、金属ゲート１１２、フィールド誘電体１１０、及びゲート誘電体層１０８の上にパッシベーション誘電体層１１４が形成される。パッシベーション誘電体層１１４は、例えば、ＰＥＣＶＤによって形成される２００～３００ナノメートルのシリコン窒化物を含み得る。ソース及びドレインコンタクトホール１１６が、パッシベーション誘電体層１１４、ゲート誘電体層１０８、及びキャップ層１０６を介して、及び二次元電子ガスに近接する障壁層１０４内に、エッチングされる。ソース及びドレインコンタクトホール１１６は１～１０ミクロン幅であり得る。
図１Ｃを参照すると、コンタクト金属１１８が、ソース及びドレインコンタクトホール１１６内に形成され、パターニングされる。コンタクト金属１１８は、例えば、ソース及びドレインコンタクトホール１１６内にスパッタされた４０～１００ナノメートル厚みのチタンの層１２０、チタン層１２０上に形成される５０～２００ナノメートル厚みのスパッタされたアルミニウムの層１２２、及び、物理気相成長（ＰＶＤ）としても知られている反応性スパッタリングにより、スパッタされたアルミニウム層１２２上に形成される３０～８０ナノメートル厚みのチタン窒化物の層１２４を含み得る。本例の１つのバージョンにおいて、コンタクト金属１１８は、ソース及びドレインコンタクトホール１１６の各々において開口キャビティを提供するように形成される。ソース及びドレインコンタクトホール１１６及びコンタクト金属１１８を形成する前に金属ゲート１１２及びパッシベーション誘電体層１１４を形成することは、金属ゲート１１２と干渉することなくコンタクト金属１１８がパッシベーション誘電体層１１４の頂部表面に重なり得るため、一層近いゲート・ソース間隔と一層大きな製造プロセス許容範囲とを有利に可能にする。本例の代替のバージョンにおいて、ＩＩＩ－Ｎ半導体材料の既存の頂部表面上にコンタクト金属１１８が形成されるように、ソース及びドレインコンタクトホール１１６の形成は省かれ得る。
図１Ｄを参照すると、コンタクトアニールプロセス１２６が、コンタクト金属１１８を少なくとも３０秒間少なくとも７５０℃まで加熱する。コンタクトアニールプロセス１２６は、電気的接続のインピーダンスを低減することにより、及び電気的接続を一層オーミックにすること、即ち、電気的接続の電流電圧関係を一層線形にすることにより、コンタクト金属１１８と二次元電子ガスとの間の電気的接続を改善する。コンタクトアニールプロセス１２６の温度を上げることで、電気的接続が更に改善される。本実施例の１つのバージョンにおいて、コンタクトアニールプロセス１２６は、コンタクト金属１１８を少なくとも３０秒間少なくとも８００℃まで加熱する。別のバージョンにおいて、コンタクトアニールプロセス１２６は、コンタクト金属１１８を少なくとも３０秒間少なくとも８５０℃まで加熱する。更なるバージョンにおいて、コンタクトアニールプロセス１２６は、コンタクト金属１１８を少なくとも３０秒間少なくとも９００℃まで加熱する。コンタクトアニールプロセス１２６は、例えば、白熱電球を用いて半導体デバイス１００を加熱する急速サーマルプロセッサ（ＲＴＰ）ツールにおいて実施され得る。２原子パーセント～１０原子パーセントのシリコンを有するように金属ゲート１１２を形成することで、シリコン含有ゲート誘電体層１０８から金属ゲート１１２へのシリコンの正味（ｎｅｔ）のフローが低減され、それにより、ゲート誘電体層１０８の誘電体完全性（ｉｎｔｅｇｒｉｔｙ）が有利に改善される。
図１Ｅを参照すると、コンタクト金属１１８上に第１のメタライゼーション層１２８が形成される。第１のメタライゼーション層１２８は、例えば、スパッタされたチタンタングステンの５０～１５０ナノメートルの接着層１３０、接着層１３０上に形成される２００～５００ナノメートルのスパッタされたアルミニウムのメイン金属層１３２、及びメイン金属層１３２上に形成される２０～４０ナノメートルのチタン窒化物の抗反射（ａｎｔｉ－ｒｅｆｅｃｔｉｏｎ）層１３４を含み得る。第１のメタライゼーション層１２８は、ソース及びドレインコンタクトホール１１６に重なるようにパターニングされる。
図２～図４は、２原子パーセント～１０原子パーセントのシリコンを有するＧａＮ ＦＥＴの金属ゲートを形成するための例示のプロセスを示す。図２を参照すると、半導体デバイス２００の基板２０２が、スパッタリングツール２３６内に配置される。スパッタリングツール２３６は、金属ターゲット２３８に含まれるシリコンを有する金属ターゲット２３８を含む。金属ターゲット２３８と基板２０２との間のスパッタリングツール２３６に、アルゴンなどのスパッタリングガス２４０が導入される。プラズマがスパッタリングガス２４０に形成され、電気的バイアスが金属ターゲット２３８に印加され、そのため、金属ターゲット２３８から基板２０２上に金属及びシリコンがスパッタされて、基板２０２上にシリコンを含む金属ゲート層２４２が形成される。金属ゲート層２４２が２原子パーセント～１０原子パーセントのシリコンを有するように、金属ターゲット２３８におけるシリコンの濃度が選択される。金属ゲート層２４２が所望の厚みまで形成された後、金属ゲート層２４２は、図１Ａ～図１Ｅに示した金属ゲート１１２などの金属ゲートを形成するようにパターニングされ得る。
図３を参照すると、半導体デバイス３００の基板３０２が、スパッタリングツール３３６内に配置される。スパッタリングツール３３６は、１原子パーセント未満のシリコンを有する金属ターゲット３３８を含む。アルゴンなどの不活性ガス及びシランなどのシリコン種３４４を含むスパッタリングガス３４０が、金属ターゲット３３８と基板３０２との間のスパッタリングツール３３６に導入される。プラズマがスパッタリングガス３４０に形成され、電気的バイアスが金属ターゲット３３８に印加され、そのため、金属が金属ターゲット３３８から基板３０２上にスパッタされ、シリコン種３４４からのシリコンが、スパッタされた金属に含まれて、基板３０２上のシリコンを含む金属ゲート層３４２が形成される。金属ゲート層３４２が２原子パーセント～１０原子パーセントのシリコンを有するように、圧力及びシリコン種３４４の流量が選択される。金属ゲート層３４２が所望の厚みまで形成された後、金属ゲート層３４２は、図１Ａ～図１Ｅに示した金属ゲート１１２などの金属ゲートを形成するようにパターニングされ得る。
図４を参照すると、半導体デバイス４００の基板４０２が、スパッタリングツール４３６内に配置される。スパッタリングツール４３６は、金属ターゲット４３８及び別個のシリコンターゲット４４６を含む。アルゴンなどのスパッタリングガス４４０が、金属ターゲット４３８及びシリコンターゲット４４６と基板４０２との間のスパッタリングツール４３６に導入される。プラズマがスパッタリングガス４４０に形成され、電気的バイアスが金属ターゲット４３８に及びシリコンターゲット４４６に印加され、そのため、金属及びシリコンが、それぞれ、金属ターゲット４３８及びシリコンターゲット４４６から基板４０２上にスパッタされて、基板４０２上のシリコンを含む金属ゲート層４４２が形成される。本実施例の１つのバージョンにおいて、基板４０２は、ターゲット４３８及び４４６両方において同時にスパッタリングが起こる一方で、金属ゲート層４４２の形成の間金属ターゲット４３８及びシリコンターゲット４４６に対して静止したままであり得る。別のバージョンにおいて、基板４０２は、基板４０２上に主として金属がスパッタされる金属ターゲット４３８の下の第１の位置と、基板４０２上に主としてシリコンがスパッタされるシリコンターゲット４４６の下の第２の位置との間を交互に動き得る。金属ターゲット４３８及びシリコンターゲット４４６からのスパッタ速度などのプロセスパラメータは、金属ゲート層４４２が２原子パーセント～１０原子パーセントのシリコンを有するように選択される。金属ゲート層４４２が所望の厚みまで形成された後、金属ゲート層４４２は、図１Ａ～図１Ｅに示した金属ゲート１１２などの金属ゲートを形成するようにパターニングされ得る。
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims (8)

  1. 半導体デバイスであって、
    半導体層を有する半導体基板と、
    前記半導体層の上に配置される障壁層と、
    前記障壁層の上に配置されるキャップ層と、
    前記キャップ層の上に配置されるシリコン含有ゲート誘電体層と、
    前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲートであって、２原子パーセント～１０原子パーセントのシリコンを含む、前記シリコン含有金属ゲートと、
    前記シリコン含有ゲート誘電体層と前記キャップ層とを貫通して前記障壁層の内部まで延びるソース・ドレイン・コンタクトホールと、
    前記ソース・ドレイン・コンタクトホールに配置されるコンタクト金属と、
    を含む、半導体デバイス。
  2. 請求項１に記載の半導体デバイスであって、
    前記半導体層がガリウム窒化物を含む、半導体デバイス。
  3. 請求項１又は２に記載の半導体デバイスであって、
    前記障壁層がＡｌＧａＮ又はＩｎＡｌＧａＮを含む、半導体デバイス。
  4. 請求項１乃至３の何れかに記載の半導体デバイスであって、
    前記キャップ層がガリウム窒化物を含む、半導体デバイス。
  5. 請求項１乃至４の何れかに記載の半導体デバイスであって、
    前記シリコン含有ゲート誘電体層が、シリコン窒化物と二酸化シリコンとシリコンオキシナイトライドとの少なくとも１つを含む、半導体デバイス。
  6. 請求項１乃至５の何れかに記載の半導体デバイスであって、
    前記障壁層が、２ナノメートルから３０ナノメートルの厚さを有する、半導体デバイス。
  7. 請求項１乃至６の何れかに記載の半導体デバイスであって、
    前記キャップ層が、２ナノメートルから５ナノメートルの厚さを有する、半導体デバイス。
  8. 請求項１乃至７の何れかに記載の半導体デバイスであって、
    前記シリコン含有ゲート誘電体層が、１０ナノメートルから２０ナノメートルの厚さを有する、半導体デバイス。
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