JP2009088537A - 半導体装置及びその作製方法 - Google Patents

半導体装置及びその作製方法 Download PDF

Info

Publication number
JP2009088537A
JP2009088537A JP2008277827A JP2008277827A JP2009088537A JP 2009088537 A JP2009088537 A JP 2009088537A JP 2008277827 A JP2008277827 A JP 2008277827A JP 2008277827 A JP2008277827 A JP 2008277827A JP 2009088537 A JP2009088537 A JP 2009088537A
Authority
JP
Japan
Prior art keywords
conductive layer
insulating film
film
layer
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008277827A
Other languages
English (en)
Other versions
JP5376709B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Hideomi Suzawa
英臣 須沢
Koji Ono
幸治 小野
Yoshihiro Kusuyama
義弘 楠山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008277827A priority Critical patent/JP5376709B2/ja
Publication of JP2009088537A publication Critical patent/JP2009088537A/ja
Application granted granted Critical
Publication of JP5376709B2 publication Critical patent/JP5376709B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】配線に低抵抗な材料を用いることにより、画素部の大面積化に対応し得る半導体装置及びその作製方法を提供する。
【解決手段】
ゲート電極及び第１の配線上に形成された絶縁膜と、絶縁膜上にゲート電極と重なって形成された半導体層と、絶縁膜上に形成され、かつ、半導体層に電気的に接続された接続電極と、を有し、接続電極は、絶縁膜に設けられたコンタクトホールを介して第１の配線に電気的に接続され、ゲート電極及び第１の配線は、第１の導電層と、第１の導電層上の第２の導電層と、第２の導電層上の第３の導電層とでなる積層構造を有し、第２の導電層は、第１の導電層及び第３の導電層より低抵抗であり、第１の導電層及び第３の導電層は、第２の導電層より高融点の導電材料からなり、第２の導電層の端部における断面形状はテーパー形状であることを特徴とする。
【選択図】図１

Description

本発明は、薄膜技術を用いて形成される配線およびその作製方法に関する。また、配線基板およびその作製方法に関する。なお、本明細書中において配線基板とは、薄膜技術を用いて形成される配線を有するガラス等の絶縁基板、あるいは各種基板を指す。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣ（Integrated Circuit）や電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
従来より、画像表示装置として液晶表示装置が知られている。パッシブ型の液晶表示装置に比べ高精細な画像が得られることからアクティブマトリクス型の液晶表示装置が多く用いられるようになっている。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
このようなアクティブマトリクス型の液晶表示装置の用途は広がっており、画面サイズの大面積化とともに高精細化や高開口率化や高信頼性の要求が高まっている。また、同時に生産性の向上や低コスト化の要求も高まっている。
上記ＴＦＴの配線としてＡｌ（アルミニウム）を用いてＴＦＴを作製した場合、熱処理によってヒロックやウイスカー等の突起物の形成や、Ａｌ原子の絶縁膜や活性領域、特にチャネル形成領域への拡散により、ＴＦＴの動作不良やＴＦＴの電気的特性の低下を引き起こす場合がある。
そこで、熱処理に耐え得る金属材料（代表的には高い融点を有している金属元素）、例えば、Ｗ（タングステン）やＭｏ（モリブデン）を用いることが考えられる。しかしながら、これらの元素の抵抗率はＡｌと比較して非常に高い。（表１）
Figure 2009088537
そのため、画面サイズが大面積化すると、配線遅延が問題になってくる。そこで、配線を太くして抵抗を下げる方法が考えられる。しかしながら、配線の幅を広げると、設計の自由度の低下および画素部における開口率の低下が問題になる。また、配線の膜厚を厚くすると、配線が立体交差する箇所でショートしやすくなったり、配線の段差部でのカバレッジが悪くなる。
そこで、本発明は、上記の問題を解決し、大画面化に対応でき得る配線およびその作製方法、並びに配線基板およびその作製方法を提供することを課題とする。
本発明は、配線構造を、第１層として、ＷまたはＭｏから選ばれた一種または複数種、または、ＷまたはＭｏから選ばれた一種または複数種を主成分とする導電膜を用い、第２層としてＡｌを主成分とする低抵抗な導電膜を用い、第３層としてＴｉを主成分とする導電膜を用いた積層構造とすることによって、配線の低抵抗化を図るものである。本発明において、Ａｌを主成分とする低抵抗な導電膜を他の導電膜で挟むことで、熱処理によるヒロックやウイスカー等の突起物の形成を防ぐことができる。また、第１層および第３層が高融点の導電膜であるためバリアメタルとして機能し、Ａｌ原子が絶縁膜や活性領域へ拡散することを防ぐことが可能となる。（表２）また、本発明の配線上に絶縁膜を形成し、該配線とのコンタクトを形成する際、第３層が前記絶縁膜のエッチングにおけるストッパーとして機能するため、コンタクト形成が容易になる。また、Ａｌは、透明導電膜として代表的なＩＴＯ膜と接触すると、電蝕を起こし、コンタクト抵抗値が高くなるが、第３層としてＴｉを主成分とする導電膜で形成するため、コンタクト抵抗値が良好なものとなる。
Figure 2009088537
さらに、本発明において、少なくともＡｌを主成分とする低抵抗な導電膜で形成される第２層の端部はテーパー形状であるとする。テーパー形状とすることで、段差部でのカバレッジが向上する。なお、本明細書においてテーパー角とは、水平面と材料層の側面とがなす角を指している。また、本明細書中では便宜上、テーパー角を有している側面をテーパー形状と呼び、テーパー形状を有している部分をテーパー部と呼ぶ。
本明細書で開示する発明の構成は、第１の幅を有する第１の導電層を第１層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を第２層とし、前記第２の幅より狭い第３の幅を有する第３の導電層を第３層とする積層構造であり、前記第１の導電層または前記第２の導電層または前記第３の導電層の端部における断面形状は、テーパー形状であることを特徴としている。
上記構成において、前記配線は、Ｗを主成分とする合金もしくは化合物からなる導電層（第１層）と、Ａｌを主成分とする合金もしくは化合物からなる導電層（第２層）と、Ｔｉを主成分とする合金もしくは化合物からなる導電層（第３層）との積層構造を有していることを特徴としている。または、前記配線は、Ｍｏを主成分とする合金もしくは化合物からなる導電層（第１層）と、Ａｌを主成分とする合金もしくは化合物からなる導電層（第２層）と、Ｔｉを主成分とする合金もしくは化合物からなる導電層（第３層）との積層構造を有していることを特徴としている。例えば、第１層として、Ｗ、ＷＮ、Ｍｏ等を用いることができ、第２層として、Ａｌ、Ａｌ−Ｓｉ（２ｗｔ％）、Ａｌ−Ｔｉ（１ｗｔ％）、Ａｌ−Ｎｄ（１ｗｔ％）、Ａｌ−Ｓｃ（０．１８ｗｔ％）等を用いることができ、第３層として、Ｔｉ、ＴｉＮ等を用いることができる。これらはスパッタ法、プラズマＣＶＤ法等によって形成することができる。また、第２層において、Ａｌ―Ｓｉ等を形成するには、Ｓｉ等の元素がＡｌに溶けることのできる限界（固溶限）があり、固溶度が高いほど抵抗率も高くなり、耐熱性も変化する。そのため、配線に適した抵抗率や耐熱性、Ｓｉ等の元素の固溶限との兼ね合いによって、Ａｌ中におけるＳｉ等の割合は実施者が適宜決定すればよい。
表３に、配線を形成する各導電層における抵抗率の例を示す。表３から、Ａｌを主成分とする合金もしくは化合物からなる導電層は他の導電層に比べて非常に低抵抗であることが分かる。
Figure 2009088537
耐熱性および導電性を有する第１の導電膜、第２の導電膜および第３の導電膜を高速でかつ精度良くエッチングして、さらに端部をテーパー形状とすることができるのであれば、どのようなエッチング方法でも適用できる。その中でも、特に高密度プラズマを用いたドライエッチング法を適用するのが望ましい。高密度プラズマを得る手法にはマイクロ波、ヘリコン波（Helicon Wave Plasma：ＨＷＰ）や誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置が適している。例えば、ＥＣＲ（Electron Cyclotron Resonance）エッチング装置、ＳＷＰ（Surface Wave Plasma）エッチング装置、ＩＣＰエッチング装置、２周波の平行平板励起型エッチング装置などを用いればよい。特に、ＩＣＰエッチング装置はプラズマの制御が容易であり、処理基板の大面積化にも対応できる。
例えば、プラズマ処理を高精度に行うための手段として、高周波電力をインピーダンス整合器を介して複数本の渦巻き状コイル部分が並列に接続されてなるマルチスパイラルコイルに印加してプラズマを形成する方法を用いる。さらに、被処理物を保持する下部電極にも、別途高周波電力を印加してバイアス電圧を付加する構成としている。
このようなマルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いると、テーパー部の角度（テーパー角）は基板側にかけるバイアス電力によって大きく変化を示し、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５〜８５°まで変化させることができる。
また、第２層および第３層におけるエッチングに用いるガスは塩素系ガスが望ましい。例えば、ＳｉＣｌ4、ＨＣｌ、ＣＣｌ4、ＢＣｌ3、Ｃｌ2等を用いることができる。
第１層におけるエッチングに用いるガスはフッ素系ガスが望ましい。例えば、ＮＦ3、ＣＦ4、Ｃ2Ｆ6、ＳＦ6等を用いることができる。また、第１層におけるエッチングはフッ素系ガスと同時に塩素系ガスも導入すると、エッチングレートが向上するので望ましい。
また、上記の導電層を用いた積層構造からなる配線とすることで、ＩＣＰエッチング法等を用いて、配線の端部をテーパー形状とする。配線の端部をテーパー形状とすることで、後工程で形成される膜等のカバレッジを良好なものとすることができる。
上記構成において、前記第１の導電層の端部はテーパー形状であることが望ましい。そして、そのテーパー形状を成している部分（テーパー部）は、第２の導電層と重なっていない領域であり、その領域の幅は、第１の幅から第２の幅を差し引いた幅である。また、第２の導電層はテーパー形状とし、第１の導電層におけるテーパー部のテーパー角に比べて大きいとするのが望ましい。また、第３の導電層もテーパー形状とするのが望ましく、第２の導電層におけるテーパー部のテーパー角とほとんど同じにするのが望ましい。
また、本発明を実現するための構成は、絶縁表面上に、第１の導電層と、第２の導電層と、第３の導電層の積層からなる第１の形状の導電層を形成し、前記第１の導電層、前記第２の導電層および前記第３の導電層をエッチングして、第１の幅を有する第１の導電層と、第２の幅を有する第２の導電層と、第３の幅を有する第３の導電層との積層からなる第２の形状の導電層を形成し、前記第２の幅を有する第２の導電層と、前記第３の幅を有する第３の導電層とをエッチングして、第４の幅を有する第１の導電層と、第５の幅を有する第２の導電層と、第６の幅を有する第３の導電層との積層からなる第３の形状の導電層を形成する配線の作製方法であって、前記第４の幅を有する第１の導電層または前記第５の幅を有する第２の導電層または前記第６の幅を有する第３の導電層の端部における断面形状は、テーパー形状であることを特徴としている。
上記構成において、前記配線は、Ｗを主成分とする合金もしくは化合物からなる導電層（第１層）と、Ａｌを主成分とする合金もしくは化合物からなる導電層（第２層）と、Ｔｉを主成分とする合金もしくは化合物からなる導電層（第３層）との積層構造を有していることを特徴としている。または、前記配線は、Ｍｏを主成分とする合金もしくは化合物からなる導電層（第１層）と、Ａｌを主成分とする合金もしくは化合物からなる導電層（第２層）と、Ｔｉを主成分とする合金もしくは化合物からなる導電層（第３層）との積層構造を有していることを特徴としている。
また、上記の導電層を用いた積層構造からなる配線とすることで、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法等を用いて、配線の端部をテーパー形状とする。配線の端部をテーパー形状とすることで、後工程で形成される膜等のカバレッジを良好なものとすることができる。
上記構成において、前記第１の導電層の端部はテーパー形状であることが望ましい。そして、そのテーパー形状を成している部分（テーパー部）は、第２の導電層と重なっていない領域であり、その領域の幅は、第１の幅から第２の幅を差し引いた幅である。また、第２の導電層はテーパー形状とし、第１の導電層におけるテーパー部のテーパー角に比べて大きいとするのが望ましい。また、第３の導電層もテーパー形状とするのが望ましく、第２の導電層におけるテーパー部のテーパー角とほとんど同じにするのが望ましい。
また、本発明の他の構成は、絶縁基板と、配線とを有する配線基板において、前記配線は、第１の幅を有する第１の導電層を第１層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を第２層とし、前記第２の幅より狭い第３の幅を有する第３の導電層を第３層とする積層構造であり、前記第１の導電層または前記第２の導電層または前記第３の導電層の端部における断面形状は、テーパー形状であることを特徴としている。
上記構成において、前記配線を形成する工程は、Ｗを主成分とする導電膜を形成し、Ａｌを主成分とする導電膜を形成し、Ｔｉを主成分とする導電膜を形成して積層した後、マスクによりエッチングして形成することを特徴としている。また、上記構成において、前記配線を形成する工程は、Ｍｏを主成分とする導電膜を形成し、Ａｌを主成分とする導電膜を形成し、Ｔｉを主成分とする導電膜を形成して積層した後、マスクによりエッチングして形成することを特徴としている。
上記構成において、前記第１の導電層の端部はテーパー形状であることが望ましい。そして、そのテーパー形状を成している部分（テーパー部）は、第２の導電層と重なっていない領域であり、その領域の幅は、第１の幅から第２の幅を差し引いた幅である。また、第２の導電層はテーパー形状とし、第１の導電層におけるテーパー部のテーパー角に比べて大きいとするのが望ましい。また、第３の導電層もテーパー形状とするのが望ましく、第２の導電層におけるテーパー部のテーパー角とほとんど同じにするのが望ましい。
また、本発明を実現するための構成は、絶縁表面上に、第１の導電層と、第２の導電層と、第３の導電層の積層からなる第１の形状の導電層を形成し、前記第１の導電層、前記第２の導電層および前記第３の導電層をエッチングして、第１の幅を有する第１の導電層と、第２の幅を有する第２の導電層と、第３の幅を有する第３の導電層との積層からなる第２の形状の導電層を形成し、前記第２の幅を有する第２の導電層と、前記第３の幅を有する第３の導電層とをエッチングして、第４の幅を有する第１の導電層と、第５の幅を有する第２の導電層と、第６の幅を有する第３の導電層との積層からなる第３の形状の導電層を形成する配線基板の作製方法であって、前記第４の幅を有する第１の導電層、または前記第５の幅を有する第２の導電層、または前記第６の幅を有する第３の導電層の端部における断面形状は、テーパー形状であることを特徴としている。
上記構成において、前記配線を形成する工程は、Ｗを主成分とする導電膜を形成し、Ａｌを主成分とする導電膜を形成し、Ｔｉを主成分とする導電膜を形成して積層した後、マスクによりエッチングして形成することを特徴としている。また、上記構成において、前記配線を形成する工程は、Ｍｏを主成分とする導電膜を形成し、Ａｌを主成分とする導電膜を形成し、Ｔｉを主成分とする導電膜を形成して積層した後、マスクによりエッチングして形成することを特徴としている。
また、上記の導電層を用いた積層構造からなる配線とすることで、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法等を用いて、配線の端部をテーパー形状とする。配線の端部をテーパー形状とすることで、後工程で形成される膜等のカバレッジを良好なものとすることができる。
上記構成において、前記第１の導電層の端部はテーパー形状であることが望ましい。そして、そのテーパー形状を成している部分（テーパー部）は、第２の導電層と重なっていない領域であり、その領域の幅は、第１の幅から第２の幅を差し引いた幅である。また、第２の導電層はテーパー形状とし、第１の導電層におけるテーパー部のテーパー角に比べて大きいとするのが望ましい。また、第３の導電層もテーパー形状とするのが望ましく、第２の導電層におけるテーパー部のテーパー角とほとんど同じにするのが望ましい。
本発明は、従来の配線または配線基板の作製プロセスに適合した、簡単な方法で配線の低抵抗化を実現できる。そのため、設計の自由度および画素部における開口率の向上が可能となる。そして、配線がテーパー形状である導電層を含んでいるため、カバレッジを良好なものとすることができる。このような利点を満たした上で、アクティブマトリクス型の液晶表示装置に代表される半導体装置において、画素部の面積が大きくなり大画面化しても十分に対応することが可能となり、該半導体装置の動作特性および信頼性を向上させることを可能とする。
本発明の構成を採用することにより、以下に示すような有意性を得ることが出来る。
（ａ）従来の配線または配線基板の作製プロセスに適合した、簡単な方法である。
（ｂ）配線の低抵抗化を実現できる。そのため、設計の自由度および画素部における開口率の向上が可能となる。
（ｃ）カバレッジを良好なものとすることができる。
（ｄ）以上の利点を満たした上で、アクティブマトリクス型の液晶表示装置に代表される半導体装置において、画素部の面積が大きくなり大画面化しても十分に対応することが可能となり、該半導体装置の動作特性および信頼性を向上させることを可能とする。
本発明の実施形態について、図１を用いて説明する。本実施形態では、本発明を利用したＴＦＴのゲート電極を備えた配線基板について説明する。
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板、石英基板、シリコン基板、プラスチック基板、金属基板、可撓性基板などを用いることができる。前記ガラス基板として、バリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板が挙げられる。また、可撓性基板とは、ＰＥＴ、ＰＥＳ、ＰＥＮ、アクリルなどからなるフィルム状の基板のことであり、可撓性基板を用いて半導体装置を作製すれば、軽量化が見込まれる。可撓性基板の表面、または表面および裏面にアルミ膜（ＡｌＯＮ、ＡｌＮ、ＡｌＯなど）、炭素膜（ＤＬＣ（ダイヤモンドライクカーボン）など）、ＳｉＮなどのバリア層を単層または多層にして形成すれば、耐久性などが向上するので望ましい。
また、下地絶縁膜１１としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜１１を形成する。ここでは下地膜１１として２層構造（１１ａ、１１ｂ）を用いた例を示したが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
次いで、下地絶縁膜上に半導体層１２を形成する。半導体層１２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層１２の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
次いで、半導体層１２を覆う絶縁膜１３を形成する。絶縁膜１３はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１３はゲート絶縁膜となる。
次いで、絶縁膜１３上に膜厚２０〜１００ｎｍの第１の導電膜１４と膜厚１００〜８００ｎｍの第２の導電膜１５と膜厚２０〜１００ｎｍの第３の導電膜１６とを積層形成する。ここでは、スパッタ法、プラズマＣＶＤ法等を用い、絶縁膜と接する第１の導電層としては、チャネル形成領域への拡散を防ぐためにＷまたはＭｏを主成分とする導電膜（Ｗ、ＷＭｏ、Ｍｏ等）を用いればよい。また、第２の導電層としては、Ａｌを主成分とする低抵抗な導電膜（Ａｌ、Ａｌ−Ｔｉ、Ａｌ−Ｓｃ、Ａｌ−Ｓｉ等）を用いればよい。また、第３の導電層としては、コンタクト抵抗の低いＴｉ（Ｔｉ、ＴｉＮ等）を主成分とする導電膜を用いればよい。
次いで、第２のフォトマスクを用いてレジストマスク１７ａを形成し、ＩＣＰエッチング装置等を用いて第１のエッチング工程を行う。この第１のエッチング工程によって、第１乃至第３の導電膜１４〜１６をエッチングして、図１（Ｂ）
に示すように、端部においてテーパー形状を有する部分（テーパー部）を有する導電層１８ａ〜２０ａを得る。
次いで、第２のフォトリソグラフィ工程で形成したレジストマスク１７ａをそのまま用い、ＩＣＰエッチング装置等を用いて第２のエッチングを行う。この第２のエッチング工程によって、第２の導電層１９ａおよび第３の導電層１８ａを選択的にエッチングして図１（Ｃ）に示すような第２の導電層１９ｂおよび第３の導電層１８ｂを形成する。なお、この第２のエッチングの際、レジストマスク、第１の導電層、及び絶縁膜もわずかにエッチングされて、それぞれレジストマスク１７ｂ、第１の導電層２０ｂ、絶縁膜２１ｂが形成される。第１の導電層２０ｂは、第１の幅（Ｗ１）を有しており、第２の導電層１９ｂは、第２の幅（Ｗ２）を有しており、第３の導電層１８ｂは、第３の幅（Ｗ３）を有する。なお、第１の幅は第２の幅より大きく、第２の幅は第３の幅より大きい。
なお、ここでは、絶縁膜１３の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、図１（Ｃ）に示すような電極構造（第３の導電層１８ｂと第２の導電層１９ｂと第１の導電層２０ｂの積層）が形成できるのであれば、特に２回に限定されず、複数回であっても良いし、１回のエッチング工程で行ってもよい。
このように本発明ではゲート配線が低抵抗な導電層で形成されているため、画素部の面積が大面積化しても十分駆動させることができる。もちろん、本発明はゲート配線だけでなく、各種配線に用いることができ、基板上にこれらの配線が形成された配線基板を作製することができる。そして、このような配線が形成されている半導体装置の動作特性および信頼性を向上させることが可能である。
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
以下に本発明の実施例を説明するが、特にこれらの実施例に限定されないことはもちろんである。
本発明を利用したゲート電極を備えた配線基板について、その構造の一例を以下に説明する。
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板または可撓性基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。本実施例では、コーニング社製１７３７ガラス基板を用いた。
また、下地絶縁膜１１としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜１１を形成する。ここでは下地膜１１として２層構造（１１ａ、１１ｂ）を用いた例を示したが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
本実施例では、膜厚５０ｎｍの酸化窒化珪素膜１１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、膜厚１００ｎｍの酸化窒化珪素膜１１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）
を形成した。
次いで、下地絶縁膜上に半導体層１２を形成する。半導体層１２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層１２の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１２を形成した。
次いで、半導体層１２を覆う絶縁膜１３を形成する。絶縁膜１３はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１３はゲート絶縁膜となる。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。
次いで、絶縁膜１３上に膜厚２０〜１００ｎｍの第１の導電膜１４と膜厚１００〜８００ｎｍの第２の導電膜１５と膜厚２０〜１００ｎｍの第３の導電膜１６とを積層形成する。スパッタ法等により、絶縁膜と接する第１の導電層としては、チャネル形成領域への拡散を防ぐためにＷまたはＭｏを主成分とする導電膜（Ｗ、ＷＭｏ、Ｍｏ等）を用いればよい。また、第２の導電層としては、Ａｌを主成分とする低抵抗な導電膜（Ａｌ、Ａｌ−Ｔｉ、Ａｌ−Ｓｃ、Ａｌ−Ｓｉ等）を用いればよい。また、第３の導電層としては、コンタクト抵抗の低いＴｉを主成分とする導電膜（Ｔｉ、ＴｉＮ等）を用いればよい。本実施例では、スパッタ法により、膜厚３０ｎｍのＷ膜からなる第１の導電膜１４と、膜厚５００ｎｍのＡｌ−Ｔｉ膜からなる第２の導電膜１５と、膜厚５０ｎｍのＴｉ膜からなる第３の導電膜１６とを積層形成した。第２の導電膜１５のＴｉの割合は１％であり、ターゲットにＡｌ−Ｔｉを用いて形成した。
続いて、第１のエッチング処理を行う。第１のエッチング処理では第１のエッチング条件及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＢＣｌ2とＣｌ2とＯ2とを用い、それぞれのガス流量比を６５：１０：５（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に４５０ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成して１４７秒のエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも３００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第１のエッチング条件でのレジストに対するエッチング速度は２３５．５ｎｍ／ｍｉｎであり、Ａｌ−Ｔｉに対するエッチング速度は２３３．４ｎｍ／ｍｉｎであり、Ｗに対するエッチング速度は１３３．８ｎｍ／ｍｉｎである。なお、Ｔｉのエッチング速度はＡｌ−Ｔｉとほとんど同じである。図２２に示すように、この第１のエッチング条件によりＡｌ−Ｔｉ膜およびＴｉ膜をエッチングして、端部がテーパー形状である第２の導電層２９および第３の導電層２８を得る。また、この第１のエッチング条件によって、Ａｌ−Ｔｉ膜およびＴｉ膜のテーパー角は、約４５°となる。なお、Ｗに対するエッチング速度はレジスト、Ｔｉ、Ａｌ−Ｔｉに比べて十分低いため、第１の導電層３０は主として表面のみがエッチングされ、第２の導電層２９および第３の導電層２８と重ならない領域が薄くなっている。
この後、レジストからなるマスク１７ａを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成して３０秒のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2を混合した第２のエッチング条件ではＷ膜のみエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は１２４．６ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
このように、第２のエッチング条件による第１の導電層３０のエッチングは、第１のエッチング条件により形成される第２の導電層２９および第３の導電層２８（およびレジスト２７）をマスクとしている。そのため、第２のエッチング条件により形成される第１の導電層２０ａの幅は、第１のエッチング条件によって制御すればよい。このような段階を経ることにより、不純物領域となる領域の幅を容易に制御することができる。
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層２０ａと第２の導電層１９ａと第３の導電層１８ａから成る第１の形状の導電層を形成する。ここでのチャネル長方向の第１の導電層の幅は、上記実施の形態に示したＷ１に相当する。２１ａはゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。なお、ここでの第１のエッチング処理は、実施の形態に記載した第１のエッチング工程（図１（Ｂ））に相当する。このようにして形成された第１の形状の導電層のＳＥＭ写真を図２（Ａ）に示す。
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。
ここでは、エッチング用ガスにＢＣｌ3とＣｌ2とを用い、それぞれのガス流量比を２０：６０（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に６００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理では、Ａｌ―Ｔｉ膜およびＴｉ膜が選択的にエッチングされる。この第２のエッチングによりＡｌ―Ｔｉ膜およびＴｉ膜のテーパー角は８０°となった。この第２のエッチング処理により第２の導電層１９ｂおよび第３の導電層１８ｂを形成する。一方、第１の導電層２０ａは、第２の導電層や第３の導電層に比べてほとんどエッチングされず、第１の導電層２０ｂを形成する。なお、ここでの第２のエッチング処理は、実施の形態に記載した第２のエッチング工程（図１（Ｃ））に相当する。このようにして、チャネル長方向の第１の導電層の幅がＷ１、第２の導電層の幅がＷ２、第３の導電層の幅がＷ３である第２の形状の導電層が形成された。第２の形状の導電層のＳＥＭ写真を図２（Ｂ）に示す。
また、表４に、Ａｌ−Ｔｉ膜のエッチングレートの面内ばらつきを考慮し、Ａｌ−Ｔｉ膜の下層に形成される膜のＡｌ−Ｔｉ膜に対するエッチングレートの比が２〜１０であった場合に、エッチングされる下層膜の膜厚（単位はｎｍ）を計算した結果を示す。このとき、Ａｌ−Ｔｉ膜の膜厚を５００ｎｍとし、面内で±５％のばらつきがあるものとして計算した。
Figure 2009088537
表４で示すように、Ａｌ−Ｔｉ膜に対するエッチングレートのばらつきが大きくなるにつれ、エッチングされる膜厚は厚くなり、また、下層膜に対する選択比が上がるにつれてエッチングされる膜厚は薄くなる。この特性を利用すれば、所望の形状の配線を形成することが可能となる。
このように本発明ではゲート配線が低抵抗な導電層で形成されているため、画素部の面積が大面積化しても配線遅延等の問題が生じることなく、十分駆動させることができる。そして、このような配線が形成されている半導体装置の動作特性および信頼性を向上させることが可能である。
本実施例では、実施例１における第１のエッチング処理のうち、第１のエッチング条件における条件を変えた場合について、図３〜図６を用いて以下に説明する。ここでは、第１のエッチング条件における条件を変えているので、ゲート配線は実施例１における第２の導電層および第３の導電層の２層のみを形成しているが、実施例１における第１の導電層を下層として３層にした場合にも適用できる。
まず、１７３７ガラス基板１０上に、スパッタ法により膜厚２００ｎｍの酸化窒化膜３３を形成する。次いで、前記絶縁膜３３上に、スパッタ法により、膜厚５００ｎｍのＡｌ−Ｔｉ膜からなる第１の導電膜３４と、膜厚１００ｎｍのＴｉ膜からなる第２の導電膜３５とを積層形成した（図３（Ａ））。
続いて、第２の導電膜上にレジストを形成して、エッチング処理を行う。このエッチング処理は、実施例１における第１のエッチング条件に相当する。本実施例ではエッチング処理として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、１．２Ｐａの圧力で、エッチング用ガスにＢＣｌ2とＣｌ2とを用いた。そして、それぞれのガス流量比と、コイル型の電極および基板側（試料ステージ）に印可する電力を表５に示すように変化させてエッチングを行った（図３（Ｂ））。このエッチング処理により、レジスト、第２の導電膜３５および第１の導電膜３４はエッチングされ、第２の導電膜３７および第１の導電層３８が形成される。また絶縁膜もエッチングされて４０に示す形状の絶縁膜となる。
Figure 2009088537
表５で示す条件によって得られる導電層をＳＥＭにより１５０００倍にて観察した形状を図４〜図６に示す。図４（Ａ）は条件１により形成された導電層であり、図４（Ｂ）は条件２により形成された導電層であり、図４（Ｃ）は条件３により形成された導電層である。また、図５（Ａ）は条件４により形成された導電層であり、図５（Ｂ）は条件５により形成された導電層であり、図５（Ｃ）は条件６により形成された導電層である。また、図６（Ａ）は条件７により形成された導電層であり、図６（Ｂ）は条件８により形成された導電層であり、図６（Ｃ）は条件９により形成された導電層である。図４からコイル型の電極に印加する電力が高くなるにつれて、テーパー角が大きくなることが分かる。図５から基板側に印加する電力が高くなるにつれて、テーパー角が大きくなることが分かる。
図６からＢＣｌ2のガス流量が大きくなるにつれて、テーパー角が大きくなることが分かる。このように、条件によって得られるテーパー部の角度が変わることがわかる。また、表６に表５で示した条件により得られたエッチングレートを示す。さらに、それぞれの膜に対する選択比を表７に示す。Ａｌ−ＴｉとＷとの選択比が大きな条件で異方性エッチングが可能となり、所望の形状の導電層を形成することができる。
Figure 2009088537
Figure 2009088537
以上のことから、条件を変えることで、所望の形状の導電層を得ることができる。また、画素部の面積が大面積化しても配線遅延等の問題が生じることなく、十分駆動させることができる。そして、このような配線が形成されている半導体装置の動作特性および信頼性を向上させることが可能である。
本実施例では、実施例１で形成した配線にプラズマ処理を行う場合について、図１７を用いて説明する。なお、本明細書中においてプラズマ処理とは、気体をプラズマ化した雰囲気中に試料を曝す処理を指す。
まず、実施例１にしたがって、図１（Ｃ）の状態を得る。なお、図１７（Ａ）
と図１（Ｃ）は同じ状態を示し、対応する部分には同じ符号を用いている。
そして、形成された配線に酸素もしくは酸素を主成分とする気体、またはＨ2Ｏを用いてプラズマ処理を行う。（図１７（Ｂ））プラズマ処理は、プラズマ発生装置（プラズマＣＶＤ装置、ドライエッチング装置、スパッタ装置等）を用いて、３０秒〜２０分（好ましくは３〜１５分）行う。さらに、ガスの流量を５０〜３００ｓｃｃｍ、基板の温度を室温〜２００度、ＲＦを１００〜２０００Ｗとして処理するのが望ましい。プラズマ処理を行うことで、３層構造からなる導電層のうちＡｌ、またはＡｌを主成分とする合金もしくは化合物からなる導電層から成る第２の導電層１９ｂが酸化されやすいため、該第２の導電層１９ｂにおいて、他の導電層と接しない部分２２が酸化される。そのため、ヒロックやウイスカー等の突起物の形成等をさらに低減することが可能となる。
もちろん、レジスト１７ｂを除去するために、酸素もしくは酸素を主成分とした気体、またはＨ2Ｏによるアッシングを行えば、第２の導電層における露呈部分が酸化されるが、レジスト１７ｂを除去した後にプラズマ処理を行う方が、十分な酸化膜を形成しやすい。
このようにして本発明ではゲート配線が低抵抗な導電層で形成されているため、画素部の面積が大面積化しても配線遅延等の問題が生じることなく、十分駆動させることができる。そして、このような配線が形成されている半導体装置の動作特性および信頼性を向上させることが可能である。
実施例１乃至３とは異なる配線の構造に本発明を適用して配線基板を作製する例について、以下に図７を用いて説明する。
まず、基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板または可撓性基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。本実施例では、コーニング社製１７３７ガラス基板を用いる。
次いで、基板１０上に膜厚２０〜１００ｎｍの第１の導電膜４４と膜厚１００〜８００ｎｍの第２の導電膜４５と膜厚２０〜１００ｎｍの第３の導電膜４６とを積層形成する。ここでは、スパッタ法を用い、絶縁膜と接する第１の導電層としては、基板１０からの不純物の拡散を防ぐためにＷまたはＭｏを主成分とする導電膜を用いればよい。また、第２の導電層としては、ＡｌまたはＣｕを主成分とする低抵抗な導電膜を用いればよい。また、第３の導電層としては、コンタクト抵抗の低いＴｉを主成分とする導電膜を用いればよい。本実施例では、スパッタ法により、膜厚３０ｎｍのＭｏ膜からなる第１の導電膜４４と、膜厚５００ｎｍのＡｌ−Ｔｉ膜からなる第２の導電膜４５と、膜厚５０ｎｍのＴｉ膜からなる第３の導電膜４６とを積層形成する。
そして、エッチング処理を行う。エッチング処理では第１のエッチング条件及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＢＣｌ2とＣｌ2とＯ2とを用い、それぞれのガス流量比を６５：１０：５（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に４５０WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行う。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも３００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＡｌ―Ｔｉ膜およびＴｉ膜をエッチングして第１の導電層の端部をテーパー形状とする。また、この第１のエッチング条件によって、Ａｌ―Ｔｉ膜およびＴｉ膜のテーパー角は、約４５°となるが、Ｍｏはエッチングされない。
この後、レジストからなるマスク４７を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2を混合した第２のエッチング条件ではＭｏ膜のみエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
上記エッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、エッチング処理により第１の導電層５０と第２の導電層４９と第３の導電層４８から成る導電層を形成する。
次いで、導電層を覆う絶縁膜５１を形成する。絶縁膜５１はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜の単層または積層構造で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
次いで、絶縁膜５１上に半導体層５２を形成する。半導体層５２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜をフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層５２の厚さは２５〜３００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、レーザアニ―ル処理を行って結晶質珪素膜を形成する。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層５２を形成する。
このようにして本発明ではゲート配線が低抵抗な導電層で形成されているため、逆スタガ構造のＴＦＴを用いた場合においても、画素部の面積が大面積化しても配線遅延等の問題が生じることなく、十分駆動させることができる。そして、このような配線が形成されている半導体装置の動作特性および信頼性を向上させることが可能である。
本実施例では本発明を利用した配線基板の一例として、アクティブマトリクス基板の作製方法について図８〜図１１を用いて説明する。なお、本明細書ではＣＭＯＳ回路を有する駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板４００を用いる。なお、基板４００としては、石英基板やシリコン基板、金属基板または可撓性基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
次いで、基板４００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜４０１を形成する。本実施例では下地膜４０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜４０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜４０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜４０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜４０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜４０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成する。
次いで、下地膜上に半導体層４０２〜４０６を形成する。半導体層４０２〜４０６は公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により２５〜３００ｎｍ（好ましくは３０〜２００ｎｍ）の厚さで半導体膜を成膜し、公知の結晶化法（レーザ結晶化法、ＲＴＡやファーネスアニール炉を用いた熱結晶化法、結晶化を助長する金属元素を用いた熱結晶化法等）により結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層４０２〜４０６を形成する。前記半導体膜としては、非晶質半導体膜や微結晶半導体膜、結晶質半導体膜などがあり、非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜する。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）
を行った後、熱結晶化（５５０℃、４時間）を行って結晶質珪素膜を形成する。
そして、フォトリソグラフィ法を用いたパターニング処理によって半導体層４０２〜４０６を形成する。
また、レーザ結晶化法で結晶質半導体膜を作製する場合には、レーザとして、連続発振またはパルス発振の固体レーザまたは気体レーザまたは金属レーザなどを用いることができる。なお、前記固体レーザとしては連続発振またはパルス発振のＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザ等があり、前記気体レーザとしては連続発振またはパルス発振のエキシマレーザ、Ａｒレーザ、Ｋｒレーザ、ＣＯ2レーザ等があり、前記金属レーザとしてはヘリウムカドミウムレーザ、銅蒸気レーザ、金蒸気レーザが挙げられる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、パルス発振のエキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜１２００mJ/cm2、代表的には１００〜７００mJ/cm2 (好ましくは２００〜３００mJ/cm2)とする。また、パルス発振のＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１８００mJ/cm2、代表的には３００〜１０００mJ/cm2 （好ましくは３５０〜５００mJ/cm2）
とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行ってもよい。また、連続発振のレーザを用いるときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、０．５〜２０００ｃｍ／ｓ程度の速度でレーザビームに対して相対的にステージを動かして照射する。
しかしながら、本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００ｎｍの非晶質珪素膜を形成し、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。このようにすることで、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。
もちろん、レーザ結晶化法のみを行った結晶質半導体膜を用いてＴＦＴを作製することもできるが、金属元素を用いる熱結晶化法およびレーザ結晶化法を組み合わせれば結晶質半導体膜の結晶性が向上しているため、ＴＦＴの電気的特性が向上するので望ましい。例えば、レーザ結晶化法のみを行った結晶質半導体膜を用いてＴＦＴを作製すると、移動度は３００ｃｍ2／Ｖｓ程度であるが、金属元素を用いる熱結晶化法およびレーザ結晶化法を行った結晶質半導体膜を用いてＴＦＴを作製すると、移動度は５００〜６００ｃｍ2／Ｖｓ程度と著しく向上する。
また、半導体層４０２〜４０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
次いで、半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な電気的特性を得ることができる。
次いで、ゲート絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電膜４０８ａと、膜厚１００〜８００ｎｍの第２の導電膜４０８ｂと、膜厚２０〜１００ｎｍの第３の導電膜４０８ｃを積層形成する。本実施例では、膜厚３０ｎｍのＷＮ膜からなる第１の導電膜４０８ａと、膜厚３７０ｎｍのＡｌ−Ｓｃ膜からなる第２の導電膜４０８ｂと、膜厚３０ｎｍのＴｉＮ膜からなる第３の導電膜４０８ｃとを積層形成する。
なお、本実施例では、第１の導電膜４０８ａをＷＮとしたが、特に限定されず、第１の導電膜として、ＷやＭｏから選ばれた元素、または前記元素を主成分とする合金もしくは化合物からなる導電層で形成してもよい。また、第２の導電膜４０８ｂをＡｌ−Ｓｃとしたが、特に限定されず、Ａｌや、Ａｌを主成分とする合金もしくは化合物からなる導電層で形成してもよい。また、第３の導電膜４０８ｃをＴｉＮとしたが、特に限定されず、Ｔｉや、Ｔｉを主成分とする合金もしくは化合物からなる導電層で形成してもよい。
次に、フォトリソグラフィ法を用いてレジストからなるマスク４１０〜４１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１のエッチング条件及び第２のエッチング条件で行う。（図８（Ｂ））本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにエッチング用ガスにＢＣｌ2とＣｌ2とＯ2とを用い、それぞれのガス流量比を６５：１０：５（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に４５０WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも３００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＡｌ―Ｓｃ膜およびＴｉＮ膜をエッチングして第２の導電層および第３の導電層の端部をテーパー形状とする。また、この第１のエッチング条件によって、Ａｌ―Ｓｃ膜およびＴｉＮ膜のテーパー角は、約４５°となるが、ＷＮ膜はほとんどエッチングされない。
この後、レジストからなるマスク４１０〜４１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１乃至第３の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層と第３の導電層から成る第１の形状の導電層４１７〜４２２（第１の導電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２２ｂと第３の導電層４１７ｃ〜４２２ｃ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層４１７〜４２２で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。
（図８（Ｃ））ここでは、エッチングガスにＢＣｌ3とＣｌ2とを用い、それぞれのガス流量比を２０：６０（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に６００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理では、Ａｌ―Ｓｃ膜およびＴｉＮ膜が選択的にエッチングされる。この時、第２のエッチング処理により第２の導電層４２８ｂ〜４３３ｂおよび第３の導電層４２８ｃ〜４３３ｃを形成する。一方、第１の導電層４１７ａ〜４２２ａは、ほとんどエッチングされず、第２の形状の導電層４２８〜４３３を形成する。
このように第１のエッチング工程および第２のエッチング工程により、本発明の構成を利用したゲート電極４２８〜４３１、保持容量の一方の電極４３２およびソース配線４３３が形成される。
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を低濃度に添加する。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14／ｃｍ2とし、加速電圧を４０〜８０ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０13／cm2とし、加速電圧を６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層４２８〜４３３がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域４２３〜４２７が形成される。不純物領域４２３〜４２７には１×１０18〜１×１０20／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加する。
レジストからなるマスクを除去した後、新たにレジストからなるマスク４３４ａ〜４３４ｃを形成して第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜１×１０15／ｃｍ2とし、加速電圧を６０〜１２０ｋｅＶとして行う。ドーピング処理は第２の導電層４２８ｂ〜４３２ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングする。続いて、第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行って図９（Ａ）の状態を得る。イオンドープ法の条件はドーズ量を１×１０15〜１×１０17/cm2とし、加速電圧を５０〜１００ｋｅＶとして行う。第２のドーピング処理および第３のドーピング処理により、第１の導電層と重なる低濃度不純物領域４３６、４４２、４４８には１×１０18〜５×１０19／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加され、高濃度不純物領域４３５、４４１、４４４、４４７には１×１０19〜５×１０21／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加される。
もちろん、適当な加速電圧にすることで、第２のドーピング処理および第３のドーピング処理は１回のドーピング処理で、低濃度不純物領域および高濃度不純物領域を形成することも可能である。
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク４５０ａ〜４５０ｃを形成して第４のドーピング処理を行う。この第４のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域４５３、４５４、４５９、４６０を形成する。第２の導電層４２８ａ〜４３２ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域４５３、４５４、４５９、４６０はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。（図９（Ｂ））この第４のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク４５０ａ〜４５０ｃで覆われている。第１乃至３のドーピング処理によって、不純物領域４３８、４３９にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を１×１０19〜５×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
次いで、レジストからなるマスク４５０ａ〜４５０ｃを除去して第１の層間絶縁膜４６１を形成する。この第１の層間絶縁膜４６１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜４６１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
次いで、図９（Ｃ）に示すように、レーザビームを照射して、半導体層の結晶性の回復、およびそれぞれの半導体層に添加された不純物元素の活性化を行う。
用いるレーザは、連続発振またはパルス発振の固体レーザまたは気体レーザまたは金属レーザが望ましい。特にＹＡＧレーザを用いたレーザアニール法を行うのが好ましい。連続発振のレーザを用いるのであれば、レーザ光のエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）
が必要であり、レーザ光に対して相対的に基板を０．５〜２０００ｃｍ／ｓの速度で移動させる。また、パルス発振のレーザを用いるのであれば、周波数３００Ｈｚとし、レーザーエネルギー密度を５０〜９００mJ/cm2(代表的には５０〜５００mJ/cm2)とするのが望ましい。このとき、レーザ光を５０〜９８％オーバーラップさせても良い。また、第２の導電層において第１の層間絶縁膜に接する領域が十分に酸化していることなどにより、加熱処理を行ってもヒロックやウイスカー等の突起物が形成されない場合は、ファーネスアニール炉を用いる熱アニール法やラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
また、第１の層間絶縁膜を形成する前に加熱処理を行っても良い。ただし、用いた配線が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
そして、加熱処理（３００〜４５０℃で１〜１２時間の熱処理）を行うと水素化を行うことができる。この工程は第１の層間絶縁膜４６１に含まれる水素により半導体層のダングリングボンドを終端する工程である。第１の層間絶縁膜の存在に関係なく半導体層を水素化することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１〜１２時間の加熱処理を行っても良い。
次いで、第１の層間絶縁膜４６１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４６２ａを形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面に凸凹が形成されるものを用いる。また、有機樹脂膜を用いない場合は図２１で示すような形状の第２層間絶縁膜４６２ｂが形成される。
本実施例では、鏡面反射を防ぐため、表面に凸凹が形成される第２の層間絶縁膜を形成することによって画素電極の表面に凸凹を形成した。また、画素電極の表面に凹凸を持たせて光散乱性を図るため、画素電極の下方の領域に凸部を形成してもよい。その場合、凸部の形成は、ＴＦＴの形成と同じフォトマスクで行うことができるため、工程数の増加なく形成することができる。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ければよい。こうして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。
また、第２の層間絶縁膜４６２ａとして表面が平坦化する膜を用いてもよい。
その場合は、画素電極を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。
そして、駆動回路５０６において、各不純物領域とそれぞれ電気的に接続する配線４６３〜４６７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。
例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。（図１０）
また、画素部５０７においては、画素電極４７０、ゲート配線４６９、接続電極４６８を形成する。この接続電極４６８によりソース配線（４３３ａ〜４３３ｃの積層）は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線４６９は、画素ＴＦＴのゲート電極と電気的な接続が形成される。また、画素電極４７０は、画素ＴＦＴのドレイン領域４４２と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層４５８と電気的な接続が形成される。また、画素電極４７０としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
以上の様にして、ｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部５０７を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域４３７、ゲート電極の一部を構成する第１の導電層４２８ａと重なる低濃度不純物領域４３６（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域４５２を有している。このｎチャネル型ＴＦＴ５０１と電極４６６で接続してＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ５０２にはチャネル形成領域４４０、ソース領域またはドレイン領域として機能する高濃度不純物領域４５４と、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素が導入された不純物領域４５３を有している。また、ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４４３、ゲート電極の一部を構成する第１の導電層４３０ａと重なる低濃度不純物領域４４２（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域４５６を有している。
画素部の画素ＴＦＴ５０４にはチャネル形成領域４４６、ゲート電極の外側に形成される低濃度不純物領域４４５（ＬＤＤ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域４５８を有している。また、保持容量５０５の一方の電極として機能する半導体層には、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素が添加されている。保持容量５０５は、絶縁膜４１６を誘電体として、電極（４３２ａ〜４３２ｃの積層）と、半導体層とで形成している。
本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図１１に示す。なお、図８〜図１１に対応する部分には同じ符号を用いている。図１０中の鎖線Ａ−Ａ’は図１１中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１０中の鎖線Ｂ−Ｂ’は図１１中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
このようにして作製された配線は低抵抗化が実現されており、該配線を有する配線基板は画素部の大面積化しても配線遅延等の問題が生じることなく、十分適応でき得るものとなっている。
なお、本実施例は実施例１乃至４のいずれか一と自由に組み合わせることが可能である。
本実施例では、実施例５で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図１２を用いる。本実施例では本発明の記載がないが、実施例５で作製されるアクティブマトリクス基板を用いているため、本発明を適用していると言える。
まず、実施例５に従い、図１０の状態のアクティブマトリクス基板を得た後、図１０のアクティブマトリクス基板上、少なくとも画素電極４７０上に配向膜５６７を形成しラビング処理を行う。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５７２を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、５７１、平坦化膜５７３を形成する。赤色の着色層５７０と青色の着色層５７１とを重ねて、遮光部を形成する。また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。
本実施例では、実施例５に示す基板を用いている。従って、実施例５の画素部の上面図を示す図１１では、少なくともゲート配線４６９と画素電極４７０の間隙と、ゲート配線４６９と接続電極４６８の間隙と、接続電極４６８と画素電極４７０の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に着色層の積層からなる遮光部が重なるように各着色層を配置して、対向基板を貼り合わせた。
このように、ブラックマスク等の遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。
次いで、平坦化膜５７３上に透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７４を形成し、ラビング処理を施した。
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図１２に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。前記液晶表示パネルは、画素部において、開口率を低下することなく、また、配線遅延等の問題が生じることがないので、大面積化にも十分対応でき得るものとなっている。
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることが可能である。
本実施例では、実施例５で作製したアクティブマトリクス基板から、実施例６とは異なるアクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図１３を用いる。本実施例では本発明の記載がないが、実施例５で作製されるアクティブマトリクス基板を用いているため、本発明を適用していると言える。
まず、実施例５に従い、図８の状態のアクティブマトリクス基板を得た後、図８のアクティブマトリクス基板上に配向膜１０６７を形成しラビング処理を行う。なお、本実施例では配向膜１０６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
次いで、対向基板１０６８を用意する。この対向基板には、着色層１０７４、遮光層１０７５が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層１０７７を設けた。このカラーフィルタと遮光層１０７７とを覆う平坦化膜１０７６を設けた。次いで、平坦化膜１０７６上に透明導電膜からなる対向電極１０６９を画素部に形成し、対向基板の全面に配向膜１０７０を形成し、ラビング処理を施した。
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１０７１で貼り合わせる。シール材１０７１にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１０７３を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１０７３には公知の液晶材料を用いれば良い。このようにして図１１に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。前記液晶表示パネルは、画素部において、開口率を低下することなく、また、配線遅延等の問題が生じることがないので、大面積化にも十分対応でき得るものとなっている。
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることが可能である。
本実施例では、本発明を利用した配線基板の一例として、実施例５で示したアクティブマトリクス基板を作製するときのＴＦＴの作製方法を用いて、発光装置を作製した例について説明する。本実施例では本発明の記載がないが、実施例５で作製されるアクティブマトリクス基板を用いているため、本発明を適用していると言える。本明細書において、発光装置とは、基板上に形成された発光素子を該基板とカバー材の間に封入した表示用パネルおよび該表示用パネルにＩＣを実装した表示用モジュールを総称したものである。なお、発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（発光層）と陽極層と、陰極層とを有する。また、有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）があり、これらのうちどちらか、あるいは両方の発光を含む。
なお、本明細書中では、発光素子において陽極と陰極の間に形成された全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的に発光素子は、陽極層、発光層、陰極層が順に積層された構造を有しており、この構造に加えて、陽極層、正孔注入層、発光層、陰極層や、陽極層、正孔注入層、発光層、電子輸送層、陰極層等の順に積層した構造を有していることもある。
図１４は本実施例の発光装置の断面図である。図１４において、基板７００上に設けられたスイッチングＴＦＴ６０３は図１０のｎチャネル型ＴＦＴ５０３を用いて形成される。したがって、構造の説明はｎチャネル型ＴＦＴ５０３の説明を参照すれば良い。
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
基板７００上に設けられた駆動回路は図１０のＣＭＯＳ回路を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
また、配線７０１、７０３はＣＭＯＳ回路のソース配線、７０２はドレイン配線として機能する。また、配線７０４はソース配線７０８とスイッチングＴＦＴのソース領域とを電気的に接続する配線として機能し、配線７０５はドレイン配線７０９とスイッチングＴＦＴのドレイン領域とを電気的に接続する配線として機能する。
なお、電流制御ＴＦＴ６０４は図１０のｐチャネル型ＴＦＴ５０２を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ５０２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
また、配線７０６は電流制御ＴＦＴのソース配線（電流供給線に相当する）であり、７０７は電流制御ＴＦＴの画素電極７１１上に重ねることで画素電極７１１と電気的に接続する電極である。
なお、７１１は、透明導電膜からなる画素電極（発光素子の陽極）である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。画素電極７１１は、上記配線を形成する前に平坦な層間絶縁膜７１０上に形成する。本実施例においては、樹脂からなる平坦化膜７１０を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
配線７０１〜７０７を形成後、図１４に示すようにバンク７１２を形成する。
バンク７１２は１００〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。
なお、バンク７１２は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク７１２の材料となる絶縁膜中にカーボン粒子や金属粒子を添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子や金属粒子の添加量を調節すれば良い。
画素電極７１１の上には発光層７１３が形成される。なお、図１４では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けている。また、本実施例では蒸着法により低分子系有機発光材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。
Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機発光材料を発光層として用いる例を示したが、中分子系有機発光材料や高分子系有機発光材料を用いても良い。なお、本明細書中において、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μｍ以下の有機発光材料を中分子系有機発光材料とする。また、高分子系有機発光材料を用いる例として、正孔注入層として２０ｎｍのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に発光層として１００ｎｍ程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造としても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
次に、発光層７１３の上には導電膜からなる陰極７１４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
この陰極７１４まで形成された時点で発光素子７１５が完成する。なお、ここでいう発光素子７１５は、画素電極（陽極）７１１、発光層７１３及び陰極７１４で形成されたダイオードを指す。
発光素子７１５を完全に覆うようにしてパッシベーション膜７１６を設けることは有効である。パッシベーション膜７１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い発光層７１３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、発光層７１３の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に発光層７１３が酸化するといった問題を防止できる。
さらに、パッシベーション膜７１６上に封止材７１７を設け、カバー材７１８を貼り合わせる。封止材７１７としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材７１８はガラス基板や石英基板やプラスチック基板（プラスチックフィルムも含む）の両面に炭素膜（好ましくはダイヤモンドライクカーボン膜）を形成したものを用いる。
こうして図１４に示すような構造の発光装置が完成する。なお、バンク７１２を形成した後、パッシベーション膜７１６を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。また、さらに発展させてカバー材７１８を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。
こうして、基板７００上にｎチャネル型ＴＦＴ６０１、６０２、スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３および電流制御ＴＦＴ（ｎチャネル型ＴＦＴ）６０４が形成される。
さらに、図１４を用いて説明したように、ゲート電極に絶縁膜を介して重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いｎチャネル型ＴＦＴを形成することができる。そのため、信頼性の高い発光装置を実現できる。
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
さらに、発光素子を保護するための封止（または封入）工程まで行った後の本実施例の発光装置について図１５を用いて説明する。なお、必要に応じて図１４で用いた符号を引用する。
図１５（Ａ）は、発光素子の封止までを行った状態を示す上面図、図１５（Ｂ）は図１５（Ａ）をＣ−Ｃ’で切断した断面図である。点線で示された８０１はソース側駆動回路、８０６は画素部、８０７はゲート側駆動回路である。また、９０１はカバー材、９０２は第１シール材、９０３は第２シール材であり、第１シール材９０２で囲まれた内側には封止材９０７が設けられる。
なお、９０４はソース側駆動回路８０１及びゲート側駆動回路８０７に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９０５からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
次に、断面構造について図１５（Ｂ）を用いて説明する。基板７００の上方には画素部８０６、ゲート側駆動回路８０７が形成されており、画素部８０６は電流制御ＴＦＴ６０４とそのドレインに電気的に接続された画素電極７１０を含む複数の画素により形成される。また、ゲート側駆動回路８０７はｎチャネル型ＴＦＴ６０１とｐチャネル型ＴＦＴ６０２とを組み合わせたＣＭＯＳ回路（図１４参照）を用いて形成される。
画素電極７１１は発光素子の陽極として機能する。また、画素電極７１１の両端にはバンク７１２が形成され、画素電極７１１上には発光層７１３および発光素子の陰極７１４が形成される。
陰極７１４は全画素に共通の配線としても機能し、接続配線９０４を経由してＦＰＣ９０５に電気的に接続されている。さらに、画素部８０６及びゲート側駆動回路８０７に含まれる素子は全て陰極７１４およびパッシベーション膜７１６で覆われている。
また、第１シール材９０２によりカバー材９０１が貼り合わされている。なお、カバー材９０１と発光素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。そして、第１シール材９０２の内側には封止材９０７が充填されている。なお、第１シール材９０２、封止材９０７としてはエポキシ系樹脂を用いるのが好ましい。また、第１シール材９０２はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、封止材９０７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。
発光素子を覆うようにして設けられた封止材９０７はカバー材９０１を接着するための接着剤としても機能する。また、本実施例ではカバー材９０１を構成するプラスチック基板の材料としてＦＲＰ（Fiberglass-Reinforced Plastics）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリルを用いることができる。
また、封止材９０７を用いてカバー材９０１を接着した後、封止材９０７の側面（露呈面）を覆うように第２シール材９０３を設ける。第２シール材９０３は第１シール材９０２と同じ材料を用いることができる。
以上のような構造で発光素子を封止材９０７に封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等の発光層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置が得られる。また、前記発光装置は、画素部において、開口率を低下することなく、また、配線遅延等の問題が生じることがないので、大面積化にも十分対応でき得るものとなっている。
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることが可能である。
本実施例では、実施例８とは異なる画素構造を有した発光装置について説明する。説明には図１６を用いる。本実施例では本発明の記載がないが、本発明を適用して形成される配線を有するＴＦＴを用いて作製するので、本発明を適用していると言える。
図１６では電流制御用ＴＦＴ４５０１として図１０のｐチャネル型ＴＦＴ５０２と同一構造のＴＦＴを用い、スイッチング用ＴＦＴ４４０２として図１０の画素ＴＦＴ５０４と同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極はスイッチング用ＴＦＴ４４０２のドレイン配線に電気的に接続されている。また、電流制御用ＴＦＴのドレイン配線は画素電極４５０４に電気的に接続されている。
本実施例では、導電膜からなる画素電極４５０４が発光素子の陰極として機能する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
画素電極４５０４の上には発光層４５０５が形成される。なお、図１６では一画素しか図示していないが、本実施例ではＧ（緑）に対応した発光層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。
次に、発光層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。
この陽極４５０６まで形成された時点で発光素子４５０７が完成する。なお、ここでいう発光素子４５０７は、画素電極（陰極）４５０４、発光層４５０５及び陽極４５０６で形成されたダイオードを指す。
発光素子４５０７を完全に覆うようにしてパッシベーション膜４５０８を設けることは有効である。パッシベーション膜４５０８としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
さらに、パッシベーション膜４５０８上に封止材４５０９を設け、カバー材４５１０を貼り合わせる。封止材４５０９としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材４５１０はガラス基板や石英基板やプラスチック基板（プラスチックフィルムも含む）の両面に炭素膜（好ましくはダイヤモンドライクカーボン膜）を形成したものを用いる。
このようにして作製された発光装置の配線は低抵抗化が実現できており、また、画素部において、開口率を低下することなく、配線遅延等の問題が生じることがないので、大面積化にも十分対応でき得るものとなっている。
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることが可能である。
本実施例では、実施例５で作製したアクティブマトリクス基板とはＴＦＴ構造が異なる例を挙げ、本発明を用いて液晶表示装置を作製した例について説明する。本実施例では本発明の記載がないが、本発明を適用して形成される配線を有するＴＦＴを用いて作製するので、本発明を適用していると言える。
図１８（Ａ）に示すアクティブマトリクス基板は、ｎチャネル型ＴＦＴ５０３とｐチャネル型ＴＦＴ５０２を有する駆動回路５０６と、画素ＴＦＴ５０４と保持容量５０５を有する画素部５０７とが形成されている。
これらのＴＦＴは基板５１０にゲート配線５１２〜５１７を形成したのち、前記ゲート配線上に絶縁膜５１１を形成し、前記絶縁膜上の半導体層にチャネル形成領域やソース領域、ドレイン領域及びＬＤＤ領域などを設けて形成する。半導体層は実施例１〜実施例５と同様に本発明を用いて形成する。
ゲート配線５１２〜５１７は、その厚さを２００〜４００nm、好ましくは２５０nmの厚さで形成し、その上層に形成する被膜の被覆性（ステップカバレージ）
を向上させるために、端部をテーパー形状となるように形成する。テーパー部の角度は５〜３０度、好ましくは１５〜２５度で形成する。テーパー部はドライエッチング法で形成され、エッチングガスと基板側に印加するバイアス電圧により、その角度を制御する。
また、不純物領域は、第１乃至第３のドーピング工程によって形成する。まず、第１のドーピング工程を行って、ｎチャネル型ＴＦＴのＬＤＤ（Lightly Doped Drain）領域を形成する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。ｎ型を付与する不純物元素（ドナー）としてリン（Ｐ）を添加し、マスクにより第１の不純物領域が形成される。そして、新たにｎチャネル型ＴＦＴのＬＤＤ領域を覆うマスクを形成して、第２のドーピング工程はｎチャネル型ＴＦＴのソース領域及びドレイン領域を形成して行う。
第３のドーピング処理により、ｐチャネル型ＴＦＴのソース領域及びドレイン領域を形成する。ドーピングの方法はイオンドープ法やイオン注入法でｐ型を付与する不純物元素（アクセプタ）を添加すればよい。このとき、ｎチャネル型ＴＦＴを形成する半導体層にはマスクを形成するため、ｐ型を付与する不純物元素が添加されない。本実施例では、ｐチャネル型ＴＦＴにおいてＬＤＤ領域を作製していないが、もちろん、作製してもよい。
このようにして、ｎチャネル型ＴＦＴ５０３にはチャネル形成領域５２９の外側にＬＤＤ領域５３０、ソース領域またはドレイン領域５３１が形成される。ｐチャネル型ＴＦＴ５０２も同様な構成とし、チャネル形成領域５２７、ソース領域またはドレイン領域５２８から成っている。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
画素部５０７において、ｎチャネル型ＴＦＴで形成される画素ＴＦＴ５０４はオフ電流の低減を目的としてマルチゲート構造で形成され、チャネル形成領域５３２の外側にＬＤＤ領域５３３、ソース領域またはドレイン領域５３４が設けられている。
層間絶縁膜は酸化珪素、窒化珪素、または酸化窒化珪素などの無機材料から成り、５０〜５００nmの厚さの第１の層間絶縁膜５４０と、ポリイミド、アクリル、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層間絶縁膜５４１とで形成する。このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。
また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、第１の層間絶縁膜５４０と組み合わせて形成することが好ましい。
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。
コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜５４１をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜５４０をエッチングする。
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、レジストマスクパターンを形成し、エッチングによって配線５４３〜５４９を形成する。このようにして、アクティブマトリクス基板を形成することができる。
図１８（Ａ）のアクティブマトリクス基板を用いて、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図１８（Ｂ）はアクティブマトリクス基板と対向基板５５４とをシール材５５８で貼り合わせた状態を示している。最初に、図１８（Ａ）の状態のアクティブマトリクス基板上に柱状のスペーサ５５１、５５２を形成する。画素部に設けるスペーサ５５１は画素電極上のコンタクト部に重ねて設ける。スペーサは用いる液晶材料にも依存するが、３〜１０μmの高さとする。コンタクト部では、コンタクトホールに対応した凹部が形成されるので、この部分に合わせてスペーサを形成することにより液晶の配向の乱れを防ぐことができる。その後、配向膜５５３を形成しラビング処理を行う。対向基板５５４には透明導電膜５５５、配向膜５５６を形成する。その後、アクティブマトリクス基板と対向基板とを貼り合わせ液晶５５７を注入する。
以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子装置の表示装置として用いることができる。前記液晶表示パネルは、画素部において、開口率を低下することなく、また、配線遅延等の問題が生じることがないので、大面積化にも十分対応でき得るものとなっている。
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることが可能である。
本実施例では、実施例１０で示したアクティブマトリクス基板を用いて、発光装置を作製した例について説明する。本実施例では本発明の記載がないが、実施例１０で作製されるアクティブマトリクス基板を用いているため、本発明を適用していると言える。
図１９では電流制御用ＴＦＴ４５０１として図１６のｎチャネル型ＴＦＴ５０３と同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極はスイッチング用ＴＦＴ４４０２のドレイン配線に電気的に接続されている。また、電流制御用ＴＦＴ４５０１のドレイン配線は画素電極４５０４に電気的に接続されている。
本実施例では、導電膜からなる画素電極４５０４が発光素子の陰極として機能する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
画素電極４５０４の上には発光層４５０５が形成される。なお、図１９では一画素しか図示していないが、本実施例ではＧ（緑）に対応した発光層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。
次に、発光層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。
この陽極４５０６まで形成された時点で発光素子４５０７が完成する。なお、ここでいう発光素子４５０７は、画素電極（陰極）４５０４、発光層４５０５及び陽極４５０６で形成されたダイオードを指す。
発光素子４５０７を完全に覆うようにしてパッシベーション膜４５０８を設けることは有効である。パッシベーション膜４５０８としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
さらに、パッシベーション膜４５０８上に封止材４５０９を設け、カバー材４５１０を貼り合わせる。封止材４５０９としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材４５１０はガラス基板や石英基板やプラスチック基板（プラスチックフィルムも含む）の両面に炭素膜（好ましくはダイヤモンドライクカーボン膜）を形成したものを用いる。
このようにして作製された発光装置は、画素部において、開口率を低下することなく、また、配線遅延等の問題が生じることがないので、大面積化にも十分対応でき得るものとなっている。
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることが可能である。
本発明を適用して、本発明を実施して形成された配線基板は様々な電気光学装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＣ表示装置、アクティブマトリクス型発光装置）に用いることが出来る。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施出来る。
その様な電子機器としては、パーソナルコンピュータ、ディスプレイなどが挙げられる。それらの例を図２０に示す。
図２０（Ａ）はパーソナルコンピュータであり、本体３００１、画像入力部３００２、表示部３００３、キーボード３００４等を含む。本発明を表示部３００３に適用することができる。本発明を適用すれば、表示部３００３の大面積化に対応でき得る。
図２０（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレイヤーであり、本体３４０１、表示部３４０２、スピーカ部３４０３、記録媒体３４０４、操作スイッチ３４０５等を含む。なお、このプレイヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部３４０２に適用することができる。本発明を適用すれば、表示部３４０２の大面積化に対応でき得る。
図２０（Ｃ）はディスプレイであり、本体４１０１、支持台４１０２、表示部４１０３等を含む。本発明は表示部４１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において十分対応でき得る構成となっている。特に対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１１のどのような組み合わせからなる構成を用いても実現することができる。
本発明の概念の例を示す図。 本発明を適用して作製した配線の形状の例を示す図。 本発明を適用して作製した配線の形状の模式図を示す図。 本発明を適用して作製した配線の形状の例を示す図。 本発明を適用して作製した配線の形状の例を示す図。 本発明を適用して作製した配線の形状の例を示す図。 本発明の概念の例を示す図。 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。 画素ＴＦＴの構成を示す上面図。 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。 発光装置の駆動回路及び画素部の断面構造図。 （Ａ）発光装置の上面図。（Ｂ）発光装置の駆動回路及び画素部の断面構造図。 発光装置の駆動回路及び画素部の断面構造図。 本発明の概念の例を示す図。 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。 発光装置の画素部の断面構造図。 半導体装置の例を示す図。 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。 第１のエッチング条件により形成される導電層の形状の例を示す図。

Claims (15)

  1. ゲート電極及び第１の配線上に形成された絶縁膜と、
    前記絶縁膜上に前記ゲート電極と重なって形成された半導体層と、
    前記絶縁膜上に形成され、かつ、前記半導体層に電気的に接続された接続電極と、を有し、
    前記接続電極は、前記絶縁膜に設けられたコンタクトホールを介して前記第１の配線に電気的に接続され、
    前記ゲート電極及び前記第１の配線は、
    第１の導電層と、
    前記第１の導電層上の第２の導電層と、
    前記第２の導電層上の第３の導電層とでなる積層構造を有し、
    前記第２の導電層は、前記第１の導電層及び前記第３の導電層より低抵抗であり、
    前記第１の導電層及び前記第３の導電層は、前記第２の導電層より高融点の導電材料からなり、
    前記第２の導電層の端部における断面形状はテーパー形状であることを特徴とする半導体装置。
  2. 請求項１において、前記第１の導電層はＷ又はＭｏを主成分とする導電層であることを特徴とする半導体装置。
  3. 請求項１又は請求項２において、前記第２の導電層はＡｌ又はＣｕを主成分とする導電層であることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、前記第３の導電層はＴｉを主成分とする導電層であることを特徴とする半導体装置。
  5. 請求項４において、前記第３の導電層は窒化チタンからなる導電層であることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、前記第２の導電層の側面部は酸化されていることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、前記半導体層上に、層間絶縁膜を介して前記ゲート電極と電気的に接続された第２の配線を有することを特徴とする半導体装置。
  8. 第１の導電層を形成し、
    前記第１の導電層上に第２の導電層を形成し、
    前記第２の導電層上に第３の導電層を形成し、
    前記第１の導電層、前記第２の導電層及び前記第３の導電層をエッチングして、第１の幅を有する第１の導電層と、前記第１の幅より狭い第２の幅を有し、かつ、端部における断面形状がテーパー形状となる第２の導電層と、前記第２の幅より狭い第３の幅を有する第３の導電層とからなるゲート電極及び第１の配線を形成し、
    前記ゲート電極及び前記第１の配線上に絶縁膜を形成し、
    前記絶縁膜上の前記ゲート電極と重なる位置に半導体層を形成し、
    前記絶縁膜及び前記半導体層上に第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
    前記第１の層間絶縁膜及び前記第２の層間絶縁膜をエッチングして前記半導体層に達するコンタクトホールを形成し、
    前記絶縁膜、前記第１の層間絶縁膜及び前記第２の層間絶縁膜をエッチングして前記第１の配線に達するコンタクトホールを形成し、
    前記第２の層間絶縁膜上に、前記半導体層と、前記第１の配線とに電気的に接続される接続電極を形成し、
    前記第２の導電層は、前記第１の導電層及び前記第３の導電層より低抵抗であり、
    前記第１の導電層及び前記第３の導電層は、前記第２の導電層より高融点の導電材料からなることを特徴とする半導体装置の作製方法。
  9. 第１の導電層を形成し、
    前記第１の導電層上に第２の導電層を形成し、
    前記第２の導電層上に第３の導電層を形成し、
    前記第３の導電層上にレジストマスクを形成し、
    前記レジストマスクを用いて前記第１の導電層、前記第２の導電層及び前記第３の導電層をエッチングして、第１の幅を有する第１の導電層と、前記第１の幅より狭い第２の幅を有し、かつ、端部における断面形状がテーパー形状となる第２の導電層と、前記第２の幅より狭い第３の幅を有する第３の導電層とからなるゲート電極及び第１の配線を形成し、
    アッシング処理により前記レジストマスクを除去すると共に前記第２の幅を有する第２の導電層の側面部を酸化し、
    前記ゲート電極及び前記第１の配線上に絶縁膜を形成し、
    前記絶縁膜上の前記ゲート電極と重なる位置に半導体層を形成し、
    前記絶縁膜及び前記半導体層上に第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
    前記第１の層間絶縁膜及び前記第２の層間絶縁膜をエッチングして前記半導体層に達するコンタクトホールを形成し、
    前記絶縁膜、前記第１の層間絶縁膜及び前記第２の層間絶縁膜をエッチングして前記第１の配線に達するコンタクトホールを形成し、
    前記第２の層間絶縁膜上に、前記半導体層と、前記第１の配線とに電気的に接続される接続電極を形成し、
    前記第２の導電層は、前記第１の導電層及び前記第３の導電層より低抵抗であり、
    前記第１の導電層及び前記第３の導電層は、前記第２の導電層より高融点の導電材料からなることを特徴とする半導体装置の作製方法。
  10. 第１の導電層を形成し、
    前記第１の導電層上に第２の導電層を形成し、
    前記第２の導電層上に第３の導電層を形成し、
    前記第３の導電層上にレジストマスクを形成し、
    前記レジストマスクを用いて前記第１の導電層、前記第２の導電層及び前記第３の導電層をエッチングして、第１の幅を有する第１の導電層と、前記第１の幅より狭い第２の幅を有し、かつ、端部における断面形状がテーパー形状となる第２の導電層と、前記第２の幅より狭い第３の幅を有する第３の導電層とからなるゲート電極及び第１の配線を形成し、
    前記レジストマスクを除去した後にプラズマ処理により前記第２の幅を有する第２の導電層の側面部を酸化し、
    前記ゲート電極及び前記第１の配線上に絶縁膜を形成し、
    前記絶縁膜上の前記ゲート電極と重なる位置に半導体層を形成し、
    前記絶縁膜及び前記半導体層上に第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
    前記第１の層間絶縁膜及び前記第２の層間絶縁膜をエッチングして前記半導体層に達するコンタクトホールを形成し、
    前記絶縁膜、前記第１の層間絶縁膜及び前記第２の層間絶縁膜をエッチングして前記第１の配線に達するコンタクトホールを形成し、
    前記第２の層間絶縁膜上に、前記半導体層と、前記第１の配線とに電気的に接続される接続電極を形成し、
    前記第２の導電層は、前記第１の導電層及び前記第３の導電層より低抵抗であり、
    前記第１の導電層及び前記第３の導電層は、前記第２の導電層より高融点の導電材料からなることを特徴とする半導体装置の作製方法。
  11. 請求項８において、前記第１の導電層はＷ又はＭｏを主成分とする導電層であることを特徴とする半導体装置の作製方法。
  12. 請求項８又は請求項９において、前記第２の導電層はＡｌ又はＣｕを主成分とする導電層であることを特徴とする半導体装置の作製方法。
  13. 請求項８乃至請求項１１のいずれか一において、前記第３の導電層はＴｉを主成分とする導電層であることを特徴とする半導体装置の作製方法。
  14. 請求項１３において、前記第３の導電層は窒化チタンからなる導電層であることを特徴とする半導体装置の作製方法。
  15. 請求項８乃至請求項１４のいずれか一において、前記第２の層間絶縁膜上に、前記ゲート電極と電気的に接続される第２の配線を形成することを特徴とする半導体装置の作製方法。
JP2008277827A 2001-03-27 2008-10-29 半導体装置及びその作製方法 Expired - Fee Related JP5376709B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008277827A JP5376709B2 (ja) 2001-03-27 2008-10-29 半導体装置及びその作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001091192 2001-03-27
JP2001091192 2001-03-27
JP2008277827A JP5376709B2 (ja) 2001-03-27 2008-10-29 半導体装置及びその作製方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002089262A Division JP4338934B2 (ja) 2001-03-27 2002-03-27 配線の作製方法

Publications (2)

Publication Number Publication Date
JP2009088537A true JP2009088537A (ja) 2009-04-23
JP5376709B2 JP5376709B2 (ja) 2013-12-25

Family

ID=18945860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008277827A Expired - Fee Related JP5376709B2 (ja) 2001-03-27 2008-10-29 半導体装置及びその作製方法

Country Status (7)

Country Link
US (2) US7169710B2 (ja)
JP (1) JP5376709B2 (ja)
KR (4) KR20020076188A (ja)
CN (3) CN100573884C (ja)
MY (1) MY134767A (ja)
SG (1) SG116443A1 (ja)
TW (1) TW536781B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040593A (ja) * 2009-08-12 2011-02-24 Seiko Epson Corp 半導体装置ならびに半導体装置の製造方法
KR101162061B1 (ko) 2009-09-15 2012-07-03 세이코 엡슨 가부시키가이샤 도전막 적층 부재, 전기 광학 장치, 전자 기기
JP2015138612A (ja) * 2014-01-21 2015-07-30 株式会社ジャパンディスプレイ 有機エレクトロルミネセンス表示装置
JP2019125802A (ja) * 2013-05-03 2019-07-25 日本テキサス・インスツルメンツ合同会社 ガリウム窒化物電界効果トランジスタ

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2003045874A (ja) 2001-07-27 2003-02-14 Semiconductor Energy Lab Co Ltd 金属配線およびその作製方法、並びに金属配線基板およびその作製方法
US7485579B2 (en) * 2002-12-13 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7405033B2 (en) * 2003-01-17 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing resist pattern and method for manufacturing semiconductor device
US7183146B2 (en) * 2003-01-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
EP1592054A4 (en) * 2003-02-05 2010-08-25 Semiconductor Energy Lab METHOD FOR MANUFACTURING A SCREEN
WO2004070810A1 (ja) * 2003-02-05 2004-08-19 Semiconductor Energy Laboratory Co., Ltd. 表示装置の製造方法
JP4437544B2 (ja) * 2003-02-05 2010-03-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1592052A4 (en) * 2003-02-05 2014-04-23 Semiconductor Energy Lab PROCESS FOR DISPLAY PRODUCTION
KR101145350B1 (ko) * 2003-02-06 2012-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 표시장치의 제조 방법
JP4526951B2 (ja) * 2003-02-06 2010-08-18 株式会社半導体エネルギー研究所 表示装置の作製方法
WO2004070809A1 (ja) * 2003-02-06 2004-08-19 Semiconductor Energy Laboratory Co., Ltd. 表示装置の作製方法
KR101113773B1 (ko) * 2003-02-06 2012-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 제조장치
US7061570B2 (en) 2003-03-26 2006-06-13 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP4869601B2 (ja) 2003-03-26 2012-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
WO2004096449A1 (ja) * 2003-04-25 2004-11-11 Semiconductor Energy Laboratory Co. Ltd. 荷電ビームを用いた液滴吐出装置及び該装置を用いてのパターンの作製方法
US7192859B2 (en) * 2003-05-16 2007-03-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device and display device
JP4062171B2 (ja) * 2003-05-28 2008-03-19 ソニー株式会社 積層構造の製造方法
US7202155B2 (en) * 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
CN100568457C (zh) * 2003-10-02 2009-12-09 株式会社半导体能源研究所 半导体装置的制造方法
US7709843B2 (en) * 2003-10-28 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same, and television receiver
US8101467B2 (en) * 2003-10-28 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same, and liquid crystal television receiver
CN100483632C (zh) 2003-10-28 2009-04-29 株式会社半导体能源研究所 用于制造半导体器件的方法
KR101030056B1 (ko) * 2003-11-14 2011-04-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정표시장치 제조방법
WO2005048222A1 (en) * 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Light emitting display device, method for manufacturing the same, and tv set
US20050170643A1 (en) * 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
TWI405242B (zh) * 2004-04-28 2013-08-11 Semiconductor Energy Lab 基板上配線，半導體裝置及其製造方法
US7416977B2 (en) * 2004-04-28 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, liquid crystal television, and EL television
US7494923B2 (en) * 2004-06-14 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of wiring substrate and semiconductor device
CN102544027B (zh) 2004-09-15 2016-02-17 株式会社半导体能源研究所 半导体器件
US20060091397A1 (en) * 2004-11-04 2006-05-04 Kengo Akimoto Display device and method for manufacturing the same
US8003449B2 (en) * 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
KR100768919B1 (ko) * 2004-12-23 2007-10-19 삼성전자주식회사 전원 생성 장치
US7888702B2 (en) * 2005-04-15 2011-02-15 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the display device
US8115206B2 (en) * 2005-07-22 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
TWI521292B (zh) 2007-07-20 2016-02-11 半導體能源研究所股份有限公司 液晶顯示裝置
US7691701B1 (en) * 2009-01-05 2010-04-06 International Business Machines Corporation Method of forming gate stack and structure thereof
KR101610606B1 (ko) * 2009-07-03 2016-04-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20110083011A (ko) * 2010-01-13 2011-07-20 삼성코닝정밀소재 주식회사 염료감응형 태양전지용 전극기판과 이를 구비하는 염료감응형 태양전지
KR101889748B1 (ko) * 2011-01-10 2018-08-21 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
CN103178006B (zh) * 2013-03-29 2015-09-23 上海和辉光电有限公司 调整低温多晶硅晶体管阀值电压的方法
KR20150044736A (ko) * 2013-10-17 2015-04-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 유기 발광 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법
CN104681744B (zh) * 2013-11-29 2017-02-08 信利半导体有限公司 一种低功耗有机电致发光显示器件及制作方法
JP6585354B2 (ja) * 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
US9766763B2 (en) 2014-12-26 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Functional panel, light-emitting panel, display panel, and sensor panel
KR102470044B1 (ko) * 2016-05-13 2022-11-24 삼성디스플레이 주식회사 플렉서블 표시 장치 및 이의 제조 방법
KR102500553B1 (ko) 2018-02-12 2023-02-20 삼성디스플레이 주식회사 표시 장치
CN117280891A (zh) * 2022-04-19 2023-12-22 京东方科技集团股份有限公司 显示基板及制作方法、显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01211730A (ja) * 1988-02-19 1989-08-24 Nec Corp 薄膜電界効果型トランジスタ基板の製造方法
JPH0945688A (ja) * 1995-07-28 1997-02-14 Sony Corp 配線構造及びその形成方法
JPH1116913A (ja) * 1997-06-27 1999-01-22 Sony Corp 半導体装置及びその製造方法
JPH11191626A (ja) * 1997-12-26 1999-07-13 Matsushita Electric Ind Co Ltd 液晶表示装置の製造方法
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2002359246A (ja) * 2001-03-27 2002-12-13 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、並びに配線基板およびその作製方法

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58103168A (ja) 1981-12-16 1983-06-20 Fujitsu Ltd 半導体装置
US5153754A (en) * 1989-06-30 1992-10-06 General Electric Company Multi-layer address lines for amorphous silicon liquid crystal display devices
US5498573A (en) * 1989-11-29 1996-03-12 General Electric Company Method of making multi-layer address lines for amorphous silicon liquid crystal display devices
KR970009491B1 (ko) * 1989-11-30 1997-06-13 가부시끼가이샤 도시바 배선재료와 이를 이용한 전자장치 및 액정표시장치
JP3226223B2 (ja) * 1990-07-12 2001-11-05 株式会社東芝 薄膜トランジスタアレイ装置および液晶表示装置
US5132745A (en) * 1990-10-05 1992-07-21 General Electric Company Thin film transistor having an improved gate structure and gate coverage by the gate dielectric
US5747361A (en) * 1991-05-01 1998-05-05 Mitel Corporation Stabilization of the interface between aluminum and titanium nitride
JPH06148685A (ja) 1992-11-13 1994-05-27 Toshiba Corp 液晶表示装置
JP3587537B2 (ja) * 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
US5539551A (en) * 1992-12-28 1996-07-23 Casio Computer Co., Ltd. LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making
JP2614403B2 (ja) * 1993-08-06 1997-05-28 インターナショナル・ビジネス・マシーンズ・コーポレイション テーパエッチング方法
JP3398453B2 (ja) 1994-02-24 2003-04-21 株式会社東芝 薄膜トランジスタの製造方法
US5528082A (en) * 1994-04-28 1996-06-18 Xerox Corporation Thin-film structure with tapered feature
JP3105409B2 (ja) * 1994-10-24 2000-10-30 シャープ株式会社 金属配線基板および半導体装置およびそれらの製造方法
JPH08274336A (ja) 1995-03-30 1996-10-18 Toshiba Corp 多結晶半導体薄膜トランジスタ及びその製造方法
KR0165416B1 (ko) 1995-07-20 1999-02-01 김광호 다층금속 식각방법
JP3744980B2 (ja) * 1995-07-27 2006-02-15 株式会社半導体エネルギー研究所 半導体装置
US5670062A (en) * 1996-06-07 1997-09-23 Lucent Technologies Inc. Method for producing tapered lines
KR100241287B1 (ko) * 1996-09-10 2000-02-01 구본준 액정표시소자 제조방법
KR100278561B1 (ko) * 1996-10-15 2001-02-01 포만 제프리 엘 테이퍼를구비하며에칭성이감소된다층의금속샌드위치구조및그형성방법
US5858879A (en) * 1997-06-06 1999-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching metal lines with enhanced profile control
US5994156A (en) * 1997-09-12 1999-11-30 Sharp Laboratories Of America, Inc. Method of making gate and source lines in TFT LCD panels using pure aluminum metal
KR100482364B1 (ko) 1997-12-31 2005-09-05 삼성전자주식회사 반도체소자의다층패드및그제조방법
JP3592535B2 (ja) * 1998-07-16 2004-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3883706B2 (ja) 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
KR100268864B1 (ko) 1998-08-31 2000-10-16 김영환 다층배선 형성 방법
JP3403949B2 (ja) * 1998-09-03 2003-05-06 シャープ株式会社 薄膜トランジスタ及び液晶表示装置、ならびに薄膜トランジスタの製造方法
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP4159713B2 (ja) 1998-11-25 2008-10-01 株式会社半導体エネルギー研究所 半導体装置
US6365917B1 (en) 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US6259138B1 (en) * 1998-12-18 2001-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith
TW469484B (en) 1999-03-26 2001-12-21 Semiconductor Energy Lab A method for manufacturing an electrooptical device
TWI255957B (en) 1999-03-26 2006-06-01 Hitachi Ltd Liquid crystal display device and method of manufacturing the same
US6475836B1 (en) * 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
JP2001035808A (ja) * 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
US6436850B1 (en) * 1999-09-01 2002-08-20 Guarionex Morales Method of degassing low k dielectric for metal deposition
JP3538084B2 (ja) 1999-09-17 2004-06-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001144297A (ja) * 1999-11-15 2001-05-25 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
US6825488B2 (en) * 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7023021B2 (en) * 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW451344B (en) * 2000-03-15 2001-08-21 Winbond Electronics Corp Profile controlling method to etch metal layer
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6580475B2 (en) 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
JP4588167B2 (ja) * 2000-05-12 2010-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6746901B2 (en) * 2000-05-12 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
US6872604B2 (en) * 2000-06-05 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a light emitting device
TW501282B (en) * 2000-06-07 2002-09-01 Semiconductor Energy Lab Method of manufacturing semiconductor device
JP2002151698A (ja) * 2000-11-14 2002-05-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW525216B (en) * 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
SG160191A1 (en) 2001-02-28 2010-04-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01211730A (ja) * 1988-02-19 1989-08-24 Nec Corp 薄膜電界効果型トランジスタ基板の製造方法
JPH0945688A (ja) * 1995-07-28 1997-02-14 Sony Corp 配線構造及びその形成方法
JPH1116913A (ja) * 1997-06-27 1999-01-22 Sony Corp 半導体装置及びその製造方法
JPH11191626A (ja) * 1997-12-26 1999-07-13 Matsushita Electric Ind Co Ltd 液晶表示装置の製造方法
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2002359246A (ja) * 2001-03-27 2002-12-13 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、並びに配線基板およびその作製方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040593A (ja) * 2009-08-12 2011-02-24 Seiko Epson Corp 半導体装置ならびに半導体装置の製造方法
KR101162061B1 (ko) 2009-09-15 2012-07-03 세이코 엡슨 가부시키가이샤 도전막 적층 부재, 전기 광학 장치, 전자 기기
US8456849B2 (en) 2009-09-15 2013-06-04 Seiko Epson Corporation Conductive film stacked member, electro-optical device, and electronic apparatus
JP2019125802A (ja) * 2013-05-03 2019-07-25 日本テキサス・インスツルメンツ合同会社 ガリウム窒化物電界効果トランジスタ
JP7000641B2 (ja) 2013-05-03 2022-01-19 テキサス インスツルメンツ インコーポレイテッド ガリウム窒化物電界効果トランジスタ
JP2015138612A (ja) * 2014-01-21 2015-07-30 株式会社ジャパンディスプレイ 有機エレクトロルミネセンス表示装置

Also Published As

Publication number Publication date
KR20020076188A (ko) 2002-10-09
CN101009241A (zh) 2007-08-01
CN1378276A (zh) 2002-11-06
KR20090045894A (ko) 2009-05-08
JP5376709B2 (ja) 2013-12-25
CN1311549C (zh) 2007-04-18
KR100862547B1 (ko) 2008-10-09
CN101009241B (zh) 2010-05-26
TW536781B (en) 2003-06-11
US20070013859A1 (en) 2007-01-18
KR20070039519A (ko) 2007-04-12
US7169710B2 (en) 2007-01-30
SG116443A1 (en) 2005-11-28
MY134767A (en) 2007-12-31
CN100573884C (zh) 2009-12-23
CN101009292A (zh) 2007-08-01
US7884369B2 (en) 2011-02-08
US20030054653A1 (en) 2003-03-20
KR20070039520A (ko) 2007-04-12

Similar Documents

Publication Publication Date Title
JP5376709B2 (ja) 半導体装置及びその作製方法
JP4338934B2 (ja) 配線の作製方法
US10903367B2 (en) Semiconductor device
JP5542261B2 (ja) 半導体装置の作製方法
JP3992976B2 (ja) 半導体装置の作製方法
US6787407B2 (en) Method of manufacturing a semiconductor device
US7501653B2 (en) Method of manufacturing semiconductor device having a circuit including thin film transistors
JP4011344B2 (ja) 半導体装置の作製方法
JP5354940B2 (ja) 半導体装置の作製方法
JP4974500B2 (ja) 半導体装置、モジュール及び電子機器
JP4869509B2 (ja) 半導体装置の作製方法
JP2003152086A (ja) 半導体装置
JP4993826B2 (ja) 半導体装置の作製方法
JP5105690B2 (ja) 半導体装置の作製方法
JP2005115362A (ja) 表示装置及び表示装置の作製方法
JP4076720B2 (ja) 半導体装置の作製方法
JP5577384B2 (ja) 半導体装置の作製方法
JP4907063B2 (ja) 半導体装置の作製方法
JP4986351B2 (ja) 半導体装置
JP4968996B2 (ja) 半導体装置の作製方法
JP2012142571A (ja) 半導体装置
JP4641598B2 (ja) 半導体装置の作製方法
JP4302357B2 (ja) 半導体装置の作製方法
JP4677546B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120405

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130917

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130923

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5376709

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees