JP2661235B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2661235B2 JP2661235B2 JP1026852A JP2685289A JP2661235B2 JP 2661235 B2 JP2661235 B2 JP 2661235B2 JP 1026852 A JP1026852 A JP 1026852A JP 2685289 A JP2685289 A JP 2685289A JP 2661235 B2 JP2661235 B2 JP 2661235B2
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Description
【発明の詳細な説明】 〔概要〕 ショットキゲート型FETのゲート電極形成方法に関
し， ゲート長を短縮してもゲート電極の抵抗，ゲート電極
の寄生容量およびソース抵抗の増加を抑制することを目
的とし， 半導体活性層上にゲート電極形成部を開口した絶縁層
を形成する工程と，該開口内の該活性層上に該活性層と
ショットキ障壁を形成する第１の金属層を該開口底部に
形成する工程と，該開口内の該第１の金属層上に選択的
に成長するプロセスにより該開口底部に形成された該第
１の金属層上に第２の金属層を成長させ該開口を埋める
工程とを有するように構成する。
し， ゲート長を短縮してもゲート電極の抵抗，ゲート電極
の寄生容量およびソース抵抗の増加を抑制することを目
的とし， 半導体活性層上にゲート電極形成部を開口した絶縁層
を形成する工程と，該開口内の該活性層上に該活性層と
ショットキ障壁を形成する第１の金属層を該開口底部に
形成する工程と，該開口内の該第１の金属層上に選択的
に成長するプロセスにより該開口底部に形成された該第
１の金属層上に第２の金属層を成長させ該開口を埋める
工程とを有するように構成する。
本発明はシャットキゲート型FETのゲート電極形成方
法に関する。
法に関する。
一般に電界効果型トランジスタ（FET）はゲート長の
短縮によりgm,fT通の特性が向上する。一方，ショット
キゲート型FETではゲート電極に比較的大きな電流が流
れる。そのためゲート長の短縮化に伴いゲートの単位断
面積当たりの電流が増大し，素子の信頼性に問題を生じ
ていた。
短縮によりgm,fT通の特性が向上する。一方，ショット
キゲート型FETではゲート電極に比較的大きな電流が流
れる。そのためゲート長の短縮化に伴いゲートの単位断
面積当たりの電流が増大し，素子の信頼性に問題を生じ
ていた。
第３図（１）〜（３）は従来例を説明するショットキ
ゲート型FETの断面図である。
ゲート型FETの断面図である。
この例ではリフトオフ法によるゲート電極形成が行わ
れる。
れる。
第３図（１）において，半絶縁性（SI−）GaAs基板１
上に,i−GaAs層2,n−GaAs活性層３を成長し,n−GaAs活
性層３を素子形成領域を残してエッチング除去して素子
分離を行い,n−GaAs活性層３上にAuGe/Au層からなるソ
ース電極４及びドレイン電極５を形成する。
上に,i−GaAs層2,n−GaAs活性層３を成長し,n−GaAs活
性層３を素子形成領域を残してエッチング除去して素子
分離を行い,n−GaAs活性層３上にAuGe/Au層からなるソ
ース電極４及びドレイン電極５を形成する。
第３図（２）において，基板上にゲート形成部を開口
するレジストパターン６を形成し，これをマスクにし
て,N−GaAs活性層３にリセス（くぼみ）を形成するエッ
チングを行い，続いて垂直蒸着によりゲート電極形成用
のAl層７（7A,7B）を基板全面に形成する。
するレジストパターン６を形成し，これをマスクにし
て,N−GaAs活性層３にリセス（くぼみ）を形成するエッ
チングを行い，続いて垂直蒸着によりゲート電極形成用
のAl層７（7A,7B）を基板全面に形成する。
第３図（３）において，レジストパターン６を剥離す
ると同時にゲート電極以外のAl層7Bをリフトオフする。
ると同時にゲート電極以外のAl層7Bをリフトオフする。
この工程では，レジストパターンの側面を含めて開口
部周囲に付着するAlのために，蒸着中にレジストパター
ンの開口が狭くなり,Alゲート電極7Aは台形ないし三角
形になり，高さも制限され，従って高抵抗となる。
部周囲に付着するAlのために，蒸着中にレジストパター
ンの開口が狭くなり,Alゲート電極7Aは台形ないし三角
形になり，高さも制限され，従って高抵抗となる。
第４図（１）〜（３）は他の従来例を説明するショッ
トキゲート型FETの断面図である。
トキゲート型FETの断面図である。
この例ではSiO2マスクによりゲート電極形成が行われ
る。
る。
第４図（１）において,SI−GaAs基板１上に,i−GaAs
層2,n−GaAs活性層３を成長し,n−GaAs活性層３を素子
形成領域を残してエッチング除去して素子分離を行い,n
−GaAs活性層３上にAlGe/Au層からなるソース電極４及
びドレイン電極５を形成する。
層2,n−GaAs活性層３を成長し,n−GaAs活性層３を素子
形成領域を残してエッチング除去して素子分離を行い,n
−GaAs活性層３上にAlGe/Au層からなるソース電極４及
びドレイン電極５を形成する。
次いで，ゲート電極形成部を含んでその周囲にSiO2層
８を形成する。
８を形成する。
第４図（２）において，基板上にゲート形成部を開口
するレジストパターン６を形成し，これをマスクにし
て,SiO2層８を異方的にエッチングしてｎ−GaAs活性層
３の表面を露出する。
するレジストパターン６を形成し，これをマスクにし
て,SiO2層８を異方的にエッチングしてｎ−GaAs活性層
３の表面を露出する。
第４図（３）において，レシストパターン６を除去し
て,SiO2層８をマスクにしてリセスエッチングを行い,Al
層を全面蒸着した後，リソグラフィ技術を用いてAl層を
パターニングし，ゲート電極7A′を残してその他の領域
のAl層をエッチング除去する。
て,SiO2層８をマスクにしてリセスエッチングを行い,Al
層を全面蒸着した後，リソグラフィ技術を用いてAl層を
パターニングし，ゲート電極7A′を残してその他の領域
のAl層をエッチング除去する。
この工程では，ゲートが大型化しSiO2層８上に傘状に
広がっているため，ゲート電極７とｎ−GaAs活性層３の
寄与容量が大きくなり，且つソース／ゲート間の距離が
大きくなるためソース抵抗が増大する。
広がっているため，ゲート電極７とｎ−GaAs活性層３の
寄与容量が大きくなり，且つソース／ゲート間の距離が
大きくなるためソース抵抗が増大する。
本発明はショットキゲート型FETのゲート形成におい
て，ゲート長を短縮してもゲート電極の抵抗，ゲート電
極の寄与容量およびソース抵抗の増加を抑制することを
目的とする。
て，ゲート長を短縮してもゲート電極の抵抗，ゲート電
極の寄与容量およびソース抵抗の増加を抑制することを
目的とする。
上記課題の解決は，半導体活性層上にゲート電極形成
部を開口した絶縁層を形成する工程と，該開口内の該活
性層上に該活性層とショットキ障壁を形成する第１の金
属層を該開口底部に形成する工程と，該開口内の該第１
の金属層上に選択的に成長するプロセスにより該開口底
部に形成された該第１の金属層上に第２の金属層を成長
させ該開口を埋める工程とを有する半導体装置の製造方
法により達成される。
部を開口した絶縁層を形成する工程と，該開口内の該活
性層上に該活性層とショットキ障壁を形成する第１の金
属層を該開口底部に形成する工程と，該開口内の該第１
の金属層上に選択的に成長するプロセスにより該開口底
部に形成された該第１の金属層上に第２の金属層を成長
させ該開口を埋める工程とを有する半導体装置の製造方
法により達成される。
本発明は半導体活性層上に形成した絶縁層の開口内
に，ゲート長を決める比較的薄い第１の金属層（半導体
活性層とショットキ障壁を形成する金属）を形成し，次
に，導電性の高い且つ組成的に安定した第２の金属を全
面成長すると，第２の金属層は絶縁層上には被着しない
で，第１の金属層上にのみ選択的に被着して，幅の狭い
且つ断面のアスペクト比（縦／横）の大きいゲート電極
が得られ，短ゲート長と同時に，複合層によるゲート電
極の低抵抗化，高信頼化を実現するようにしたものであ
る。
に，ゲート長を決める比較的薄い第１の金属層（半導体
活性層とショットキ障壁を形成する金属）を形成し，次
に，導電性の高い且つ組成的に安定した第２の金属を全
面成長すると，第２の金属層は絶縁層上には被着しない
で，第１の金属層上にのみ選択的に被着して，幅の狭い
且つ断面のアスペクト比（縦／横）の大きいゲート電極
が得られ，短ゲート長と同時に，複合層によるゲート電
極の低抵抗化，高信頼化を実現するようにしたものであ
る。
ここで第２の金属を選択成長する場合は，従来例の全
面成長の場合のように開口部周囲の成長により開口部が
成長とともに狭くなるという現象は起きないため，所定
の厚さまで同じ幅で成長できる。
面成長の場合のように開口部周囲の成長により開口部が
成長とともに狭くなるという現象は起きないため，所定
の厚さまで同じ幅で成長できる。
且つ，断面形状がＩ型のゲート（第１図参照）だけで
なく,T型のゲート（第２図参照）形成時においてゲート
上部をパターニングするための合わせ余裕が不要である
ため，ソースとゲート間の間隔が短縮でき，ソース抵抗
を低減できる。
なく,T型のゲート（第２図参照）形成時においてゲート
上部をパターニングするための合わせ余裕が不要である
ため，ソースとゲート間の間隔が短縮でき，ソース抵抗
を低減できる。
第１図（１）〜（３）は本発明の一実施例を説明する
ショットキゲート型FETの断面図である。
ショットキゲート型FETの断面図である。
第１図（１）において,SI−GaAs基板１上に，厚さ500
0Åのｉ−GaAs層2,厚さ2000Åでキャリア濃度５×1017c
m-3のｎ−GaAs活性層３を成長し,n−GaAs活性層３を素
子形成領域を残してエッチング除去して素子分離を行
い,n−GaAs活性層３上に厚さ200Å/5800ÅのAuGe/Au層
からなるソース電極４及びドレイン電極５を形成する。
0Åのｉ−GaAs層2,厚さ2000Åでキャリア濃度５×1017c
m-3のｎ−GaAs活性層３を成長し,n−GaAs活性層３を素
子形成領域を残してエッチング除去して素子分離を行
い,n−GaAs活性層３上に厚さ200Å/5800ÅのAuGe/Au層
からなるソース電極４及びドレイン電極５を形成する。
次いで，ゲート電極形成部を含んでその周囲に厚さ60
00ÅのSiO2層８を形成する。
00ÅのSiO2層８を形成する。
第１図（２）において，基板上にゲート形成部を幅0.
2μｍで開口するレジストパターン６を形成し，これを
マスクにして,SiO2層８を異方的にエッチングする。続
いて,n−GaAs活性層３にリセスエッチングを行い，続い
て垂直蒸着によりゲート電極形成用の厚さ1000Å（200
〜3000Å）のAl層71（71A,71B）を基板全面に形成す
る。
2μｍで開口するレジストパターン６を形成し，これを
マスクにして,SiO2層８を異方的にエッチングする。続
いて,n−GaAs活性層３にリセスエッチングを行い，続い
て垂直蒸着によりゲート電極形成用の厚さ1000Å（200
〜3000Å）のAl層71（71A,71B）を基板全面に形成す
る。
第１図（３）において，レジストパターン６を剥離す
ると同時にゲート電極以外のAl層71Bをリフトオフす
る。
ると同時にゲート電極以外のAl層71Bをリフトオフす
る。
次に気相成長（CVD）法により,WF6−SiH4系のガスを
用い，基板温度を300℃にして，ゲート電極となるAl層7
1A上のみに選択的に厚さ5000ÅのWSi層72を成長する。
用い，基板温度を300℃にして，ゲート電極となるAl層7
1A上のみに選択的に厚さ5000ÅのWSi層72を成長する。
このときWSi層72をSiO2層８の表面まで厚く成長し
て，素子上部を平坦化することもできる。
て，素子上部を平坦化することもできる。
第２図は他の実施例を説明するショットキゲート型FE
Tの断面図である。
Tの断面図である。
この例は，第１図（１）でSiO2層８を薄く（〜2000
Å）形成したもので，実施例のＩ型のゲートに代わりＴ
型のゲートが形成でき，ゲート電極の抵抗値をより低下
させることができる。
Å）形成したもので，実施例のＩ型のゲートに代わりＴ
型のゲートが形成でき，ゲート電極の抵抗値をより低下
させることができる。
実施例では第２の金属としてWSiを用いたが，これの
代わりにその他の金属Ｗを用いても同様の効果がある。
代わりにその他の金属Ｗを用いても同様の効果がある。
又，本発明はヘテロ接合FETにも適用可能である。
本発明によるFETのゲート抵抗は従来例に対し，実施
例では約1/2に，他の実施例では約1/3に低減した。
例では約1/2に，他の実施例では約1/3に低減した。
又，ゲート長が0.2μｍの時，他の従来例によるFETの
遮断周波数fT＝52GHzであったが，実施例では寄生容量
の低減によりfT＝58GHzに向上した。
遮断周波数fT＝52GHzであったが，実施例では寄生容量
の低減によりfT＝58GHzに向上した。
以上説明したように本発明によれば，ショットキゲー
ト型FETのゲート形成において，ゲート長を短縮しても
ゲート電極の抵抗，ゲート電極の寄生容量およびソース
抵抗の増加を抑制することができる。
ト型FETのゲート形成において，ゲート長を短縮しても
ゲート電極の抵抗，ゲート電極の寄生容量およびソース
抵抗の増加を抑制することができる。
第１図（１）〜（３）は本発明の一実施例を説明するシ
ョットキゲート型FETの断面図， 第２図は他の実施例を説明するショットキゲート型FET
の断面図， 第３図（１）〜（３）は従来例を説明するショットキゲ
ート型FETの断面図， 第４図（１）〜（３）は他の従来例を説明するショット
キゲート型FETの断面図である。 図において， １はSI−GaAs基板， ２はｉ−GaAs層， ３はｎ−GaAs活性層， ４はAuGe/Auソース電極， ５はAuGe/Auドレイン電極， ６はレジストパターン， 71Aはゲート電極でAl層， 71Bはゲート電極以外の領域のAl層， ８は絶縁層でSiO2層 である。
ョットキゲート型FETの断面図， 第２図は他の実施例を説明するショットキゲート型FET
の断面図， 第３図（１）〜（３）は従来例を説明するショットキゲ
ート型FETの断面図， 第４図（１）〜（３）は他の従来例を説明するショット
キゲート型FETの断面図である。 図において， １はSI−GaAs基板， ２はｉ−GaAs層， ３はｎ−GaAs活性層， ４はAuGe/Auソース電極， ５はAuGe/Auドレイン電極， ６はレジストパターン， 71Aはゲート電極でAl層， 71Bはゲート電極以外の領域のAl層， ８は絶縁層でSiO2層 である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−128875（ＪＰ，Ａ) 特開 昭60−200575（ＪＰ，Ａ) 特開 昭61−116877（ＪＰ，Ａ) 特開 昭60−65549（ＪＰ，Ａ) 特開 昭62−205644（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体活性層上にゲート電極形成部を開口
した絶縁層を形成する工程と， 該開口内の該活性層上に該活性層とショットキ障壁を形
成する第１の金属層を該開口底部に形成する工程と， 該開口内の該第１の金属層上に選択的に成長するプロセ
スにより該開口底部に形成された該第１の金属層上に第
２の金属層を成長させ該開口を埋める工程とを有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026852A JP2661235B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026852A JP2661235B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206134A JPH02206134A (ja) | 1990-08-15 |
| JP2661235B2 true JP2661235B2 (ja) | 1997-10-08 |
Family
ID=12204806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026852A Expired - Fee Related JP2661235B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661235B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190246A (ja) * | 1989-12-20 | 1991-08-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128875A (en) * | 1979-03-27 | 1980-10-06 | Nec Corp | Semiconductor device |
| JPS6065549A (ja) * | 1983-09-20 | 1985-04-15 | Nippon Gakki Seizo Kk | 多層配線形成法 |
| JPS60200575A (ja) * | 1984-03-24 | 1985-10-11 | Oki Electric Ind Co Ltd | シヨツトキ半導体装置及びその製造方法 |
| JPS61116877A (ja) * | 1984-11-12 | 1986-06-04 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS62205644A (ja) * | 1986-03-05 | 1987-09-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63241185A (ja) * | 1987-03-27 | 1988-10-06 | Matsushita Electric Ind Co Ltd | 金属薄膜の堆積方法 |
| JP2657488B2 (ja) * | 1987-04-07 | 1997-09-24 | 日本真空技術 株式会社 | 金属薄膜形成方法 |
| JP2553346B2 (ja) * | 1987-04-08 | 1996-11-13 | 日本真空技術株式会社 | 金属薄膜形成方法 |
-
1989
- 1989-02-06 JP JP1026852A patent/JP2661235B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02206134A (ja) | 1990-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |