JPH0945898A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH0945898A JPH0945898A JP21539095A JP21539095A JPH0945898A JP H0945898 A JPH0945898 A JP H0945898A JP 21539095 A JP21539095 A JP 21539095A JP 21539095 A JP21539095 A JP 21539095A JP H0945898 A JPH0945898 A JP H0945898A
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Abstract
(57)【要約】
【目的】高電子移動度トランジスタ（ＨＥＭＴ）の初期
特性を高くすること。 【構成】Feドープの半絶縁性のInP 基板15上に, ノンド
ープのIn0.52Al0.48Asから成るバッファ層14, ノンドー
プのIn0.8Ga0.2Asから成るチャネル層13, ノンドープの
In0.53Ga0.47Asから成る電子分布制御層17, ノンドープ
のIn0.52Al0.48Asから成るスペーサ層18, Siドープのn
型のIn0.52Al0.48Asから成る電子供給層12, ノンドープ
のIn0.52Al0.48Asから成るゲートコンタクト層11が順次
積層されている。ゲートコンタクト層11上には,WSiから
成るT 型断面形状のゲート電極1 及びリセス部2aを有
し, Siドープのn 型のIn0.53Ga0.47Asから成るキャップ
層2 が形成され, このキャップ層2 上にTi/Pt/Auから成
るオーミック電極402 が形成されてHEMT100 が構成され
ている。
特性を高くすること。 【構成】Feドープの半絶縁性のInP 基板15上に, ノンド
ープのIn0.52Al0.48Asから成るバッファ層14, ノンドー
プのIn0.8Ga0.2Asから成るチャネル層13, ノンドープの
In0.53Ga0.47Asから成る電子分布制御層17, ノンドープ
のIn0.52Al0.48Asから成るスペーサ層18, Siドープのn
型のIn0.52Al0.48Asから成る電子供給層12, ノンドープ
のIn0.52Al0.48Asから成るゲートコンタクト層11が順次
積層されている。ゲートコンタクト層11上には,WSiから
成るT 型断面形状のゲート電極1 及びリセス部2aを有
し, Siドープのn 型のIn0.53Ga0.47Asから成るキャップ
層2 が形成され, このキャップ層2 上にTi/Pt/Auから成
るオーミック電極402 が形成されてHEMT100 が構成され
ている。
Description
【０００１】
【発明の属する技術】本発明は、電界効果トランジスタ
に関し、特に、高周波デバイス、高速デバイス等に用い
られる高電子移動度トランジスタ（High Electron Mobi
lity Transistor:以下ＨＥＭＴと記す）に関する。
に関し、特に、高周波デバイス、高速デバイス等に用い
られる高電子移動度トランジスタ（High Electron Mobi
lity Transistor:以下ＨＥＭＴと記す）に関する。
【０００２】
【従来の技術】モノリシックマイクロ波ＩＣ（Monolith
ic Microwave Integrated Circuit:以下ＭＭＩＣと記
す）を構成する素子の中で、ＭＭＩＣ全体の構成を左右
する最重要素子にＨＥＭＴが挙げられる。高周波で使用
できる特性を得るためには、ＨＥＭＴ用の材料として用
いられる材料系は限られている。高周波用として用いる
には、特に高電子移動度、高シートキャリア濃度を達成
できる材料系が求められるが、この条件を満足できる材
料系として、半絶縁性のＩｎＰを基板に用いたＩｎＡｌ
Ａｓ／ＩｎＧａＡｓの研究開発が盛んに行われている。
このＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ系ＨＥＭＴ２
００の断面構造を図７に示す。図７に示されるようにＨ
ＥＭＴ２００は、半絶縁性のＩｎＰ基板２５上に、ノン
ドープのＩｎＡｌＡｓから成るバッファ層２４、ノンド
ープのＩｎＧａＡｓから成るチャネル層２３、ノンドー
プのＩｎＧａＡｓから成る電子分布制御層２７、ノンド
ープのＩｎＡｌＡｓから成るスペーサ層２８、Ｓｉドー
プのｎ型のＩｎＡｌＡｓから成る電子供給層２２、ノン
ドープのＩｎ0.52Ａｌ0.48Ａｓから成るゲートコンタク
ト層２１、Ｓｉドープのｎ型のＩｎＧａＡｓから成るキ
ャップ層２０が順次積層されている。そして、キャップ
層２０に対してリセスエッチングを行い、必要な部分だ
けゲートコンタクト層２１を露出させ、ゲート電極３を
形成している。
ic Microwave Integrated Circuit:以下ＭＭＩＣと記
す）を構成する素子の中で、ＭＭＩＣ全体の構成を左右
する最重要素子にＨＥＭＴが挙げられる。高周波で使用
できる特性を得るためには、ＨＥＭＴ用の材料として用
いられる材料系は限られている。高周波用として用いる
には、特に高電子移動度、高シートキャリア濃度を達成
できる材料系が求められるが、この条件を満足できる材
料系として、半絶縁性のＩｎＰを基板に用いたＩｎＡｌ
Ａｓ／ＩｎＧａＡｓの研究開発が盛んに行われている。
このＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ系ＨＥＭＴ２
００の断面構造を図７に示す。図７に示されるようにＨ
ＥＭＴ２００は、半絶縁性のＩｎＰ基板２５上に、ノン
ドープのＩｎＡｌＡｓから成るバッファ層２４、ノンド
ープのＩｎＧａＡｓから成るチャネル層２３、ノンドー
プのＩｎＧａＡｓから成る電子分布制御層２７、ノンド
ープのＩｎＡｌＡｓから成るスペーサ層２８、Ｓｉドー
プのｎ型のＩｎＡｌＡｓから成る電子供給層２２、ノン
ドープのＩｎ0.52Ａｌ0.48Ａｓから成るゲートコンタク
ト層２１、Ｓｉドープのｎ型のＩｎＧａＡｓから成るキ
ャップ層２０が順次積層されている。そして、キャップ
層２０に対してリセスエッチングを行い、必要な部分だ
けゲートコンタクト層２１を露出させ、ゲート電極３を
形成している。
【０００３】
【発明が解決しようとする課題】しかしながら、この方
法では、設計通りにリセスエッチングの深さ及びその形
状を制御することが困難であり、例えば、リセスエッチ
ングの深さが設計値とずれることにより、トランジスタ
特性そのものが設計値から大きくずれるという問題があ
る。また、リセスエッチングの形状が設計通りに制御さ
れていないと、ゲート電極３とキャップ層２０とが接触
してしまい、ゲートリークの原因となる。加えて、リセ
スエッチング時にゲート電極３と直接接触するゲートコ
ンタクト層２１もエッチングされるため、この層の平坦
度が損なわれ、トランジスタ初期特性低下の要因とな
る。
法では、設計通りにリセスエッチングの深さ及びその形
状を制御することが困難であり、例えば、リセスエッチ
ングの深さが設計値とずれることにより、トランジスタ
特性そのものが設計値から大きくずれるという問題があ
る。また、リセスエッチングの形状が設計通りに制御さ
れていないと、ゲート電極３とキャップ層２０とが接触
してしまい、ゲートリークの原因となる。加えて、リセ
スエッチング時にゲート電極３と直接接触するゲートコ
ンタクト層２１もエッチングされるため、この層の平坦
度が損なわれ、トランジスタ初期特性低下の要因とな
る。
【０００４】従って、本発明の目的は、上記課題に鑑
み、ＷＳｉ等の耐熱性金属がＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ／ＩｎＰの結晶成長時の温度に十分耐える点に着目
し、リセスエッチング工程を用いず、ゲート電極の形成
後にキャップ層を形成することにより、トランジスタ初
期特性が高く、ゲートリークが無く、設計値通りの特性
が得られるＨＥＭＴを提供することである。
み、ＷＳｉ等の耐熱性金属がＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ／ＩｎＰの結晶成長時の温度に十分耐える点に着目
し、リセスエッチング工程を用いず、ゲート電極の形成
後にキャップ層を形成することにより、トランジスタ初
期特性が高く、ゲートリークが無く、設計値通りの特性
が得られるＨＥＭＴを提供することである。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
め、本発明の構成は、少なくとも基板上に、不純物が添
加されていない第一の半導体層と、該第一の半導体層上
にヘテロ接合して形成され、不純物が添加された第二の
半導体層とを備えた電界効果トランジスタであって、第
二の半導体層上に形成された不純物が添加されていない
第三の半導体層と、耐熱性金属から成り、Ｔ型断面形状
を有し、第三の半導体層上に形成され、第一の半導体層
と第二の半導体層とのヘテロ接合界面に対して電圧を印
加するゲート電極と、第三の半導体層上のゲート電極が
形成された領域以外の部分に、ゲート電極と接触しない
ように形成され、不純物が添加された第四の半導体層
と、該第四の半導体層上に形成されたソース電極及びド
レイン電極とを備えたという技術的手段を採用するもの
である。
め、本発明の構成は、少なくとも基板上に、不純物が添
加されていない第一の半導体層と、該第一の半導体層上
にヘテロ接合して形成され、不純物が添加された第二の
半導体層とを備えた電界効果トランジスタであって、第
二の半導体層上に形成された不純物が添加されていない
第三の半導体層と、耐熱性金属から成り、Ｔ型断面形状
を有し、第三の半導体層上に形成され、第一の半導体層
と第二の半導体層とのヘテロ接合界面に対して電圧を印
加するゲート電極と、第三の半導体層上のゲート電極が
形成された領域以外の部分に、ゲート電極と接触しない
ように形成され、不純物が添加された第四の半導体層
と、該第四の半導体層上に形成されたソース電極及びド
レイン電極とを備えたという技術的手段を採用するもの
である。
【０００６】また、第二の発明の構成は、基板は半絶縁
性のＩｎＰから成り、第一の半導体層はＩｎx Ｇａ1-x
Ａｓ(x=0.53 〜1)から成り、第二の半導体層はＳｉドー
プのｎ型のＩｎ0.52Ａｌ0.48Ａｓから成り、第三の半導
体層はＩｎ0.52Ａｌ0.48Ａｓから成り、第四の半導体層
はＳｉドープのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)
から成るという技術的手段を採用するものである。
性のＩｎＰから成り、第一の半導体層はＩｎx Ｇａ1-x
Ａｓ(x=0.53 〜1)から成り、第二の半導体層はＳｉドー
プのｎ型のＩｎ0.52Ａｌ0.48Ａｓから成り、第三の半導
体層はＩｎ0.52Ａｌ0.48Ａｓから成り、第四の半導体層
はＳｉドープのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)
から成るという技術的手段を採用するものである。
【０００７】第三の発明の構成は、耐熱性金属は、ＷＳ
ｉであるという技術的手段を採用するものである。
ｉであるという技術的手段を採用するものである。
【０００８】第四の発明の構成は、少なくとも基板上
に、不純物が添加されていない第一の半導体層と、該第
一の半導体層上にヘテロ接合して形成され、不純物が添
加された第二の半導体層とを備えた電界効果トランジス
タの製造方法であって、第二の半導体層上に、不純物が
添加されていない第三の半導体層を形成し、該第三の半
導体層上に、レジストを開口部の断面形状がＴ型形状と
なるように形成し、該レジストの該開口部に耐熱性金属
を蒸着した後に、レジストを除去して、第一の半導体層
と第二の半導体層とのヘテロ接合界面に対して電圧を印
加するＴ型断面形状のゲート電極を形成し、第三の半導
体層上のレジストが除去された部分に、不純物が添加さ
れた第四の半導体層を形成し、該第四の半導体層上にソ
ース電極及びドレイン電極を形成するという技術的手段
を採用するものである。
に、不純物が添加されていない第一の半導体層と、該第
一の半導体層上にヘテロ接合して形成され、不純物が添
加された第二の半導体層とを備えた電界効果トランジス
タの製造方法であって、第二の半導体層上に、不純物が
添加されていない第三の半導体層を形成し、該第三の半
導体層上に、レジストを開口部の断面形状がＴ型形状と
なるように形成し、該レジストの該開口部に耐熱性金属
を蒸着した後に、レジストを除去して、第一の半導体層
と第二の半導体層とのヘテロ接合界面に対して電圧を印
加するＴ型断面形状のゲート電極を形成し、第三の半導
体層上のレジストが除去された部分に、不純物が添加さ
れた第四の半導体層を形成し、該第四の半導体層上にソ
ース電極及びドレイン電極を形成するという技術的手段
を採用するものである。
【０００９】第五の発明の構成は、電界効果トランジス
タの製造方法であって、基板は半絶縁性のＩｎＰから成
り、第一の半導体層はＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)
から成り、第二の半導体層はＳｉドープのｎ型のＩｎ
0.52Ａｌ0.48Ａｓから成り、第三の半導体層はＩｎ0.52
Ａｌ0.48Ａｓから成り、第四の半導体層はＳｉドープの
ｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成るという
技術的手段を採用するものである。
タの製造方法であって、基板は半絶縁性のＩｎＰから成
り、第一の半導体層はＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)
から成り、第二の半導体層はＳｉドープのｎ型のＩｎ
0.52Ａｌ0.48Ａｓから成り、第三の半導体層はＩｎ0.52
Ａｌ0.48Ａｓから成り、第四の半導体層はＳｉドープの
ｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成るという
技術的手段を採用するものである。
【００１０】第六の発明の構成は、電界効果トランジス
タの製造方法であって、耐熱性金属はＷＳｉであるとい
う技術的手段を採用するものである。
タの製造方法であって、耐熱性金属はＷＳｉであるとい
う技術的手段を採用するものである。
【００１１】
【作用及び効果】上記構成から成る本発明の作用は、少
なくとも基板上に、ノンドープの第一の半導体層と、そ
の第一の半導体層上にヘテロ接合して形成され、不純物
が添加された第二の半導体層とを備えた電界効果トラン
ジスタにおいて、Ｔ型断面形状のゲート電極に耐熱性金
属を用いることにより、ノンドープの第三の半導体層上
にゲート電極を形成した後に、第三の半導体層上のゲー
ト電極が形成された領域以外の部分に、ゲート電極と接
触することなく、不純物が添加された第四の半導体層を
形成し、この第四の半導体層上にソース電極及びドレイ
ン電極を形成して、リセス部を形成することができる。
これにより、リセス部の形成のためにリセスエッチング
を行う必要がなく、リセス部の深さ及び形状を設計通り
とすることができると共に、リセス部の底面、即ち第三
の半導体層の上面の平坦度を確保することができるた
め、ゲート電極と第三の半導体層との密着性が向上し、
特性のバラツキが小さく、トランジスタ初期特性を向上
させることができるという効果がある（請求項１）。
なくとも基板上に、ノンドープの第一の半導体層と、そ
の第一の半導体層上にヘテロ接合して形成され、不純物
が添加された第二の半導体層とを備えた電界効果トラン
ジスタにおいて、Ｔ型断面形状のゲート電極に耐熱性金
属を用いることにより、ノンドープの第三の半導体層上
にゲート電極を形成した後に、第三の半導体層上のゲー
ト電極が形成された領域以外の部分に、ゲート電極と接
触することなく、不純物が添加された第四の半導体層を
形成し、この第四の半導体層上にソース電極及びドレイ
ン電極を形成して、リセス部を形成することができる。
これにより、リセス部の形成のためにリセスエッチング
を行う必要がなく、リセス部の深さ及び形状を設計通り
とすることができると共に、リセス部の底面、即ち第三
の半導体層の上面の平坦度を確保することができるた
め、ゲート電極と第三の半導体層との密着性が向上し、
特性のバラツキが小さく、トランジスタ初期特性を向上
させることができるという効果がある（請求項１）。
【００１２】また、好ましくは、基板を半絶縁性のＩｎ
Ｐで構成し、第一の半導体層をＩｎx Ｇａ1-x Ａｓ(x=
0.53 〜1)で構成し、第二の半導体層をＳｉドープのｎ
型のＩｎ0.52Ａｌ0.48Ａｓで構成し、第三の半導体層を
Ｉｎ0.52Ａｌ0.48Ａｓで構成し、第四の半導体層をＳｉ
ドープのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)で構成
することであり（請求項２）、より好ましくは、ゲート
電極をＷＳｉで構成することである（請求項３）。
Ｐで構成し、第一の半導体層をＩｎx Ｇａ1-x Ａｓ(x=
0.53 〜1)で構成し、第二の半導体層をＳｉドープのｎ
型のＩｎ0.52Ａｌ0.48Ａｓで構成し、第三の半導体層を
Ｉｎ0.52Ａｌ0.48Ａｓで構成し、第四の半導体層をＳｉ
ドープのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)で構成
することであり（請求項２）、より好ましくは、ゲート
電極をＷＳｉで構成することである（請求項３）。
【００１３】さらに、本発明の特徴ある作用は、少なく
とも基板上に、ノンドープの第一の半導体層と、その第
一の半導体層上にヘテロ接合して形成され、不純物が添
加された第二の半導体層とを備えた電界効果トランジス
タの製造方法において、まず、第二の半導体層上にノン
ドープの第三の半導体層を形成し、この第三の半導体層
上にレジストを形成する。このときレジストの開口部の
断面形状がＴ型形状となるように形成する。そして、レ
ジストの開口部に耐熱性金属を蒸着した後に、レジスト
を除去して、第三の半導体層上に耐熱性金属で構成され
たＴ型断面形状のゲート電極を形成する。この後、第三
の半導体層上のレジストが除去された部分に不純物が添
加された第四の半導体層を形成し、この第四の半導体層
上にソース電極及びドレイン電極を形成する。上記方法
とすることにより、第三の半導体層上に第四の半導体層
を形成する際に、Ｔ型断面形状のゲート電極がマスクと
して作用するため、新たにマスクを用いる必要がなく、
製造工程が簡素化される。また、このゲート電極をマス
クとすることにより、第四の半導体層はゲート電極に接
触することなく、リセス部を形成することができる。こ
のようにリセスエッチングを用いずに第四の半導体層に
リセス部を形成することができ、リセス部の深さ及び形
状を設計通りに制御できるため、初期特性の高い電界効
果トランジスタを製造することができる（請求項４）。
とも基板上に、ノンドープの第一の半導体層と、その第
一の半導体層上にヘテロ接合して形成され、不純物が添
加された第二の半導体層とを備えた電界効果トランジス
タの製造方法において、まず、第二の半導体層上にノン
ドープの第三の半導体層を形成し、この第三の半導体層
上にレジストを形成する。このときレジストの開口部の
断面形状がＴ型形状となるように形成する。そして、レ
ジストの開口部に耐熱性金属を蒸着した後に、レジスト
を除去して、第三の半導体層上に耐熱性金属で構成され
たＴ型断面形状のゲート電極を形成する。この後、第三
の半導体層上のレジストが除去された部分に不純物が添
加された第四の半導体層を形成し、この第四の半導体層
上にソース電極及びドレイン電極を形成する。上記方法
とすることにより、第三の半導体層上に第四の半導体層
を形成する際に、Ｔ型断面形状のゲート電極がマスクと
して作用するため、新たにマスクを用いる必要がなく、
製造工程が簡素化される。また、このゲート電極をマス
クとすることにより、第四の半導体層はゲート電極に接
触することなく、リセス部を形成することができる。こ
のようにリセスエッチングを用いずに第四の半導体層に
リセス部を形成することができ、リセス部の深さ及び形
状を設計通りに制御できるため、初期特性の高い電界効
果トランジスタを製造することができる（請求項４）。
【００１４】電界効果トランジスタの製造方法におい
て、好ましくは、半絶縁性のＩｎＰから成る基板を形成
し、Ｉｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成る第一の半
導体層を形成し、Ｓｉドープのｎ型のＩｎ0.52Ａｌ0.48
Ａｓから成る第二の半導体層を形成し、Ｉｎ0.52Ａｌ
0.48Ａｓから成る第三の半導体層を形成し、Ｓｉドープ
のｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成る第四
の半導体層を形成することであり（請求項５）、より好
ましくは、ＷＳｉから成るゲート電極を形成することで
ある（請求項６）。
て、好ましくは、半絶縁性のＩｎＰから成る基板を形成
し、Ｉｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成る第一の半
導体層を形成し、Ｓｉドープのｎ型のＩｎ0.52Ａｌ0.48
Ａｓから成る第二の半導体層を形成し、Ｉｎ0.52Ａｌ
0.48Ａｓから成る第三の半導体層を形成し、Ｓｉドープ
のｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成る第四
の半導体層を形成することであり（請求項５）、より好
ましくは、ＷＳｉから成るゲート電極を形成することで
ある（請求項６）。
【００１５】
【発明の実施の形態】以下、本発明を具体的な実施例に
基づいて説明する。図１は、本発明に係わるＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ／ＩｎＰ系ＨＥＭＴ１００の第一実施
例の構成を示した断面図である。図１に示されるよう
に、ＨＥＭＴ１００（電界効果トランジスタに相当）
は、Ｆｅドープの半絶縁性のＩｎＰ基板１５上に、ノン
ドープのＩｎ0.52Ａｌ0.48Ａｓから成るバッファ層１
４、ノンドープのＩｎ0.8 Ｇａ0.2 Ａｓから成るチャネ
ル層１３（第一の半導体層に相当）、ノンドープのＩｎ
0.53Ｇａ0.47Ａｓから成る電子分布制御層１７、ノンド
ープのＩｎ0.52Ａｌ0.48Ａｓから成るスペーサ層１８、
Ｓｉドープのｎ型のＩｎ0.52Ａｌ0.48Ａｓから成る電子
供給層１２（第二の半導体層に相当）、ノンドープのＩ
ｎ0.52Ａｌ0.48Ａｓから成るゲートコンタクト層１１
（第三の半導体層に相当）が順次積層されている。そし
て、ゲートコンタクト層１１上には、ＷＳｉから成るＴ
型断面形状のゲート電極１及びリセス部２ａを有し、Ｓ
ｉドープのｎ型のＩｎ0.53Ｇａ0.47Ａｓから成るキャッ
プ層２（第四の半導体層に相当）が形成され、このキャ
ップ層２上にＴｉ／Ｐｔ／Ａｕから成るオーミック電極
４０２（ソース電極及びドレイン電極に相当）が形成さ
れている。
基づいて説明する。図１は、本発明に係わるＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ／ＩｎＰ系ＨＥＭＴ１００の第一実施
例の構成を示した断面図である。図１に示されるよう
に、ＨＥＭＴ１００（電界効果トランジスタに相当）
は、Ｆｅドープの半絶縁性のＩｎＰ基板１５上に、ノン
ドープのＩｎ0.52Ａｌ0.48Ａｓから成るバッファ層１
４、ノンドープのＩｎ0.8 Ｇａ0.2 Ａｓから成るチャネ
ル層１３（第一の半導体層に相当）、ノンドープのＩｎ
0.53Ｇａ0.47Ａｓから成る電子分布制御層１７、ノンド
ープのＩｎ0.52Ａｌ0.48Ａｓから成るスペーサ層１８、
Ｓｉドープのｎ型のＩｎ0.52Ａｌ0.48Ａｓから成る電子
供給層１２（第二の半導体層に相当）、ノンドープのＩ
ｎ0.52Ａｌ0.48Ａｓから成るゲートコンタクト層１１
（第三の半導体層に相当）が順次積層されている。そし
て、ゲートコンタクト層１１上には、ＷＳｉから成るＴ
型断面形状のゲート電極１及びリセス部２ａを有し、Ｓ
ｉドープのｎ型のＩｎ0.53Ｇａ0.47Ａｓから成るキャッ
プ層２（第四の半導体層に相当）が形成され、このキャ
ップ層２上にＴｉ／Ｐｔ／Ａｕから成るオーミック電極
４０２（ソース電極及びドレイン電極に相当）が形成さ
れている。
【００１６】次に、このＨＥＭＴ１００の製造方法につ
いて説明する。まず、分子線エピタキシー（Molecular
Beam Epitaxy: 以下ＭＢＥと記す）装置内で、基板１５
上に順次、バッファ層１４を膜厚１００ｎｍ、チャネル
層１３を膜厚１６ｎｍ、電子分布制御層１７を膜厚４ｎ
ｍ、スペーサ層１８を膜厚５ｎｍ、電子供給層１２を膜
厚１５ｎｍ、ゲートコンタクト層１１を膜厚１０ｎｍ結
晶成長させる。ここで、層の成長を中断して素子の温度
を降下させる。このときの素子の断面構成を図２に示
す。
いて説明する。まず、分子線エピタキシー（Molecular
Beam Epitaxy: 以下ＭＢＥと記す）装置内で、基板１５
上に順次、バッファ層１４を膜厚１００ｎｍ、チャネル
層１３を膜厚１６ｎｍ、電子分布制御層１７を膜厚４ｎ
ｍ、スペーサ層１８を膜厚５ｎｍ、電子供給層１２を膜
厚１５ｎｍ、ゲートコンタクト層１１を膜厚１０ｎｍ結
晶成長させる。ここで、層の成長を中断して素子の温度
を降下させる。このときの素子の断面構成を図２に示
す。
【００１７】温度降下の後、素子をＭＢＥ装置内より取
り出し、そのゲートコンタクト層１１上にレジスト４０
０とレジスト４００より耐蝕性の弱いレジスト４０１
を、開口部４００ａを設けて形成する。このときの素子
の断面構成を図３に示す。図３に見られるように、レジ
スト４００及び４０１の開口部４００ａがＴ型断面形状
となるように、レジスト４００及び４０１が形成され
る。レジスト４００及び４０１の形成後、蒸着法によ
り、ＷＳｉを用いてゲート電極１をゲートコンタクト層
１１上の開口部４００ａに形成する。このときの素子の
断面構成を図４に示す。ゲート電極１の蒸着後、レジス
ト４００及び４０１の除去及び有機洗浄を行う。このと
きの素子の断面構成を図５に示す。このようにして、ゲ
ートコンタクト層１１上にＴ型断面形状のゲート電極１
が形成される。
り出し、そのゲートコンタクト層１１上にレジスト４０
０とレジスト４００より耐蝕性の弱いレジスト４０１
を、開口部４００ａを設けて形成する。このときの素子
の断面構成を図３に示す。図３に見られるように、レジ
スト４００及び４０１の開口部４００ａがＴ型断面形状
となるように、レジスト４００及び４０１が形成され
る。レジスト４００及び４０１の形成後、蒸着法によ
り、ＷＳｉを用いてゲート電極１をゲートコンタクト層
１１上の開口部４００ａに形成する。このときの素子の
断面構成を図４に示す。ゲート電極１の蒸着後、レジス
ト４００及び４０１の除去及び有機洗浄を行う。このと
きの素子の断面構成を図５に示す。このようにして、ゲ
ートコンタクト層１１上にＴ型断面形状のゲート電極１
が形成される。
【００１８】この後、素子をＭＢＥ装置内に再度導入
し、キャップ層２を膜厚２０ｎｍだけ結晶成長させる。
このときの素子の断面構成を図６に示す。このとき、ゲ
ート電極１上では、Ｉｎ0.53Ｇａ0.47Ａｓ層はエピタキ
シャル成長できない。また、ゲート電極１がＴ型断面形
状をしているため、ゲート電極１をキャップ層２の形成
時のマスクとして利用することができる。従って、ゲー
トコンタクト層１１上にキャップ層２を結晶成長させる
際、ゲート電極１がない部分にのみ、キャップ層２を選
択的に成長させることができ、結果的に図６に見られる
ようにリセス部２ａをゲートコンタクト層１１上に形成
することができる。このようにして、ゲート電極１とキ
ャップ層２との接触を避けることができる。このキャッ
プ層２の形成後、キャップ層２上にオーミック電極４０
２を形成することにより、ＨＥＭＴ１００を作製するこ
とができる（図１参照）。
し、キャップ層２を膜厚２０ｎｍだけ結晶成長させる。
このときの素子の断面構成を図６に示す。このとき、ゲ
ート電極１上では、Ｉｎ0.53Ｇａ0.47Ａｓ層はエピタキ
シャル成長できない。また、ゲート電極１がＴ型断面形
状をしているため、ゲート電極１をキャップ層２の形成
時のマスクとして利用することができる。従って、ゲー
トコンタクト層１１上にキャップ層２を結晶成長させる
際、ゲート電極１がない部分にのみ、キャップ層２を選
択的に成長させることができ、結果的に図６に見られる
ようにリセス部２ａをゲートコンタクト層１１上に形成
することができる。このようにして、ゲート電極１とキ
ャップ層２との接触を避けることができる。このキャッ
プ層２の形成後、キャップ層２上にオーミック電極４０
２を形成することにより、ＨＥＭＴ１００を作製するこ
とができる（図１参照）。
【００１９】上記に示される工程を経ることにより、リ
セスエッチングを行わずに、ＨＥＭＴ１００の作製に必
要なリセス形状を得ることができる。これにより、リセ
ス部２ａの深さを設計値通りとすることができ、ゲート
コンタクト層１１の膜厚を精密に制御できるため、ＨＥ
ＭＴ１００のトランジスタ特性を設計値通りに制御でき
る。また、エッチングを行わないため、ゲートコンタク
ト層１１の上面１１ａの平坦度を確保でき、ＨＥＭＴ１
００のトランジスタ初期特性が向上する。さらに、リセ
スエッチングに比較して、リセス部２ａの形状を制御で
きるため、ゲート電極１とキャップ層２との接触を避け
ることができ、ゲートリークすることがなく、ＨＥＭＴ
１００のトランジスタ初期特性がより向上する。ゲート
電極１をキャップ層２の形成時のマスクとしているた
め、工程が簡素化されるという効果もある。このように
本発明によれば、初期特性の高いＩｎＡｌＡｓ／ＩｎＧ
ａＡｓ／ＩｎＰ系ＨＥＭＴ１００を作製することができ
る。
セスエッチングを行わずに、ＨＥＭＴ１００の作製に必
要なリセス形状を得ることができる。これにより、リセ
ス部２ａの深さを設計値通りとすることができ、ゲート
コンタクト層１１の膜厚を精密に制御できるため、ＨＥ
ＭＴ１００のトランジスタ特性を設計値通りに制御でき
る。また、エッチングを行わないため、ゲートコンタク
ト層１１の上面１１ａの平坦度を確保でき、ＨＥＭＴ１
００のトランジスタ初期特性が向上する。さらに、リセ
スエッチングに比較して、リセス部２ａの形状を制御で
きるため、ゲート電極１とキャップ層２との接触を避け
ることができ、ゲートリークすることがなく、ＨＥＭＴ
１００のトランジスタ初期特性がより向上する。ゲート
電極１をキャップ層２の形成時のマスクとしているた
め、工程が簡素化されるという効果もある。このように
本発明によれば、初期特性の高いＩｎＡｌＡｓ／ＩｎＧ
ａＡｓ／ＩｎＰ系ＨＥＭＴ１００を作製することができ
る。
【００２０】尚、上記実施例ではＷＳｉにてゲート電極
１を構成したが、本発明はこれに限定されるものではな
く、ゲート電極１は耐熱性の金属であればよく、その材
質は限定しない。また、本実施例では、チャネル層１３
の組成をノンドープのＩｎ0.8 Ｇａ0.2Ａｓとしたが、
チャネル層１３の組成はこれに限定されるものではな
く、ＩｎxＧａ1-x Ａｓ(x=0.53 〜1)であればよい。本
実施例では、キャップ層２の組成をＳｉドープのｎ型の
Ｉｎ0.53Ｇａ0.47Ａｓとしたが、キャップ層２の組成は
これに限定されるものではなく、Ｉｎx Ｇａ1-x Ａｓ(x
=0.53 〜1)であればよい。
１を構成したが、本発明はこれに限定されるものではな
く、ゲート電極１は耐熱性の金属であればよく、その材
質は限定しない。また、本実施例では、チャネル層１３
の組成をノンドープのＩｎ0.8 Ｇａ0.2Ａｓとしたが、
チャネル層１３の組成はこれに限定されるものではな
く、ＩｎxＧａ1-x Ａｓ(x=0.53 〜1)であればよい。本
実施例では、キャップ層２の組成をＳｉドープのｎ型の
Ｉｎ0.53Ｇａ0.47Ａｓとしたが、キャップ層２の組成は
これに限定されるものではなく、Ｉｎx Ｇａ1-x Ａｓ(x
=0.53 〜1)であればよい。
【００２１】上記実施例では、ＨＥＭＴ１００は電子供
給層１２の電子分布制御層１７側に隣接してスペーサ層
１８を備えた構成としたが、本発明はこれに限定される
ものではなく、スペーサ層１８は電子供給層１２中のＳ
ｉの拡散防止のために設けた層であり、必要に応じてス
ペーサ層１８を設けない構成としてもよい。また、本実
施例において、ＩｎＰ基板１５上にバッファ層１４を設
けた構成としたが、本発明はこれに限定されるものでは
なく、バッファ層１４は基板１５中の不純物の拡散抑制
のために設けた層であり、必要に応じてバッファ層１４
を設けない構成としてもよい。
給層１２の電子分布制御層１７側に隣接してスペーサ層
１８を備えた構成としたが、本発明はこれに限定される
ものではなく、スペーサ層１８は電子供給層１２中のＳ
ｉの拡散防止のために設けた層であり、必要に応じてス
ペーサ層１８を設けない構成としてもよい。また、本実
施例において、ＩｎＰ基板１５上にバッファ層１４を設
けた構成としたが、本発明はこれに限定されるものでは
なく、バッファ層１４は基板１５中の不純物の拡散抑制
のために設けた層であり、必要に応じてバッファ層１４
を設けない構成としてもよい。
【００２２】上記に示されるように、本発明によれば、
Ｔ型断面形状のゲート電極を耐熱性金属で構成すること
により、リセス部をエッチングを用いずに形成すること
ができるため、リセス部の深さ及び形状を設計通りとす
ることができると共に、ゲートコンタクト層の上面の平
坦度を十分に確保できるため、初期特性の高いトランジ
スタを実現することができる。また、ゲート電極を形成
した後にキャップ層を形成する際、Ｔ型断面形状のゲー
ト電極がマスクとして作用するため、マスク工程が不要
であり、ＨＥＭＴの製造工程が簡素化され、生産の効率
を向上させることができる。
Ｔ型断面形状のゲート電極を耐熱性金属で構成すること
により、リセス部をエッチングを用いずに形成すること
ができるため、リセス部の深さ及び形状を設計通りとす
ることができると共に、ゲートコンタクト層の上面の平
坦度を十分に確保できるため、初期特性の高いトランジ
スタを実現することができる。また、ゲート電極を形成
した後にキャップ層を形成する際、Ｔ型断面形状のゲー
ト電極がマスクとして作用するため、マスク工程が不要
であり、ＨＥＭＴの製造工程が簡素化され、生産の効率
を向上させることができる。
【図１】本発明に係わる第一実施例の構成を示した断面
図。
図。
【図２】本発明に係わる第一実施例において基板上にゲ
ートコンタクト層まで形成したときの構成を示した断面
図。
ートコンタクト層まで形成したときの構成を示した断面
図。
【図３】本発明に係わる第一実施例においてゲートコン
タクト層上にレジストを形成したときの構成を示した断
面図。
タクト層上にレジストを形成したときの構成を示した断
面図。
【図４】本発明に係わる第一実施例においてゲートコン
タクト層上にレジスト及びゲート電極を形成したときの
構成を示した断面図。
タクト層上にレジスト及びゲート電極を形成したときの
構成を示した断面図。
【図５】本発明に係わる第一実施例においてゲートコン
タクト層上のレジストを除去したときの構成を示した断
面図。
タクト層上のレジストを除去したときの構成を示した断
面図。
【図６】本発明に係わる第一実施例においてゲートコン
タクト層上にキャップ層を形成したときの構成を示した
断面図。
タクト層上にキャップ層を形成したときの構成を示した
断面図。
【図７】従来のＨＥＭＴの構成を示した断面図。
１ ＷＳｉゲート電極 ２ Ｓｉドープｎ型Ｉｎ0.53Ｇａ0.47Ａｓ
キャップ層 １１ ノンドープＩｎ0.52Ａｌ0.48Ａｓゲー
トコンタクト層 １２ Ｓｉドープｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
電子供給層 １３ ノンドープＩｎ0.8 Ｇａ0.2 Ａｓチャ
ネル層 １４ ノンドープＩｎ0.52Ａｌ0.48Ａｓバッ
ファ層 １５ Ｆｅドープ半絶縁性ＩｎＰ基板 １７ ノンドープＩｎ0.53Ｇａ0.47Ａｓ電子
分布制御層 １８ ノンドープＩｎ0.52Ａｌ0.48Ａｓスペ
ーサ層 １００ ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ
系ＨＥＭＴ ４００、４０１ レジスト ４０２ Ｔｉ／Ｐｔ／Ａｕオーミック電極
キャップ層 １１ ノンドープＩｎ0.52Ａｌ0.48Ａｓゲー
トコンタクト層 １２ Ｓｉドープｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
電子供給層 １３ ノンドープＩｎ0.8 Ｇａ0.2 Ａｓチャ
ネル層 １４ ノンドープＩｎ0.52Ａｌ0.48Ａｓバッ
ファ層 １５ Ｆｅドープ半絶縁性ＩｎＰ基板 １７ ノンドープＩｎ0.53Ｇａ0.47Ａｓ電子
分布制御層 １８ ノンドープＩｎ0.52Ａｌ0.48Ａｓスペ
ーサ層 １００ ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ
系ＨＥＭＴ ４００、４０１ レジスト ４０２ Ｔｉ／Ｐｔ／Ａｕオーミック電極
Claims (6)
- 【請求項１】少なくとも基板上に、不純物が添加されて
いない第一の半導体層と、該第一の半導体層上にヘテロ
接合して形成され、不純物が添加された第二の半導体層
とを備えた電界効果トランジスタであって、 前記第二の半導体層上に形成された不純物が添加されて
いない第三の半導体層と、 耐熱性金属から成り、Ｔ型断面形状を有し、前記第三の
半導体層上に形成され、前記第一の半導体層と前記第二
の半導体層とのヘテロ接合界面に対して電圧を印加する
ゲート電極と、 前記第三の半導体層上の前記ゲート電極が形成された領
域以外の部分に、前記ゲート電極と接触しないように形
成され、不純物が添加された第四の半導体層と、 該第四の半導体層上に形成されたソース電極及びドレイ
ン電極とを備えたことを特徴とする電界効果トランジス
タ。 - 【請求項２】前記基板は半絶縁性のＩｎＰから成り、前
記第一の半導体層はＩｎx Ｇａ1-xＡｓ(x=0.53 〜1)か
ら成り、前記第二の半導体層はＳｉドープのｎ型のＩｎ
0.52Ａｌ0.48Ａｓから成り、前記第三の半導体層はＩｎ
0.52Ａｌ0.48Ａｓから成り、前記第四の半導体層はＳｉ
ドープのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成
ることを特徴とする請求項１に記載の電界効果トランジ
スタ。 - 【請求項３】前記耐熱性金属は、ＷＳｉであることを特
徴とする請求項１または請求項２に記載の電界効果トラ
ンジスタ。 - 【請求項４】少なくとも基板上に、不純物が添加されて
いない第一の半導体層と、該第一の半導体層上にヘテロ
接合して形成され、不純物が添加された第二の半導体層
とを備えた電界効果トランジスタの製造方法であって、 前記第二の半導体層上に、不純物が添加されていない第
三の半導体層を形成し、 該第三の半導体層上に、レジストを開口部の断面形状が
Ｔ型形状となるように形成し、 該レジストの前記開口部に耐熱性金属を蒸着した後に、
該レジストを除去して、前記第一の半導体層と前記第二
の半導体層とのヘテロ接合界面に対して電圧を印加する
Ｔ型断面形状のゲート電極を形成し、 前記第三の半導体層上の前記レジストが除去された部分
に、不純物が添加された第四の半導体層を形成し、 該第四の半導体層上にソース電極及びドレイン電極を形
成することを特徴とする電界効果トランジスタの製造方
法。 - 【請求項５】前記基板は半絶縁性のＩｎＰから成り、前
記第一の半導体層はＩｎx Ｇａ1-xＡｓ(x=0.53 〜1)か
ら成り、前記第二の半導体層はＳｉドープのｎ型のＩｎ
0.52Ａｌ0.48Ａｓから成り、前記第三の半導体層はＩｎ
0.52Ａｌ0.48Ａｓから成り、前記第四の半導体層はＳｉ
ドープのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成
ることを特徴とする請求項４に記載の電界効果トランジ
スタの製造方法。 - 【請求項６】前記耐熱性金属は、ＷＳｉであることを特
徴とする請求項４または請求項５に記載の電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21539095A JPH0945898A (ja) | 1995-07-31 | 1995-07-31 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21539095A JPH0945898A (ja) | 1995-07-31 | 1995-07-31 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945898A true JPH0945898A (ja) | 1997-02-14 |
Family
ID=16671525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21539095A Pending JPH0945898A (ja) | 1995-07-31 | 1995-07-31 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945898A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1143524A1 (en) * | 2000-04-07 | 2001-10-10 | Agere Systems Optoelectronics Guardian Corporation | Method of forming a laser circuit having low penetration ohmic contact providing impurity gettering and the resultant laser circuit |
| KR100324208B1 (ko) * | 1999-12-27 | 2002-02-16 | 오길록 | 비대칭 티형 게이트전극을 갖는 화합물 반도체소자의제조방법 |
| WO2002031886A1 (en) * | 2000-10-13 | 2002-04-18 | Kwangju Institute Of Science And Technology | Monolithically integrated e/d mode hemt and method for fabricating the same |
| CN102437182A (zh) * | 2011-12-01 | 2012-05-02 | 中国科学院半导体研究所 | SiO2/SiN双层钝化层T型栅AlGaN/GaN HEMT及制作方法 |
-
1995
- 1995-07-31 JP JP21539095A patent/JPH0945898A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324208B1 (ko) * | 1999-12-27 | 2002-02-16 | 오길록 | 비대칭 티형 게이트전극을 갖는 화합물 반도체소자의제조방법 |
| EP1143524A1 (en) * | 2000-04-07 | 2001-10-10 | Agere Systems Optoelectronics Guardian Corporation | Method of forming a laser circuit having low penetration ohmic contact providing impurity gettering and the resultant laser circuit |
| US6555457B1 (en) | 2000-04-07 | 2003-04-29 | Triquint Technology Holding Co. | Method of forming a laser circuit having low penetration ohmic contact providing impurity gettering and the resultant laser circuit |
| WO2002031886A1 (en) * | 2000-10-13 | 2002-04-18 | Kwangju Institute Of Science And Technology | Monolithically integrated e/d mode hemt and method for fabricating the same |
| US6670652B2 (en) | 2000-10-13 | 2003-12-30 | Kwangju Institute Of Science And Technology | Monolithically integrated E/D mode HEMT and method for fabricating the same |
| CN102437182A (zh) * | 2011-12-01 | 2012-05-02 | 中国科学院半导体研究所 | SiO2/SiN双层钝化层T型栅AlGaN/GaN HEMT及制作方法 |
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