JPH0951093A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0951093A JPH0951093A JP22576895A JP22576895A JPH0951093A JP H0951093 A JPH0951093 A JP H0951093A JP 22576895 A JP22576895 A JP 22576895A JP 22576895 A JP22576895 A JP 22576895A JP H0951093 A JPH0951093 A JP H0951093A
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- semiconductor layer
- doped
- forming
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Abstract
(57)【要約】
【課題】高電子移動度トランジスタ(HEMT)の初期特性を
向上させること。 【解決手段】InP 基板15上に, ノンドープIn0.52Al0.48
Asから成るバッファ層14, ノンドープIn0.8Ga0.2Asから
成るチャネル層13, ノンドープIn0.53Ga0.47Asから成る
電子分布制御層18, ノンドープIn0.52Al0.48Asから成る
スペーサ層19, Siドープn 型In0.52Al0.48Asから成る電
子供給層12, ノンドープIn0.52Al0.48Asから成るゲート
コンタクト層11が順次積層され、ゲートコンタクト層11
上のゲート電極20を形成する領域にSiOx膜1(図示せず)
を形成した後, Siドープ n型In0.53Ga0.47Asから成るキ
ャップ層16をエピタキシャル成長させる。そしてSiOx膜
1 のみを希釈フッ酸溶液にて除去してリセス部16a を形
成してゲートコンタクト層11を露出させる。この後キャ
ップ層16上にオーミック電極21を形成し, ゲートコンタ
クト層11の露出した部分にゲート電極20を形成して,HEM
T100が構成される。
向上させること。 【解決手段】InP 基板15上に, ノンドープIn0.52Al0.48
Asから成るバッファ層14, ノンドープIn0.8Ga0.2Asから
成るチャネル層13, ノンドープIn0.53Ga0.47Asから成る
電子分布制御層18, ノンドープIn0.52Al0.48Asから成る
スペーサ層19, Siドープn 型In0.52Al0.48Asから成る電
子供給層12, ノンドープIn0.52Al0.48Asから成るゲート
コンタクト層11が順次積層され、ゲートコンタクト層11
上のゲート電極20を形成する領域にSiOx膜1(図示せず)
を形成した後, Siドープ n型In0.53Ga0.47Asから成るキ
ャップ層16をエピタキシャル成長させる。そしてSiOx膜
1 のみを希釈フッ酸溶液にて除去してリセス部16a を形
成してゲートコンタクト層11を露出させる。この後キャ
ップ層16上にオーミック電極21を形成し, ゲートコンタ
クト層11の露出した部分にゲート電極20を形成して,HEM
T100が構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタに関し、特に、高周波デバイス、高速デバイス等に
用いられる高電子移動度トランジスタ（High Electron
Mobility Transistor:以下ＨＥＭＴと記す）に関する。
スタに関し、特に、高周波デバイス、高速デバイス等に
用いられる高電子移動度トランジスタ（High Electron
Mobility Transistor:以下ＨＥＭＴと記す）に関する。
【０００２】
【従来の技術】モノリシックマイクロ波ＩＣ（Monolith
ic Microwave Integrated Circuit:以下ＭＭＩＣと記
す）を構成する素子の中で、ＭＭＩＣ全体の構成を左右
する最重要素子にＨＥＭＴが挙げられる。高周波で使用
できる特性を得るためには、ＨＥＭＴ用の材料として用
いられる材料系は限られている。高周波用として用いる
には、特に高電子移動度、高シートキャリア濃度を達成
できる材料系が求められるが、この条件を満足できる材
料系として、半絶縁性のＩｎＰを基板に用いたＩｎＡｌ
Ａｓ／ＩｎＧａＡｓの研究開発が盛んに行われている。
ic Microwave Integrated Circuit:以下ＭＭＩＣと記
す）を構成する素子の中で、ＭＭＩＣ全体の構成を左右
する最重要素子にＨＥＭＴが挙げられる。高周波で使用
できる特性を得るためには、ＨＥＭＴ用の材料として用
いられる材料系は限られている。高周波用として用いる
には、特に高電子移動度、高シートキャリア濃度を達成
できる材料系が求められるが、この条件を満足できる材
料系として、半絶縁性のＩｎＰを基板に用いたＩｎＡｌ
Ａｓ／ＩｎＧａＡｓの研究開発が盛んに行われている。
【０００３】ここで、従来のＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ／ＩｎＰ系ＨＥＭＴ２００の断面構成を図８に示す。
ＨＥＭＴ２００は、半絶縁性のＩｎＰ基板１５上に、ノ
ンドープのＩｎＡｌＡｓから成るバッファ層１４、ノン
ドープのＩｎＧａＡｓから成るチャネル層１３、ノンド
ープのＩｎＧａＡｓから成る電子分布制御層１８、ノン
ドープのＩｎＡｌＡｓから成るスペーサ層１９、ｎ型の
ＩｎＡｌＡｓから成る電子供給層１２、ノンドープのＩ
ｎ0.52Ａｌ0.48Ａｓから成るゲートコンタクト層１１、
ｎ型のＩｎ0.53Ｇａ0.47Ａｓから成り、リセス部１６ａ
を有したキャップ層１６が順次積層されている。そし
て、リセス部１６ａを介してゲートコンタクト層１１上
にゲート電極２０が形成され、キャップ層１６上にオー
ミック電極２１が形成されている。
ｓ／ＩｎＰ系ＨＥＭＴ２００の断面構成を図８に示す。
ＨＥＭＴ２００は、半絶縁性のＩｎＰ基板１５上に、ノ
ンドープのＩｎＡｌＡｓから成るバッファ層１４、ノン
ドープのＩｎＧａＡｓから成るチャネル層１３、ノンド
ープのＩｎＧａＡｓから成る電子分布制御層１８、ノン
ドープのＩｎＡｌＡｓから成るスペーサ層１９、ｎ型の
ＩｎＡｌＡｓから成る電子供給層１２、ノンドープのＩ
ｎ0.52Ａｌ0.48Ａｓから成るゲートコンタクト層１１、
ｎ型のＩｎ0.53Ｇａ0.47Ａｓから成り、リセス部１６ａ
を有したキャップ層１６が順次積層されている。そし
て、リセス部１６ａを介してゲートコンタクト層１１上
にゲート電極２０が形成され、キャップ層１６上にオー
ミック電極２１が形成されている。
【０００４】このＨＥＭＴ２００を作製するには、多く
の工程を行う必要がある。その中でもゲート電極２０を
キャップ層１６下のゲートコンタクト層１１上にショッ
トキー接触により形成する工程は重要な工程である。こ
のゲート電極２０をキャップ層１６下のゲートコンタク
ト層１１上に形成するための公知の技術として、ゲート
電極２０を形成する特定の部分のみ、キャップ層１６を
除去するリセスエッチングがある。リセスエッチングに
より、キャップ層１６にリセス部１６ａを形成してゲー
トコンタクト層１１を露出させ、露出したゲートコンタ
クト層１１上にゲート電極２０を形成することができ
る。ゲート電極２０は、真空蒸着により所望の形状、大
きさに形成される。
の工程を行う必要がある。その中でもゲート電極２０を
キャップ層１６下のゲートコンタクト層１１上にショッ
トキー接触により形成する工程は重要な工程である。こ
のゲート電極２０をキャップ層１６下のゲートコンタク
ト層１１上に形成するための公知の技術として、ゲート
電極２０を形成する特定の部分のみ、キャップ層１６を
除去するリセスエッチングがある。リセスエッチングに
より、キャップ層１６にリセス部１６ａを形成してゲー
トコンタクト層１１を露出させ、露出したゲートコンタ
クト層１１上にゲート電極２０を形成することができ
る。ゲート電極２０は、真空蒸着により所望の形状、大
きさに形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、この方
法では、リセス部１６ａの深さを所望の値通りにするこ
とが難しい。即ち、Ｉｎ0.53Ｇａ0.47Ａｓから成るキャ
ップ層１６を選択的にエッチングするエッチング溶液を
使用するが、この溶液を用いたエッチングは、Ｉｎ0.52
Ａｌ0.48Ａｓに対してもエッチングし、そのエッチング
速度はＩｎ0.53Ｇａ0.47Ａｓに対するエッチング速度の
数分の１であるために、Ｉｎ0.53Ｇａ0.47Ａｓから成る
ゲートコンタクト層１１も深さ数ｎｍ程度エッチングさ
れてしまう。このゲートコンタクト層１１の膜厚の数ｎ
ｍのズレは、ＨＥＭＴ２００の全体特性に大きく影響を
及ぼすという問題がある。また、エッチングによりゲー
トコンタクト層１１の露出した部分の平坦性が良好では
ないため、ゲートコンタクト層１１とゲート電極２０と
の密着性が悪くなり、トランジスタの初期特性の低下を
もたらすという問題もある。このような問題を解決する
方法として、ゲートコンタクト層１１をＩｎＧａＡｌＰ
で構成する技術が知られている（特開平５−１６０１６
１号公報）が、エピタキシャル成長層にＰを含む層が存
在するため、装置構成に大幅な改造が要求されること、
また、他のＰを含まない層にＰの影響が出ることが懸念
されるため、分子線エピタキシー（Molecular Beam Epi
taxy: 以下ＭＢＥと記す）装置を用いた結晶成長におい
てはあまり現実的ではない。
法では、リセス部１６ａの深さを所望の値通りにするこ
とが難しい。即ち、Ｉｎ0.53Ｇａ0.47Ａｓから成るキャ
ップ層１６を選択的にエッチングするエッチング溶液を
使用するが、この溶液を用いたエッチングは、Ｉｎ0.52
Ａｌ0.48Ａｓに対してもエッチングし、そのエッチング
速度はＩｎ0.53Ｇａ0.47Ａｓに対するエッチング速度の
数分の１であるために、Ｉｎ0.53Ｇａ0.47Ａｓから成る
ゲートコンタクト層１１も深さ数ｎｍ程度エッチングさ
れてしまう。このゲートコンタクト層１１の膜厚の数ｎ
ｍのズレは、ＨＥＭＴ２００の全体特性に大きく影響を
及ぼすという問題がある。また、エッチングによりゲー
トコンタクト層１１の露出した部分の平坦性が良好では
ないため、ゲートコンタクト層１１とゲート電極２０と
の密着性が悪くなり、トランジスタの初期特性の低下を
もたらすという問題もある。このような問題を解決する
方法として、ゲートコンタクト層１１をＩｎＧａＡｌＰ
で構成する技術が知られている（特開平５−１６０１６
１号公報）が、エピタキシャル成長層にＰを含む層が存
在するため、装置構成に大幅な改造が要求されること、
また、他のＰを含まない層にＰの影響が出ることが懸念
されるため、分子線エピタキシー（Molecular Beam Epi
taxy: 以下ＭＢＥと記す）装置を用いた結晶成長におい
てはあまり現実的ではない。
【０００６】従って、本発明の目的は、上記課題に鑑
み、ＳｉＯx 膜が希釈フッ酸溶液で簡単に除去できる点
に着目し、リセスエッチングを用いずにリセス部を形成
することにより、ゲートコンタクト層の膜厚を制御する
と共に、ゲート電極との接合面の平坦度を確保し、トラ
ンジスタ初期特性が向上したＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ／ＩｎＰ系ＨＥＭＴを提供することである。
み、ＳｉＯx 膜が希釈フッ酸溶液で簡単に除去できる点
に着目し、リセスエッチングを用いずにリセス部を形成
することにより、ゲートコンタクト層の膜厚を制御する
と共に、ゲート電極との接合面の平坦度を確保し、トラ
ンジスタ初期特性が向上したＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ／ＩｎＰ系ＨＥＭＴを提供することである。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
め、本発明の構成は、少なくとも基板上に、不純物が添
加されていない第一の半導体層と、該第一の半導体層と
ヘテロ接合して形成され、不純物が添加された第二の半
導体層とを備えた電界効果トランジスタの製造方法であ
って、第二の半導体層上に、不純物が添加されていない
第三の半導体層を形成する工程と、該第三の半導体層の
ゲート電極の形成に必要な領域上に、該第三の半導体層
に対して非溶解性の溶液に溶解性を有する絶縁膜を形成
する工程と、第三の半導体層上の絶縁膜の形成されてい
ない部分に、不純物が添加された第四の半導体層を形成
する工程と、溶液を用いて絶縁膜を除去することによ
り、リセス部を形成して第三の半導体層を露出させる工
程と、第四の半導体層上にソース電極及びドレイン電極
を形成する工程と、露出した第三の半導体層上にゲート
電極を形成する工程とから成るという技術的手段を採用
するものである。
め、本発明の構成は、少なくとも基板上に、不純物が添
加されていない第一の半導体層と、該第一の半導体層と
ヘテロ接合して形成され、不純物が添加された第二の半
導体層とを備えた電界効果トランジスタの製造方法であ
って、第二の半導体層上に、不純物が添加されていない
第三の半導体層を形成する工程と、該第三の半導体層の
ゲート電極の形成に必要な領域上に、該第三の半導体層
に対して非溶解性の溶液に溶解性を有する絶縁膜を形成
する工程と、第三の半導体層上の絶縁膜の形成されてい
ない部分に、不純物が添加された第四の半導体層を形成
する工程と、溶液を用いて絶縁膜を除去することによ
り、リセス部を形成して第三の半導体層を露出させる工
程と、第四の半導体層上にソース電極及びドレイン電極
を形成する工程と、露出した第三の半導体層上にゲート
電極を形成する工程とから成るという技術的手段を採用
するものである。
【０００８】また、第二の発明の構成は、絶縁膜を形成
する工程は、第三の半導体層上にレジストを形成する工
程と、ゲート電極の形成に必要な領域のみを現像して該
レジストを除去する工程と、第三の半導体層及びレジス
ト上に絶縁膜を形成する工程と、レジストをリフトオフ
する工程とから成るという技術的手段を採用するもので
ある。
する工程は、第三の半導体層上にレジストを形成する工
程と、ゲート電極の形成に必要な領域のみを現像して該
レジストを除去する工程と、第三の半導体層及びレジス
ト上に絶縁膜を形成する工程と、レジストをリフトオフ
する工程とから成るという技術的手段を採用するもので
ある。
【０００９】第三の発明の構成は、基板は半絶縁性のＩ
ｎＰから成り、第一の半導体層はＩｎx Ｇａ1-x Ａｓ(x
=0.53 〜1)から成り、第二の半導体層はＳｉドープのｎ
型のＩｎ0.52Ａｌ0.48Ａｓから成り、第三の半導体層は
Ｉｎ0.52Ａｌ0.48Ａｓから成り、第四の半導体層はＳｉ
ドープのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成
るという技術的手段を採用するものである。
ｎＰから成り、第一の半導体層はＩｎx Ｇａ1-x Ａｓ(x
=0.53 〜1)から成り、第二の半導体層はＳｉドープのｎ
型のＩｎ0.52Ａｌ0.48Ａｓから成り、第三の半導体層は
Ｉｎ0.52Ａｌ0.48Ａｓから成り、第四の半導体層はＳｉ
ドープのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成
るという技術的手段を採用するものである。
【００１０】第四の発明の構成は、絶縁膜はＳｉＯx か
ら成り、溶液は希釈フッ酸溶液であるという技術的手段
を採用するものである。
ら成り、溶液は希釈フッ酸溶液であるという技術的手段
を採用するものである。
【００１１】
【作用及び効果】上記構成から成る本発明の第一の作用
は、ショットキー電極が形成されるノンドープの第三の
半導体層上に絶縁膜を形成し、第三の半導体層上の絶縁
膜の形成されていない部分に不純物が添加された第四の
半導体層を形成した後に、第三の半導体層に対して非溶
解性を有し、絶縁膜に対して溶解性を有する溶液を用い
て絶縁膜を除去してリセス部を形成することにより、リ
セスエッチングを用いずにリセス部を形成することがで
き、第三の半導体層の膜厚を設計値通りに制御でき、初
期特性が向上した電界効果トランジスタを実現できる。
また、第三の半導体層の電極との接合面の平坦度を確保
でき、第三の半導体層とゲート電極とを良好に密着させ
ることができ、より初期特性を向上させることができる
（請求項１）。
は、ショットキー電極が形成されるノンドープの第三の
半導体層上に絶縁膜を形成し、第三の半導体層上の絶縁
膜の形成されていない部分に不純物が添加された第四の
半導体層を形成した後に、第三の半導体層に対して非溶
解性を有し、絶縁膜に対して溶解性を有する溶液を用い
て絶縁膜を除去してリセス部を形成することにより、リ
セスエッチングを用いずにリセス部を形成することがで
き、第三の半導体層の膜厚を設計値通りに制御でき、初
期特性が向上した電界効果トランジスタを実現できる。
また、第三の半導体層の電極との接合面の平坦度を確保
でき、第三の半導体層とゲート電極とを良好に密着させ
ることができ、より初期特性を向上させることができる
（請求項１）。
【００１２】また、第二の作用は、第三の半導体層上に
レジストを形成し、ゲート電極の形成に必要な領域のみ
を現像して該レジストを除去し、第三の半導体層及びレ
ジスト上に絶縁膜を形成し、レジストをリフトオフする
ことにより、第三の半導体層上の電極が形成される領域
に絶縁膜を容易に形成することができる（請求項２）。
レジストを形成し、ゲート電極の形成に必要な領域のみ
を現像して該レジストを除去し、第三の半導体層及びレ
ジスト上に絶縁膜を形成し、レジストをリフトオフする
ことにより、第三の半導体層上の電極が形成される領域
に絶縁膜を容易に形成することができる（請求項２）。
【００１３】第三の作用は、基板を半絶縁性のＩｎＰで
構成し、第一の半導体層をＩｎx Ｇａ1-x Ａｓ(x=0.53
〜1)で構成し、第二の半導体層をＳｉドープのｎ型のＩ
ｎ0.52Ａｌ0.48Ａｓで構成し、第三の半導体層をＩｎ
0.52Ａｌ0.48Ａｓで構成し、第四の半導体層をＳｉドー
プのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)で構成する
ことにより、良好な特性が得られる（請求項３）。
構成し、第一の半導体層をＩｎx Ｇａ1-x Ａｓ(x=0.53
〜1)で構成し、第二の半導体層をＳｉドープのｎ型のＩ
ｎ0.52Ａｌ0.48Ａｓで構成し、第三の半導体層をＩｎ
0.52Ａｌ0.48Ａｓで構成し、第四の半導体層をＳｉドー
プのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)で構成する
ことにより、良好な特性が得られる（請求項３）。
【００１４】第四の作用は、ＳｉＯx から成る絶縁膜
を、希釈フッ酸溶液を用いて除去することにより、リセ
ス部の形成を容易に行うことができる（請求項４）。
を、希釈フッ酸溶液を用いて除去することにより、リセ
ス部の形成を容易に行うことができる（請求項４）。
【００１５】
【発明の実施の形態】以下、本発明を具体的な実施例に
基づいて説明する。図１は、本発明に係わるＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ／ＩｎＰ系ＨＥＭＴ１００（電界効果
トランジスタに相当）の第一実施例の構成を示した断面
図である。図１に示されるように、ＨＥＭＴ１００は、
Ｆｅドープの半絶縁性のＩｎＰ基板１５（基板に相当）
上に、ノンドープのＩｎ0.52Ａｌ0.48Ａｓから成るバッ
ファ層１４、ノンドープのＩｎ0.8 Ｇａ0.2 Ａｓから成
るチャネル層１３（第一の半導体層に相当）、ノンドー
プのＩｎ0.53Ｇａ0.47Ａｓから成る電子分布制御層１
８、ノンドープのＩｎ0.52Ａｌ0.48Ａｓから成るスペー
サ層１９、Ｓｉドープのｎ型のＩｎ0.52Ａｌ0.48Ａｓか
ら成る電子供給層１２（第二の半導体層に相当）、ノン
ドープのＩｎ0.52Ａｌ0.48Ａｓから成るゲートコンタク
ト層１１（第三の半導体層に相当）、Ｓｉドープのｎ型
のＩｎ0.53Ｇａ0.47Ａｓから成るキャップ層１６（第四
の半導体層に相当）、及びオーミック電極２１（ソース
及びドレイン電極に相当）が順次積層されている。ま
た、キャップ層１６及びオーミック電極２１にはリセス
部１６ａが形成されている。このリセス部１６ａを介し
てゲートコンタクト層１１上にＴ型断面形状のゲート電
極２０が形成されている。
基づいて説明する。図１は、本発明に係わるＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ／ＩｎＰ系ＨＥＭＴ１００（電界効果
トランジスタに相当）の第一実施例の構成を示した断面
図である。図１に示されるように、ＨＥＭＴ１００は、
Ｆｅドープの半絶縁性のＩｎＰ基板１５（基板に相当）
上に、ノンドープのＩｎ0.52Ａｌ0.48Ａｓから成るバッ
ファ層１４、ノンドープのＩｎ0.8 Ｇａ0.2 Ａｓから成
るチャネル層１３（第一の半導体層に相当）、ノンドー
プのＩｎ0.53Ｇａ0.47Ａｓから成る電子分布制御層１
８、ノンドープのＩｎ0.52Ａｌ0.48Ａｓから成るスペー
サ層１９、Ｓｉドープのｎ型のＩｎ0.52Ａｌ0.48Ａｓか
ら成る電子供給層１２（第二の半導体層に相当）、ノン
ドープのＩｎ0.52Ａｌ0.48Ａｓから成るゲートコンタク
ト層１１（第三の半導体層に相当）、Ｓｉドープのｎ型
のＩｎ0.53Ｇａ0.47Ａｓから成るキャップ層１６（第四
の半導体層に相当）、及びオーミック電極２１（ソース
及びドレイン電極に相当）が順次積層されている。ま
た、キャップ層１６及びオーミック電極２１にはリセス
部１６ａが形成されている。このリセス部１６ａを介し
てゲートコンタクト層１１上にＴ型断面形状のゲート電
極２０が形成されている。
【００１６】次に、このＨＥＭＴ１００の製造方法につ
いて説明する。まず、ＭＢＥ装置内で、基板１５上に順
次、バッファ層１４を膜厚１００ｎｍ、チャネル層１３
を膜厚１６ｎｍ、電子分布制御層１８を膜厚４ｎｍ、ス
ペーサ層１９を膜厚５ｎｍ、電子供給層１２を膜厚１５
ｎｍ、ゲートコンタクト層１１を膜厚１０ｎｍ結晶成長
させる。このときの素子の断面構成を図２に示す。この
素子を、酸素を可能な限り排除した窒素雰囲気中に取り
出す。これにより露出しているゲートコンタクト層１１
の酸化を防止する。
いて説明する。まず、ＭＢＥ装置内で、基板１５上に順
次、バッファ層１４を膜厚１００ｎｍ、チャネル層１３
を膜厚１６ｎｍ、電子分布制御層１８を膜厚４ｎｍ、ス
ペーサ層１９を膜厚５ｎｍ、電子供給層１２を膜厚１５
ｎｍ、ゲートコンタクト層１１を膜厚１０ｎｍ結晶成長
させる。このときの素子の断面構成を図２に示す。この
素子を、酸素を可能な限り排除した窒素雰囲気中に取り
出す。これにより露出しているゲートコンタクト層１１
の酸化を防止する。
【００１７】次に、ゲートコンタクト層１１上にレジス
ト処理を施す。そして、ゲート電極２０の形成に必要な
領域のみを現像してレジストを除去し、ゲートコンタク
ト層１１上にレジストパターン２２を形成する。このと
きの素子の断面構成を図３に示す。この状態で素子を真
空蒸着装置内に導入し、ゲートコンタクト層１１及びレ
ジストパターン２２上にＳｉＯx 膜１（絶縁膜に相当）
を形成する。このときの素子の断面構成を図４に示す。
この素子を真空蒸着装置から取り出し、アセトン処理に
よりレジストパターン２２を除去する。このようにし
て、ＳｉＯx 膜１が、従来のリセスエッチングで除去さ
れる領域に対応した形状で、ゲートコンタクト層１１上
に形成される。このときの素子の断面構成を図５に示
す。
ト処理を施す。そして、ゲート電極２０の形成に必要な
領域のみを現像してレジストを除去し、ゲートコンタク
ト層１１上にレジストパターン２２を形成する。このと
きの素子の断面構成を図３に示す。この状態で素子を真
空蒸着装置内に導入し、ゲートコンタクト層１１及びレ
ジストパターン２２上にＳｉＯx 膜１（絶縁膜に相当）
を形成する。このときの素子の断面構成を図４に示す。
この素子を真空蒸着装置から取り出し、アセトン処理に
よりレジストパターン２２を除去する。このようにし
て、ＳｉＯx 膜１が、従来のリセスエッチングで除去さ
れる領域に対応した形状で、ゲートコンタクト層１１上
に形成される。このときの素子の断面構成を図５に示
す。
【００１８】続いて、この素子を再度ＭＢＥ装置内に導
入する。ここで、キャップ層１６を膜厚２０ｎｍ成長さ
せる。このとき、ＳｉＯx 膜１上には、Ｉｎ0.53Ｇａ
0.47Ａｓはエピタキシャル成長しないため、キャップ層
１６は露出しているゲートコンタクト層１１上にのみ選
択的に成長する。このときの素子の断面構成を図６に示
す。この素子を大気中に取り出し、希釈フッ酸溶液（溶
液に相当）を用いてＳｉＯx 膜１を除去し、リセス部１
６ａを形成する。このときの素子の断面構成を図７に示
す。そして、キャップ層１６上にオーミック電極２１を
形成し、リセス部１６ａを介してゲートコンタクト層１
１上にゲート電極２０を形成して、ＨＥＭＴ１００が構
成される（図１参照）。
入する。ここで、キャップ層１６を膜厚２０ｎｍ成長さ
せる。このとき、ＳｉＯx 膜１上には、Ｉｎ0.53Ｇａ
0.47Ａｓはエピタキシャル成長しないため、キャップ層
１６は露出しているゲートコンタクト層１１上にのみ選
択的に成長する。このときの素子の断面構成を図６に示
す。この素子を大気中に取り出し、希釈フッ酸溶液（溶
液に相当）を用いてＳｉＯx 膜１を除去し、リセス部１
６ａを形成する。このときの素子の断面構成を図７に示
す。そして、キャップ層１６上にオーミック電極２１を
形成し、リセス部１６ａを介してゲートコンタクト層１
１上にゲート電極２０を形成して、ＨＥＭＴ１００が構
成される（図１参照）。
【００１９】このようにしてＨＥＭＴ１００を形成する
ことにより、希釈フッ酸溶液を用いてＳｉＯx 膜１を除
去する際に、ゲートコンタクト層１１は全くエッチング
されることがないため、ゲートコンタクト層１１の膜厚
を設計値通りとすることができ、ＨＥＭＴ１００の初期
特性を向上させることができる。また、ゲートコンタク
ト層１１が希釈フッ酸溶液に全くエッチングされないこ
とにより、ゲートコンタクト層１１のゲート電極２０と
の接合部の平坦度を十分に確保することができるため、
ゲート電極２０とゲートコンタクト層１１との密着性が
向上し、ＨＥＭＴ１００の初期特性をより向上させるこ
とができる。
ことにより、希釈フッ酸溶液を用いてＳｉＯx 膜１を除
去する際に、ゲートコンタクト層１１は全くエッチング
されることがないため、ゲートコンタクト層１１の膜厚
を設計値通りとすることができ、ＨＥＭＴ１００の初期
特性を向上させることができる。また、ゲートコンタク
ト層１１が希釈フッ酸溶液に全くエッチングされないこ
とにより、ゲートコンタクト層１１のゲート電極２０と
の接合部の平坦度を十分に確保することができるため、
ゲート電極２０とゲートコンタクト層１１との密着性が
向上し、ＨＥＭＴ１００の初期特性をより向上させるこ
とができる。
【００２０】本実施例において、ＳｉＯx 膜１、キャッ
プ層１６を順次形成した後に、希釈フッ酸溶液を用いて
ＳｉＯx 膜１を除去することにより、リセス部１６ａを
形成する構成としたが、本発明はこれに限定されるもの
ではなく、ＳｉＯx 膜１は他の絶縁膜、例えばＳｉＮx
等でもよく、ゲートコンタクト層１１に非溶解性を有
し、その絶縁膜に対して溶解性を有する溶液、例えばフ
ッ酸等を用いて、絶縁膜のみを除去できればよく、絶縁
膜及び溶液を限定するものではない。
プ層１６を順次形成した後に、希釈フッ酸溶液を用いて
ＳｉＯx 膜１を除去することにより、リセス部１６ａを
形成する構成としたが、本発明はこれに限定されるもの
ではなく、ＳｉＯx 膜１は他の絶縁膜、例えばＳｉＮx
等でもよく、ゲートコンタクト層１１に非溶解性を有
し、その絶縁膜に対して溶解性を有する溶液、例えばフ
ッ酸等を用いて、絶縁膜のみを除去できればよく、絶縁
膜及び溶液を限定するものではない。
【００２１】尚、上記実施例において、チャネル層１３
の組成をノンドープのＩｎ0.8 Ｇａ0.2 Ａｓとしたが、
チャネル層１３の組成はこれに限定されるものではな
く、Ｉｎx Ｇａ1-x Ａｓ(x=0.53 〜1)であればよい。ま
た、上記実施例において、キャップ層１６の組成をＳｉ
ドープＩｎ0.53Ｇａ0.47Ａｓとしたが、キャップ層１６
の組成はこれに限定されるものではなく、Ｉｎx Ｇａ1-
x Ａｓ(x=0.53 〜1)であればよい。
の組成をノンドープのＩｎ0.8 Ｇａ0.2 Ａｓとしたが、
チャネル層１３の組成はこれに限定されるものではな
く、Ｉｎx Ｇａ1-x Ａｓ(x=0.53 〜1)であればよい。ま
た、上記実施例において、キャップ層１６の組成をＳｉ
ドープＩｎ0.53Ｇａ0.47Ａｓとしたが、キャップ層１６
の組成はこれに限定されるものではなく、Ｉｎx Ｇａ1-
x Ａｓ(x=0.53 〜1)であればよい。
【００２２】上記実施例では、電子供給層１２の電子分
布制御層１８側に隣接してスペーサ層１９を備えた構成
としたが、スペーサ層１９は電子供給層１２中のＳｉ拡
散防止のために設けた層であり、必要に応じてスペーサ
層１９を設けない構成としてもよい。また、上記実施例
では、基板１５上にバッファ層１４を設けた構成とした
が、バッファ層１４は基板１５中の不純物の拡散防止の
ために設けた層であり、必要に応じてバッファ層１４を
設けない構成としてもよい。
布制御層１８側に隣接してスペーサ層１９を備えた構成
としたが、スペーサ層１９は電子供給層１２中のＳｉ拡
散防止のために設けた層であり、必要に応じてスペーサ
層１９を設けない構成としてもよい。また、上記実施例
では、基板１５上にバッファ層１４を設けた構成とした
が、バッファ層１４は基板１５中の不純物の拡散防止の
ために設けた層であり、必要に応じてバッファ層１４を
設けない構成としてもよい。
【００２３】上記に示されるように、本発明によれば、
リセスエッチングを用いずにリセス部を形成することが
できるため、ゲートコンタクト層の膜厚を設計値通りに
制御でき、初期特性が向上したＨＥＭＴを実現できる。
また、ゲートコンタクト層のゲート電極との接合面の平
坦度を十分に確保することができるため、ゲートコンタ
クト層とゲート電極とを良好に密着させることができ、
ＨＥＭＴの初期特性をより向上させることができる。
リセスエッチングを用いずにリセス部を形成することが
できるため、ゲートコンタクト層の膜厚を設計値通りに
制御でき、初期特性が向上したＨＥＭＴを実現できる。
また、ゲートコンタクト層のゲート電極との接合面の平
坦度を十分に確保することができるため、ゲートコンタ
クト層とゲート電極とを良好に密着させることができ、
ＨＥＭＴの初期特性をより向上させることができる。
【図１】本発明に係わる第一実施例の構成を示した断面
図。
図。
【図２】本発明に係わる第一実施例において基板上にゲ
ートコンタクト層まで形成したときの構成を示した断面
図。
ートコンタクト層まで形成したときの構成を示した断面
図。
【図３】本発明に係わる第一実施例においてゲートコン
タクト層上にレジストパターンを形成したときの構成を
示した断面図。
タクト層上にレジストパターンを形成したときの構成を
示した断面図。
【図４】本発明に係わる第一実施例においてゲートコン
タクト層及びレジストパターン上にＳｉＯx 膜を形成し
たときの構成を示した断面図。
タクト層及びレジストパターン上にＳｉＯx 膜を形成し
たときの構成を示した断面図。
【図５】本発明に係わる第一実施例においてレジストパ
ターンを除去したときの構成を示した断面図。
ターンを除去したときの構成を示した断面図。
【図６】本発明に係わる第一実施例においてレジストパ
ターンを除去した領域にキャップ層を形成したときの構
成を示した断面図。
ターンを除去した領域にキャップ層を形成したときの構
成を示した断面図。
【図７】本発明に係わる第一実施例においてＳｉＯx 膜
を除去したときの構成を示した断面図。
を除去したときの構成を示した断面図。
【図８】従来のＨＥＭＴの構成を示した断面図。
１ ＳｉＯx 膜 １１ ノンドープＩｎ0.52Ａｌ0.48Ａｓゲー
トコンタクト層 １２ Ｓｉドープｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
電子供給層 １３ ノンドープＩｎ0.8 Ｇａ0.2 Ａｓチャ
ネル層 １４ ノンドープＩｎ0.52Ａｌ0.48Ａｓバッ
ファ層 １５ Ｆｅドープ半絶縁性ＩｎＰ基板 １６ ＳｉドープＩｎ0.53Ｇａ0.47Ａｓキャ
ップ層 １６ａ リセス部 １８ ノンドープＩｎ0.53Ｇａ0.47Ａｓ電子
分布制御層 １９ ノンドープＩｎ0.52Ａｌ0.48Ａｓスペ
ーサ層 ２０ ゲート電極 １９ ノンドープＩｎ0.52Ａｌ0.48Ａｓゲー
トコンタクト層 ２１ オーミック電極 ２２ レジストパターン １００ ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ
系ＨＥＭＴ
トコンタクト層 １２ Ｓｉドープｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
電子供給層 １３ ノンドープＩｎ0.8 Ｇａ0.2 Ａｓチャ
ネル層 １４ ノンドープＩｎ0.52Ａｌ0.48Ａｓバッ
ファ層 １５ Ｆｅドープ半絶縁性ＩｎＰ基板 １６ ＳｉドープＩｎ0.53Ｇａ0.47Ａｓキャ
ップ層 １６ａ リセス部 １８ ノンドープＩｎ0.53Ｇａ0.47Ａｓ電子
分布制御層 １９ ノンドープＩｎ0.52Ａｌ0.48Ａｓスペ
ーサ層 ２０ ゲート電極 １９ ノンドープＩｎ0.52Ａｌ0.48Ａｓゲー
トコンタクト層 ２１ オーミック電極 ２２ レジストパターン １００ ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ
系ＨＥＭＴ
Claims (4)
- 【請求項１】少なくとも基板上に、不純物が添加されて
いない第一の半導体層と、該第一の半導体層とヘテロ接
合して形成され、不純物が添加された第二の半導体層と
を備えた電界効果トランジスタの製造方法であって、 前記第二の半導体層上に、不純物が添加されていない第
三の半導体層を形成する工程と、 該第三の半導体層のゲート電極の形成に必要な領域上
に、該第三の半導体層に対して非溶解性の溶液に溶解性
を有する絶縁膜を形成する工程と、 前記第三の半導体層上の前記絶縁膜の形成されていない
部分に、不純物が添加された第四の半導体層を形成する
工程と、 前記溶液を用いて前記絶縁膜を除去することにより、リ
セス部を形成して前記第三の半導体層を露出させる工程
と、 前記第四の半導体層上にソース電極及びドレイン電極を
形成する工程と、 露出した前記第三の半導体層上にゲート電極を形成する
工程とから成ることを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項２】前記絶縁膜を形成する前記工程は、 前記第三の半導体層上にレジストを形成する工程と、 前記ゲート電極の形成に必要な領域のみを現像して該レ
ジストを除去する工程と、 前記第三の半導体層及び前記レジスト上に前記絶縁膜を
形成する工程と、 前記レジストをリフトオフする工程とから成ることを特
徴とする請求項１に記載の電界効果トランジスタの製造
方法。 - 【請求項３】前記基板は半絶縁性のＩｎＰから成り、前
記第一の半導体層はＩｎx Ｇａ1-xＡｓ(x=0.53 〜1)か
ら成り、前記第二の半導体層はＳｉドープのｎ型のＩｎ
0.52Ａｌ0.48Ａｓから成り、前記第三の半導体層はＩｎ
0.52Ａｌ0.48Ａｓから成り、前記第四の半導体層はＳｉ
ドープのｎ型のＩｎx Ｇａ1-x Ａｓ(x=0.53 〜1)から成
ることを特徴とする請求項１に記載の電界効果トランジ
スタの製造方法。 - 【請求項４】前記絶縁膜はＳｉＯx から成り、前記溶液
は希釈フッ酸溶液であることを特徴とする請求項１に記
載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22576895A JPH0951093A (ja) | 1995-08-09 | 1995-08-09 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22576895A JPH0951093A (ja) | 1995-08-09 | 1995-08-09 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951093A true JPH0951093A (ja) | 1997-02-18 |
Family
ID=16834504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22576895A Pending JPH0951093A (ja) | 1995-08-09 | 1995-08-09 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0951093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429515B1 (ko) * | 2001-12-27 | 2004-05-03 | 삼성전자주식회사 | 버섯형상의 도금층을 구비한 광통신 소자 제작 방법 |
-
1995
- 1995-08-09 JP JP22576895A patent/JPH0951093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429515B1 (ko) * | 2001-12-27 | 2004-05-03 | 삼성전자주식회사 | 버섯형상의 도금층을 구비한 광통신 소자 제작 방법 |
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