JP2822404B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JP2822404B2 JP2822404B2 JP63296677A JP29667788A JP2822404B2 JP 2822404 B2 JP2822404 B2 JP 2822404B2 JP 63296677 A JP63296677 A JP 63296677A JP 29667788 A JP29667788 A JP 29667788A JP 2822404 B2 JP2822404 B2 JP 2822404B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタの製造方法に関し、特
にゲート形成方法に関し、寄生容量を低減し、良好な高
周波特性を有する電界効果トランジスタの製造方法に関
するものである。
にゲート形成方法に関し、寄生容量を低減し、良好な高
周波特性を有する電界効果トランジスタの製造方法に関
するものである。
マイクロ波増幅用のガリウム砒素電界効果（GaAsFE
T）及びアルミガリウム砒素／ガリウム砒素系のヘテロ
接合構造を有する電界効果トランジスタ（HEMT.MODFET.
HJ−FET等と称されるが、以下HJ−FETと記す）は性能向
上のゲート長短縮、ソース抵抗低減等が図られている。
特にマイクロ波増幅用では、ゲート長（Lg）短縮が有効
であり、EB直描技術等により0.25〜0.3μｍの素子が実
用化されている。またLg短縮によるゲート抵抗（Rg）増
大による特性劣化を避ける為、マッシュルームゲートあ
るいはＴ型ゲートも採用されている。このゲート構造の
例を第３図に示すが、この形成方法は、数種類あるが、
EB直描あるいはFIBを利用し、リフトオフ法により形成
することがLg制御等に有利である。この場合、ショット
キー性、あるいはダメージ等防止の為には、スペーサ層
の絶縁膜（SiO2膜）２を介したゲート電極６の形成が有
効である。
T）及びアルミガリウム砒素／ガリウム砒素系のヘテロ
接合構造を有する電界効果トランジスタ（HEMT.MODFET.
HJ−FET等と称されるが、以下HJ−FETと記す）は性能向
上のゲート長短縮、ソース抵抗低減等が図られている。
特にマイクロ波増幅用では、ゲート長（Lg）短縮が有効
であり、EB直描技術等により0.25〜0.3μｍの素子が実
用化されている。またLg短縮によるゲート抵抗（Rg）増
大による特性劣化を避ける為、マッシュルームゲートあ
るいはＴ型ゲートも採用されている。このゲート構造の
例を第３図に示すが、この形成方法は、数種類あるが、
EB直描あるいはFIBを利用し、リフトオフ法により形成
することがLg制御等に有利である。この場合、ショット
キー性、あるいはダメージ等防止の為には、スペーサ層
の絶縁膜（SiO2膜）２を介したゲート電極６の形成が有
効である。
かかる従来方法では以下に述べる問題点を有する。従
来方法ではレジストのパターニングを行なった後、SiO2
膜をエッチングし、リセス形成を行なった後ゲートメタ
ル６（例えばTi−Al）を蒸着後リフトオフし、パッシベ
ーション膜を形成する。この場合、第３図に示される様
に、マッシュルーム構造のひさし下部のパッシベーショ
ン膜により寄生容量が増大する。この為、Lg短縮,Rg低
減にもかかわらず、マイクロ波特性は向上しない。特に
利得が低下する。例えばLg＝0.3μm,Wg＝200μｍの素子
で12GHzにおいて1dB程度低下する。また寄生容量を増大
させない為には、パッシベーション膜を形成しなければ
良いが、素子の信頼度維持には問題がある。
来方法ではレジストのパターニングを行なった後、SiO2
膜をエッチングし、リセス形成を行なった後ゲートメタ
ル６（例えばTi−Al）を蒸着後リフトオフし、パッシベ
ーション膜を形成する。この場合、第３図に示される様
に、マッシュルーム構造のひさし下部のパッシベーショ
ン膜により寄生容量が増大する。この為、Lg短縮,Rg低
減にもかかわらず、マイクロ波特性は向上しない。特に
利得が低下する。例えばLg＝0.3μm,Wg＝200μｍの素子
で12GHzにおいて1dB程度低下する。また寄生容量を増大
させない為には、パッシベーション膜を形成しなければ
良いが、素子の信頼度維持には問題がある。
本発明の電界効果トランジスタの製造方法は、マッシ
ュルーム型またはＴ型のゲート電極を有する電解効果ト
ランジスタの製造方法において、半導体基板上に絶縁膜
を形成する工程と、前記絶縁膜上にレジスト層を形成し
該レジストのパターニングを行う工程と、前記レジスト
をマスク材として前記絶縁膜をエッチングした後さらに
前記半導体基板にリセス部を形成する工程と、その後前
記絶縁膜に形成される開口の幅が前記マッシュルーム型
またはＴ型のゲート電極の上部の幅以上になるように前
記絶縁膜を更にエッチングする工程と、その後ゲート金
属を蒸着し前記レジストを用いてリフトオフを行い前記
リセス部にゲート電極を形成する工程とを有することを
特徴としている。
ュルーム型またはＴ型のゲート電極を有する電解効果ト
ランジスタの製造方法において、半導体基板上に絶縁膜
を形成する工程と、前記絶縁膜上にレジスト層を形成し
該レジストのパターニングを行う工程と、前記レジスト
をマスク材として前記絶縁膜をエッチングした後さらに
前記半導体基板にリセス部を形成する工程と、その後前
記絶縁膜に形成される開口の幅が前記マッシュルーム型
またはＴ型のゲート電極の上部の幅以上になるように前
記絶縁膜を更にエッチングする工程と、その後ゲート金
属を蒸着し前記レジストを用いてリフトオフを行い前記
リセス部にゲート電極を形成する工程とを有することを
特徴としている。
次に、本発明について図面を参照して、より詳細に説
明する。
明する。
第１図は本発明の一実施例を説明する為の工程断面図
である。第１図（ａ）はアクティブ領域を形成した後の
GaAs基板１上に絶縁膜（SiO2,500〜1500Å）２を形成し
た後レジスト層３を形成する。レジストとしては主にPM
MA系を用いEBあるいはFIBにより、レジストのパターニ
ングを行なう（第２図（ｂ））。次に、SiO2膜３をエッ
チングした後リセス部５を形成する（第１図（ｃ））。
その後、更にSiO2膜２をエッチングし（第１図
（ｄ））、ゲート金属（例えばTi−Alを200〜5000Å）
を蒸着し、リフトオフを行ない、ゲート電極６を形成す
る（第１図（ｅ））。その後パッシベーション膜７（例
えばプラズマCVD法によるSiN膜500〜1000Å）を形成す
る（第１図（ｆ））。
である。第１図（ａ）はアクティブ領域を形成した後の
GaAs基板１上に絶縁膜（SiO2,500〜1500Å）２を形成し
た後レジスト層３を形成する。レジストとしては主にPM
MA系を用いEBあるいはFIBにより、レジストのパターニ
ングを行なう（第２図（ｂ））。次に、SiO2膜３をエッ
チングした後リセス部５を形成する（第１図（ｃ））。
その後、更にSiO2膜２をエッチングし（第１図
（ｄ））、ゲート金属（例えばTi−Alを200〜5000Å）
を蒸着し、リフトオフを行ない、ゲート電極６を形成す
る（第１図（ｅ））。その後パッシベーション膜７（例
えばプラズマCVD法によるSiN膜500〜1000Å）を形成す
る（第１図（ｆ））。
以上の様に本発明の方法によれば、マッシュルームゲ
ートのひさし下部がパッシベーション膜７にて埋ること
はない。この構造を実現する為には、ゲート電極６の上
部の幅以上になる様にゲート形成前のSiO2エッチングを
行なえばよく、リセス形成前のエッチングと比較し、エ
ッチング幅の精度はなくても良い。これにより、ショッ
トキー性，ダメージ防止等の為に必要なスペーサー層を
設けたまま、寄生容量の低減がなされたマッシュルーム
ゲートが実現できる。
ートのひさし下部がパッシベーション膜７にて埋ること
はない。この構造を実現する為には、ゲート電極６の上
部の幅以上になる様にゲート形成前のSiO2エッチングを
行なえばよく、リセス形成前のエッチングと比較し、エ
ッチング幅の精度はなくても良い。これにより、ショッ
トキー性，ダメージ防止等の為に必要なスペーサー層を
設けたまま、寄生容量の低減がなされたマッシュルーム
ゲートが実現できる。
第２図は本発明の他の実施例を示す断面図である。こ
の例では通常の矩形ゲートの例であり、方法は第１図で
説明した実施例と同じである。寄生容量の低減はマッシ
ュルームゲートあるいはＴ型ゲート程には大きくはない
が効果は期待できる。
の例では通常の矩形ゲートの例であり、方法は第１図で
説明した実施例と同じである。寄生容量の低減はマッシ
ュルームゲートあるいはＴ型ゲート程には大きくはない
が効果は期待できる。
以上説明したように、本発明による製造方法によれ
ば、ゲート金属の蒸着の前に、スペーサーのSiO2膜をエ
ッチングすることにより、パッシベーション膜を形成す
る構造での寄生容量の低減が可能であり、良好なマイク
ロ波特性及び信頼度を有する電界効果トランジスタが得
られる。
ば、ゲート金属の蒸着の前に、スペーサーのSiO2膜をエ
ッチングすることにより、パッシベーション膜を形成す
る構造での寄生容量の低減が可能であり、良好なマイク
ロ波特性及び信頼度を有する電界効果トランジスタが得
られる。
第１図（ａ）〜（ｆ）は本発明の一実施例を示す工程断
面図、第２図（ａ）および（ｂ）は本発明の他の実施例
を示す工程断面図、第３図は従来方法による構造を示す
断面図である。 １……半導体基板、２……絶縁膜、３……レジスト、４
……ゲート開口部、５……リセス部、６……ゲート電
極、７……パッシベーション膜。
面図、第２図（ａ）および（ｂ）は本発明の他の実施例
を示す工程断面図、第３図は従来方法による構造を示す
断面図である。 １……半導体基板、２……絶縁膜、３……レジスト、４
……ゲート開口部、５……リセス部、６……ゲート電
極、７……パッシベーション膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (1)
- 【請求項１】マッシュルーム型またはＴ型のゲート電極
を有する電解効果トランジスタの製造方法において、半
導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に
レジスト層を形成し該レジストのパターニングを行う工
程と、前記レジストをマスク材として前記絶縁膜をエッ
チングした後さらに前記半導体基板にリセス部を形成す
る工程と、その後前記絶縁膜に形成される開口の幅が前
記マッシュルーム型またはＴ型のゲート電極の上部の幅
以上になるように前記絶縁膜を更にエッチングする工程
と、その後ゲート金属を蒸着し前記レジストを用いてリ
フトオフを行い前記リセス部にゲート電極を形成する工
程とを有することを特徴とする電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296677A JP2822404B2 (ja) | 1988-11-22 | 1988-11-22 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296677A JP2822404B2 (ja) | 1988-11-22 | 1988-11-22 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02142143A JPH02142143A (ja) | 1990-05-31 |
| JP2822404B2 true JP2822404B2 (ja) | 1998-11-11 |
Family
ID=17836647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296677A Expired - Fee Related JP2822404B2 (ja) | 1988-11-22 | 1988-11-22 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822404B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2565119B2 (ja) * | 1993-11-30 | 1996-12-18 | 日本電気株式会社 | パターン形成方法 |
| JP4093395B2 (ja) | 2001-08-03 | 2008-06-04 | 富士通株式会社 | 半導体装置とその製造方法 |
| JP4933369B2 (ja) * | 2007-07-10 | 2012-05-16 | 株式会社フジキン | 植物育成装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189681A (ja) * | 1984-10-08 | 1986-05-07 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS63172474A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-11-22 JP JP63296677A patent/JP2822404B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02142143A (ja) | 1990-05-31 |
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