JPS62195178A - ＧａＡｓシヨツトキゲ−ト電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はソース抵抗を低減し、サブミクロンゲート長を
有するショットキゲート電界効果トランジスタの製造方
法に関する。

〔従来の技術〕

ショットキゲート電界効果トランジスタ（以下ＭＥＳＦ
ＥＴと略記する）は特に超高周波における優れた増幅素
子、或いは超高速動作の基本構成素子としても優れたも
のである。

このようなＭＥＳＦ、ＥＴにおいて素材としてＧａＡｓ
を使用したもの（以下ＧａＡｓ　　、ＭＥＳ　Ｆ　ＥＴ
という）はＧａＡｓ自体の優れた性質およびＭ　Ｅ、Ｓ
　ｌ”　Ｉ”：　Ｔ自体の構造の単純性から現在の主流
であるＳｉデバイスに代わるものとして注目されている
ＧａＡｓ　　ＭＥ　Ｓ　Ｆ　ＥＴは開発当初はＧ５１ｌ
ｓ材料自身がもつ多くの表面準位のため表面が空乏化し
ソース直列抵抗が大きく相互コンダクタンスが上がらな
いという問題があった。この問題は活性層以外の領域に
高濃度不純物領域を形成することにより改善され、さら
にセルファライン（自己整合型）構造を導入することに
よりプロセスの再現性は著しく向上した。またＭＥＳＦ
ＥＴの性能向上のためにはゲート長の短縮は重要である
。一般にはＭＥＳＦＥＴの特性は、以下の式により表わ
される。

ｆｔ、　＝　　ｑｍ、／　２πＣｑｓ ここでＪはゲートＬ　ＺはゲーＩ−幅、メ！はキャリア
の移動度、ａは活性層膜、εは半導体の誘電率、Ｖｇは
ゲート印加電圧、ｖｔｈは、ＭＩＥＳＦＥＴのしきい値
電圧、Ｒｓはソース抵抗、’１ｍ、ｏはＲｓが０の場合
の相互コンダクタンス、　Ｃｑｓはゲート・ソース間容
量を示す。

これらの式よりＬｇを短縮することが知。の向上につな
がりＲｓの低減がｑｍの向上につながる。またＬｇの短
縮はＣｑｓの減少にもつながるのでｆＴをより一層高め
ることができる。このようにＧａＡｓＭＥＳＦＥＴの性
能を向−卜させるためにはＩ？ｓの低減Ｌｇの短縮が重
要であり現在イオン注入法による高濃度不純物領域の形
成、サブミクロンゲート長形成の研究が盛んである。

ところで、ＭＥＳＦＥＴのゲートｉｆ１ｇを短縮するた
めには微細なレジストパターンが必要となる。

通常光学系を使ったりソグラフィでは１／１ｍ程度のレ
ジストパターンが解像できる程度である。

１μｍ以下のレジストパターンを要する場合は光学以外
の手段例えば電子線を用いた電子線リソグラフィが必要
となる。

しかしながら電子線リソグラフィを用いた場合、−回に
露光できる領域が小さいためスループットが遅い、位置
合わせ精度がよくないなどの問題が起こる。

また、ゲート長が１μｍ以下になると、期待した程は相
互コンダクタンスｇｍが大きくならないという問題、Ｍ
Ｅ　Ｓ　Ｆ　ＥＴのしきい値電圧が変動するという問題
、電流遮断特性が劣化するという問題等、いわゆる短チ
ヤネル効果が現われＧａＡｓＭＥＳＦＥＴの高性能化を
妨げている。

この短チヤネル効果は高濃度不純物領域がゲート領域に
隣接した自己整合型のＭＥＳＦＥＴにおいて特に顕著で
ある。

この従来の高濃度不純物領域がゲート領域に隣接した自
己整合型のＭＥＳＦＥＴ構造を第２図に示す。第２図に
おいて、２１は半絶縁性基板、２２は活性層、２３はイ
オン注入法による高濃度不純物領域、２４は耐熱性ゲー
ト電極（例えばＷＳｉよ）、２５はソース電極、２６は
ドレイン電極である。

〔発明が解決しようとする問題点〕

以上のように、ＧａＡｓ　　ＭＥ　Ｓ　Ｆ　ＥＴの性能
を向上させるためにはＲｓの低減１、ｇの短縮が重要で
ありイオン注入法による高濃度不純物領域の形成、サブ
ミクロンゲート長形成の研究が図られている。

しかし、ゲート長Ｌｇを短縮するために通常光学系を使
ったりソグラフィでは不十分であり、光学以外の電子線
等を用いたりソグラフィが必要となるが、電子線リソグ
ラフィを用いた場合、−回に露光できる領域が小さいた
めスループットが遅い、位置合わせ精度がよくないなど
の問題があった。

また、上述のように従来よりＲｓ低減のために、イオン
注入法による高濃度不純物領域の形成が用いられてきた
が、この構造では短チヤネル効果が著しいという欠点が
あった。

〔問題点を解決するための手段〕

本発明では上記問題点を解決するために、高濃度不純物
領域として活性層を有するＣ　ａ　Ａ　ｓ結晶上へＯＭ
ＶＰＥ　（有機金属気相エピタキシャル）による選択成
しによる高不純物濃度ｎ型ＧａＡｓを用いる。

またサブミクロンゲートは、選択成長により得られた開
［１部にＣＶ　Ｄ　　５ｉｎ２によるデポジションと反
応性イオンエツチング（ＲＴ　Ｅ）による側壁形成技術
によりサブミクロンゲート領域を自己整合的に形成する
ことを特徴とする。

〔作　用〕

上記構成によれば、サブミクロンのレジストパターンを
用いることなしに簡単な工程でサブミクロンのゲートが
形成可能である。このサブミクロンゲートは高濃度不純
物領域に対して自己整合的に形成されるためＦＥＴの特
性の均一性は優れていて、集積度の高い回路の実現が可
能である。またゲート電極材料の選択が比較的自由なた
め、ゲート電極の抵抗が問題となるようなアナログ用の
低雑音特性を有する素子に対しては低抵抗金属を用いた
り、また論理振幅の大きいことを要求する回路に用いる
素子に対してはショットキ障壁の高い材料を用いること
ができる。

またイオン注入法による高濃度不純物領域の代わりにＧ
　ａ　Ａ　ｓ−にに同じ材料のＧａＡｓのエピタキシャ
ル層を用いるためソース抵抗が著しく低減できる他に基
板を流れるリーク電流の非常に少ない高性能なＭＥＳＦ
ＥＴを作製することが可能である。

〔実施例〕

以下、実施例を示す添付図面によって詳細に説明する。

第１図Ａ〜Ｌは本発明のＭＥＳＦＥＴの製造工程を説明
する図である。まず半絶縁性基板ＧａＡｓ（１１にｎ型
不純物となりえるイオン（例えば５ｉ４）をイオン注入
法により打ち込みアニールすることにより活性層（２）
を形成する（Ａ図）。

次に基板（１）上にＣＶＤ法によりＳｉｎ膜（３）を形
成する（Ｂ図）。

次に通常のフォトリソグラフィによりＳｉｎ膜（３）に
１．０μｍのレジストパターン（４）を形成する（Ｃ図
）。

レジストをマスクにＳｉＯ□をエツチングしてＳｉＯ２
ツバターン（３′）を形成する（Ｄ図）。

次にＯＭＶＰＥにより高不純物濃度を有するＧａＡ　ｓ
　（８）を選択成しさせる。このときＧａＡｓはＳｉＯ
□−トには成長しない（Ｅ図）。

次にＳｉＯ２をエツチングにより除去して最初の５ｉＯ
７のパターン（３′）に同じ寸法をもつ開口部を形成す
る（Ｆ図）。

ＣＶＤ法により５ｉｎ２膜（９）を３０００人の厚みに
成長させる（Ｇ図）。

反応性イオンエツチング（ＲＩＥ）によりＳｉＯ２をエ
ツチングして開口部にＳｉＯ□の側壁（９′）を形成す
る。側壁（９′）の幅はＳｉｎ、、の厚みに対応し３０
００人になる。このとき活性層を有するＧａＡｓ（１）
の開口部は０．４　μｍとなる（Ｈ図）。

次にゲート金属となり得る材料例えばＭ　ｏ　Ｑ［Ｉを
１０００人の厚み、低抵抗金属９例えばＡｕＯυを４０
００人の厚みだけ蒸着等の方法により形成する（１図）
。

そしてＡｒガスを使ったイオンビームミリングにおいて
イオンビームの入射角θを大きくとったエツチングによ
りＡｕ０＋）をエツチングする。このとき斜面に付着し
たＡ　ｕ　０１１に対してはイオンビームは入射角がゼ
ロに近い方法で当たるため先にエツチングされ消失し、
開口部にあたる領域のＡｕ（１１）のみが残ることにな
る（Ｊ図）。

次にこのＡ　ｕ　（１１’）をマスクに反応性イオンエ
ツチング（ＲＴ　Ｅ）によりＭ　ｏ　０１１を除去する
（Ｋ図）。Ｍ　ｏ　／　Ａ　１１のゲート電極（１２＞
が形成される。

次に通常のフォトリソグラフィによりソース電極、ドレ
イン電極のパターンを形成しＡｕＧｅなどの合金を蒸着
しリフトオフすることによりソース電極（５）、ドレイ
ン電極（６）を形成しＦＥＴが完成する（Ｌ図）。

なお、本発明は上記実施例以外に種々変形可能であり、
例えば必要に応じてソース抵抗をさらに低減するために
第１図りにおいて活性層（２）よりも不純物濃度の多い
領域をＳｉＯ２（３’　）をマスクにイオン注入法で形
成してもよいし、“短チヤネル効果”を完全に防止する
ために活性層の下にＰ型不純物層を形成してやってもよ
い。

また側壁形成にはＣＶＤ法にょるＳｉＯ２を用いたがこ
れに代わるものとしてＰ−ＣＶｒ）法によるＳｉＮ膜を
用いてもよい。

〔発明の効果〕

本発明によればサブミクロンのゲート長を得るのに微細
なレジストパターンを必要とせず、そのため光学露光器
によりレジストパターンを形成できるためスループット
が早い、再現性、位置合わせ精度がよいなどの利点があ
る。

そして、ＳｉＯ□の側壁を用いて開口部を短縮する際、
側壁の幅はＳｉｎ、、の厚みに相当するためその均一性
も厚みの均一性に相当し、例えば均一性±５％の場合、
３０００人の厚みを形成すると＋１５０人のばらつきに
しかならず非常に精度よいサブミクロンゲートが形成で
きる。

また、高濃度不純物のＧａＡｓをゲート電極の近傍まで
形成できるのでソース抵抗が小さくなり高性能なＦＥＴ
が得られる。

また、イオン注入法による基板深くに位置する高濃度不
純物層を有しないので基板漏れ電流が少なくいわゆる“
短チヤネル効果”の少ないＦＥＴが得られ、しきい値電
圧の変動を小さくできるためサブミクロンゲートを用い
たＦＥＴで高集積化した回路が実現できる。

【図面の簡単な説明】 第１図（Ａ）〜（Ｉ７）は本発明のＭＥＳＦＥＴの製作
工程を示す工程断面図、 第２図は従来のイオン注入法による高濃度不純物領域が
ゲート領域に隣接した自己整合型のＭＥＳＦＥＴの構造
を示す要部断面図である。 （１１半絶縁性基板（ＧａＡｓ） （２）活性層 （３１Ｓ　ｉ　Ｏ、、膜 （３）Ｓｉ０２のパターン （４）レジストパターン （５）ソース電極 （６）ドレイン電極 １ｇ＞ＯＭＶＰＨにより成長させた高濃度不純物を有す
るＧａＡｓ ＋９１３　ｉ　Ｏ□膜 （９’）ＳｉＯ，、股による側壁 （ｔｉｌｌ　Ｇ　ａ　Ａ　ｓとショットキ接合を有する
材料（例えばＭＯ） ａｌｌ、（１１’）低抵抗金属（例えばＡｕ＞ａ乃ゲー
ト電極（Ｍｏ／Ａｕ） （２１）半絶縁性基板（ＧａＡｓ） （２２）活性層 （２３）イオン注入法による高濃度不純物領域（２４）
耐熱性ゲート電極（例えばＷ　Ｓ　ｉ□）（２５）ソー
ス電極 （２６）ドレイン電極 特許出願人　　住友電気工業株式会社 代理人　弁理士　玉　蟲　久　五　部 実施例の工程図 実施例の工程図 第１図 第１図

Claims (1)

1. 【特許請求の範囲】 ＧａＡｓショットキゲート電界効果トランジスタのゲー
   ト領域に相当する部分にＳｉＯ＿２のパターンを形成し
   、 該ＳｉＯ＿２のパターンをマスクにＯＭＶＰＥ法（有機
   金属気相エピタキシヤル法）により高濃度不純物を有す
   るＧａＡｓを選択成長せしめ、 該ＳｉＯ＿２のパターンを除去して該ＳｉＯ＿２のパタ
   ーンに相当する開口部を形成し、さらにＳｉＯ＿２膜を
   堆積し、異方性エッチングすることにより前記開口部に
   該ＳｉＯ＿２膜の側壁を形成して前記開口部の寸法を短
   縮し、 その後ゲート電極金属を全面に形成した後イオンミリン
   グ方法により開口部のみにゲート電極金属を残すことに
   より前記高濃度不純物領域に対してゲート電極を自己整
   合的に形成する工程を含むことを特徴とするＧａＡｓシ
   ョットキゲート電界効果トランジスタの製造方法。