JPH06132239A

JPH06132239A - 半導体装置の製造方法

Info

Publication number: JPH06132239A
Application number: JP3734993A
Authority: JP
Inventors: Junichi Nishizawa; 潤一西澤; Sohe Suzuki; 壮兵衛鈴木
Original assignee: Research Development Corp of Japan
Current assignee: Japan Science and Technology Agency
Priority date: 1993-02-03
Filing date: 1993-02-03
Publication date: 1994-05-13
Anticipated expiration: 2012-10-08
Also published as: JP2660182B2

Abstract

(57)【要約】【目的】エピタキシャル成長層界面の欠陥が少なく、
微細構造で、しかも高品質な半導体装置を製造する。【構成】分子層単位の精度を要求されるほどのエピタ
キシャル成長薄膜の結晶性は、基板の結晶性や基板の表
面状態さらには基板とエピタキシャル成長膜との界面の
欠陥の影響を非常に受けるため、所望のエピタキシャル
成長する前に、基板と同じ電導型でほぼ同程度の抵抗率
（不純物密度）のバッファーエピタキシャル層を形成し
てから所望のエピタキシャル成長を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は特に単分子層単位の寸法
を有した微細構造の高速半導体装置を製造するのに好適
な半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置を微細化するメリットはいろ
いろあるが、微細構造の半導体装置を製造するには非常
に困難が伴う。縦型静電誘導トランジスタや三次元デバ
イスのように縦方向の寸法精度は横方向の寸法に対し比
較的制御が簡単で、熱拡散深さの制御を用いれば、高価
な電子線リソグラフィーもしくはＸ線リソグラフィーを
用いる必要が無くなる。

【０００３】しかしながら、熱拡散による制御はイオン
注入し、その後アニールするという工程を用いてもせい
ぜい０．３μｍ程度であり、それ以下の制御は非常に困
難である。後述するようなｎ⁺−ｎ^-−ｐ−ｉ−ｎ⁺のよ
うな複雑でしかも微細な不純物プロファイルを熱拡散で
制御するにはほとんど不可能である。なぜなら、イオン
注入は現在、熱拡散に比べて低温で不純物を導入できる
という利点があるが、低温で打ち込んだだけでは電気的
に活性にならないからである。バイポーラトランジスタ
のエミッタ領域や静電誘導トランジスタのソース領域等
にはできるだけ多くの不純物を導入し、できるだけエミ
ッタ領域やソース領域の抵抗を下げることが、超高速デ
バイスの必要とする条件であるが、単に不純物イオンを
打ち込んだだけでは電気的に活性にならず、必ず高温で
のアニールが必要で、例えばＳｉに⁷⁵Ａｓ⁺イオンを打
ち込んだ場合１０００℃、１０分程度のアニールが必要
となる。１０００℃、１０分間のアニールは⁷⁵Ａｓ⁺イ
オンのある程度の活性化を図ることができるが、高速に
加速したイオンを打ち込んだことによるダメージの除去
にはまだ不十分である。化合物半導体であるＧａＡｓに
室温でＳｅ⁺イオンを打ち込んだ場合は活性化しにく
く、同様に１０００℃程度によるアニールが必要である
が、ＧａＡｓの場合、Ａｓが蒸発しやすいのでＡｓ圧を
印加しながらアニールする等の複雑な工程がさらに必要
になり、通常１０００℃程度の高温でアニールすると表
面が荒れ、微細加工を要求されるデバイスには使用が困
難になり、また、拡散層が不均一になり、耐圧が悪くな
り、Ｐ−Ｎ接合の特性が極めて悪くなるなどの欠点があ
る。

【０００４】一方、超高真空中で蒸着することにより、
結晶成長を行なう分子線エピタキシー法（以下、ＭＢＥ
法と呼ぶ）が、超格子デバイス等縦型構造の半導体装置
に適用されつつあるが、物理吸着を第一段階としている
ために結晶性が悪く、結晶性を良くするためには、高温
で成長する必要があるという第１の欠点、および、蒸発
量の制御で膜厚制御しているため、原子層の精度で膜厚
を制御するのが困難であるという第２の欠点がある。ま
た、化合物半導体の場合には、化学量論的組成の制御
が、各成分元素を同時に蒸着しているため困難であると
いう第３の欠点がある。

【０００５】これに対し、Ｔ．Ｓｕｎｔｏｌａが、Ｕ．
Ｓ．Ｐ．Ｎｏ．４０５８４３０（１９７７）で説明して
いる原子層エピタキシー法（以下、ＡＬＥ法と呼ぶ）
は、ＭＢＥ法を改良して半導体元素のそれぞれをパルス
状に交互に供給し、基板に交互に付着させ、原子層に近
い精度で膜厚を制御でき、また、化学量論的組成の制御
が比較的容易である利点はあるが、ＭＢＥ法の延長であ
り、ＭＢＥと同様に、結晶性が良くない。また、現在超
ＬＳＩ等の半導体装置の主力であるＳｉのような元素半
導体は原理的に成長不可能である。特開昭５５−１３０
８９６号公報および日経エレクトロニクス（１９８１年
１１月９日号）第８６頁〜９１頁にはこのＡＬＥ法を改
良して、分子層を吸着し、表面での化学反応を利用した
ＡＬＥ法が示されてはいるが、ＺｎＳの多結晶、Ｔａ₂
Ｏ₅のアモルファスの薄膜の成長であり、単結晶成長技
術とはなっていないため、高精度の高再現性が要求され
る半導体デバイスの製造方法としての適用が困難である
欠点があった。

【０００６】半導体産業の今日の発展はまさに単結晶技
術を基礎としているためであると言って良い。化学反応
を利用したＡＬＥ法においては、キャリアガス等の不活
性ガスを用いてガス相拡散バリアを用いないと、交換表
面反応の反応工程の分離が出来ず、ＡＬＥ法の長所を消
してしまう欠点がある。

【０００７】またこのＡＬＥ法においてはＧａＣｌ₃や
ＴＭＧといった蒸気圧の低い原料ガスを成長槽内に矩形
パルス状の圧力特性で導入して、交換表面反応を実現で
きないため、III−Ｖ族化合物半導体が成長できない欠
点がある。かろうじて成長できるII−VI族化合物半導体
も交換表面反応が不十分で、１サイクル当り１／３分子
層といった小さな値しか実現できず、自己停止機構によ
る成長とはならない欠点がある。

【０００８】このように、イオン注入を含めた熱拡散法
やＭＢＥおよびＡＬＥ法では確実に１分子層単位の成長
精度を要求される複雑な不純物プロファイルを有した単
結晶による微細構造の高品質な半導体装置が得られない
欠点があった。

【０００９】さらに、基板もしくは成長しようとする下
層領域の表面状態が悪い場合あるいは基板表面に０．５
〜３ｎｍの薄い自然酸化膜が形成されている場合、初期
のガス導入サイクルにおいて結晶が成長しない不都合が
生じ、後述するＭＬＥ法のガス導入サイクル数の計測に
誤差が生じ、本来のＭＬＥ法の膜厚制御性が発揮されな
い欠点があった。

【００１０】さらに分子層単位の超薄膜を成長している
ので、基板に欠陥が含まれていたり、基板と成長層界面
に欠陥が生じると、これらの欠陥がＭＬＥ成長層にまで
引き継がれ、成長層の移動度が低下したりリーク電流の
原因になる欠点があった。

【００１１】

【発明が解決しようとする課題】本発明は上記従来技術
の欠点を除き、完全性の優れた単結晶を分子層単位の寸
法精度で成長させることにより、微細構造で、しかも高
品質な半導体装置が製造できる方法を提供することを目
的とする。

【００１２】本発明の別の目的は基板とエピタキシャル
成長層界面の欠陥の少ない高品質な半導体装置の製造方
法を提供することである。

【００１３】本発明のさらに別の目的は、ＭＬＥ法のガ
ス導入サイクルの初期のサイクルにおいて成長しない不
都合が生じても、本質的に半導体装置の構造に影響を与
えないバッファー層を成長してから、重要な寸法の多層
構造を成長することにより、正確に分子層数で設計でき
る超高速半導体装置の製造方法を提供することである。

【００１４】本発明のさらに別の目的は、基板や基板成
長層界面の欠陥が半導体装置の動作に影響を与えない半
導体装置の製造方法を提供することである。

【００１５】

【課題を解決するための手段】このため本発明は、分子
層単位の精度を要求されるほどのエピタキシャル成長薄
膜の結晶性は、基板の結晶性や基板の表面状態さらには
基板とエピタキシャル成長膜との界面の欠陥の影響を非
常に受けるため、所望のエピタキシャル成長する前に、
基板と同じ電導型でほぼ同程度の抵抗率（不純物密度）
のバッファーエピタキシャル層を形成してから所望のエ
ピタキシャル成長を行ない、基板や基板・成長層界面の
欠陥の影響をバッファーエピタキシャル層内にとどめ主
動作領域の移動度等の結晶性を向上させた点を第１の特
徴としている。

【００１６】また、ｎ⁺−ｎ^-−ｐ−ｉ−ｎ⁺構造等の複
雑なエピタキシャル成長を同一の成長槽内で連続的に行
ない、それぞれの界面での自然酸化膜や欠陥の発生を防
ぐと共に、その結晶性を向上させ、半導体装置の性能を
高めた点を第２の特徴としている。

【００１７】さらに半導体装置の本質的な寸法に無関係
なバッファー層を成長させてから、本来所望の連続エピ
タキシャル成長をすることにより、基板の表面状態によ
る膜厚制御性の低下を防ぎ、連続多層成長の初期のガス
導入サイクルにおける成長が生じない場合においても単
分子層単位の寸法を有した分子層数で設計される半導体
装置の実現を可能にしたことを第３の特徴としている。

【００１８】

【実施例】第１図は本発明の工程の一部に使用するＭＬ
Ｅ法およびＰＭＬＥ法を説明するための図で、結晶成長
装置の一例を示したもので、１はステンレス等の金属製
の成長槽、２はゲートバルブ、３は成長槽１内を超高真
空に排気するための排気装置、４はＳｉＨ₂Ｃｌ₂（ジク
ロルシラン）を供給するガス源、５はそのＳｉＨ₂Ｃｌ₂
と化学反応するＨ₂を供給するガス源、６はｎ型ドーパ
ントガスＡｓＨ₃（アルシン）を供給するガス源、７，
８，９はそれらのガスを成長槽１内に導入あるいは遮断
するバルブ、１０，１１，１２はそれらのガスを基板１
３上に供給するノズル、１４は基板１３を保持するサセ
プタ、１５は成長槽１内の真空度を測る圧力計である。
１６は赤外線ランプ、１８は石英ガラスである。１９は
光学系、２０は水銀ランプ、重水素ランプ、Ｘｅラン
プ、エキシマレーザ、Ａｒレーザ等の光源である。

【００１９】この構成で、Ｓｉ単結晶の成長は以下のよ
うに行なう。即ち、基板１３をサセプタ１４上に設置
し、成長槽１内を真空度１０^-7Ｐａ（パスカル）以下に
排気する。しかる後に、赤外線ランプ１６により基板１
３を８００℃に加熱する。バルブ７と９を開け、Ｓｉを
含んだガス状分子ＳｉＨ₂Ｃｌ₂４とＳｉに対するｎ形ド
ーパントであるＡｓを含んだガス状分子ＡｓＨ₃６を同
時にノズル１０と１２より導入する。このとき成長槽１
内の圧力が１０^-1〜１０^-4Ｐａになる範囲で、ガスを
０．５〜５０秒間導入する。その後、バルブ７と９を閉
じ、成長槽１内を真空排気する。次に、バルブ８を開
け、Ｈ₂ガス５をノズル１１より１０^-2〜１０^-4Ｐａの
圧力で１〜２５秒間導入する。しかる後、バルブ８を閉
じ成長槽１内を真空排気する。このガス導入、排気の１
サイクルにより、基板１３の表面上の交換表面反応が実
現され基板１３上にはＳｉの単結晶が一分子層形成され
る。すなわち基板１３がＳｉ（１００）面の場合、１サ
イクル当り０．１３６ｎｍ（１．３６Å）成長し、Ｓｉ
（１１１）面の場合、０．１５７ｎｍ（１．５７Å）成
長する。この成長は自己停止機構を有した成長であり、
ガス導入圧力を増して行き１分子層の飽和が開始する値
以上の圧力を導入しても膜厚は１分子層で一定である。
すなわち飽和圧力範囲内であれば導入圧力の変動や、導
入量の変動に依存しない成長となる。このサイクルを繰
り返すことにより所望の分子層数のｎ形Ｓｉ単結晶層が
単分子層の単位で形成できる。ＧａＡｓの場合はＴＥＧ
あるいはＴＭＧとＡｓＨ₃との交互ガス導入による交換
表面反応もしくはＧａＣｌ₃とＡｓＨ₃との交互ガス導入
による交換表面反応等によって実現できる。このような
単結晶成長法を以後ＭＬＥ法と呼ぶ。

【００２０】一方、上記の結晶成長サイクルを実行する
に際して光源２０より光学系１９を介して基板１３上に
紫外光を照射する。すると、紫外光を照射しない場合に
比べて結晶の成長が促進され、基板温度を下げ、結晶性
を向上させることができるようになる。この光を照射し
ながら単結晶成長法を以下、ＰＭＬＥ法と呼ぶ。

【００２１】このような単結晶成長法を用いてＳｉの縦
形ＵＭＯＳ−ＳＩＴを製造する本発明の一実施例の方法
を第２図を参照して説明する。まず、ドレイン領域とな
る０．０１Ωｃｍ程度の抵抗率のＮ形シリコン領域１０
１を形成する（第１の工程）。この第１の工程によって
形成されるＮ形シリコン領域は、Ｐ形シリコン基板上に
形成された埋め込み領域でも良いし、第２図（ａ）のよ
うに低比抵抗のＮ形シリコン基板１０１そのものでもよ
い。次に第２の工程としてシリコン基板を成長槽（チャ
ンバー）内に配置し、Ｎ形シリコン領域１０１上にＳｉ
Ｈ₂Ｃｌ₂とＨ₂、およびドーパントガスとしてＡｓＨ₃を
用いたＭＬＥ法もしくはＰＭＬＥ法により８００℃でバ
ッファー層となるＮ形シリコン領域１０１と同じ抵抗率
の０．０１ΩｃｍのＮ形シリコン領域１０２を０．３μ
ｍ成長する。Ｓｉ（１００）基板上では０．３μｍは約
２２００サイクルに相当する。このうちの初期の２００
サイクルが成長しなくて、実際にはバッファー層が０．
２７μｍになってしまっても、ここはドレイン領域１０
１と同じ導電型で同じ不純物密度（抵抗率）であるの
で、ＵＭＯＳ−ＳＩＴの動作には全く影響を与えない。
通常、第２の工程の直前までは大気中に基板がさらされ
ることがあり、基板表面に自然酸化膜が形成されやす
い。この自然酸化膜や、基板表面の欠陥のため、ＭＬＥ
成長の初期のサイクルにおいて成長が起きない、いわゆ
る空サイクルが生じても、バッファー層が存在するので
ＵＭＯＳ−ＳＩＴの基本構造には全く影響を与えない。
続いて、第３の工程として同図（ｂ）に示すようにＭＬ
Ｅ法もしくはＰＭＬＥ法により、２００〜１０００Ωｃ
ｍのＮ形シリコン領域１０３を０．２μｍ、ドーパント
ガスを用いないで７５０℃で成長させる。同じ成長槽内
で大気にさらされずにバッファー層に連続して成長する
ので、自然酸化膜も生せず、成長しないサイクルも無く
なり、第３の工程の膜厚は設計通りの分子層数となる。
さらに続いて第４の工程としてＰ形ドーパントガスＢ₂
Ｈ₆を用いてＭＬＥ法もしくはＰＭＬＥ法により０．０
５ΩｃｍＰ形シリコン領域１０４を７５０℃、で０．０
８μｍ形成する。続いて２種類のＮ形ドーバントガスＡ
ｓＨ₃とＰＨ₃の周期的導入によるＭＬＥ法もしくはＰＭ
ＬＥ法により０．００２Ωｃｍのソース領域となるＮ形
シリコン領域１０５を７２０℃で０．３μｍ成長させ
る。

【００２２】以上のように第２の工程以降を同一チャン
バー（成長槽）内で、８００℃以下の低温で、ｎ⁺バッ
ファー層１０２、ｎ^-領域１０３、ｐ領域１０４、ｎ⁺領
域１０５が連続的に成長されその後チャンバーより取り
出される。続いて、当業者周知のフォトレジスト塗布に
よるリソグラフィ技術により、フォトレジストマスクを
してＳｉをエッチングして同図（ｃ）に示すように開孔
部Ａを形成する。開孔部Ａの深さは図示したよりも深く
ｎ⁺バッファー層１０２までもしくは基板１０１まで達
して良い。ＳｉエッチングはＣＣｌ₂Ｆ₂もしくはＰＣｌ
₃によるプラズマエッチングでも良いが望ましくは光エ
ッチが良い。続いて、同図（ｄ）に示すように８００℃
でゲート酸化膜１０６を１０ｎｍの厚みに形成し、さら
にＣＶＤ法により６００℃でＡｓをドープした多結晶シ
リコン１０７を３５０ｎｍ形成する。続いて、同図
（ｅ）に示すように通常のリソグラフィ技術およびドラ
イエッチング技術により、ゲート電極となる部分のみの
多結晶シリコン１０７を残し、他は除去する。続いて、
同図（ｆ）に示すように３５０℃でＳｉＯ₂膜１０８を
３５０ｎｍＣＶＤし、同図（ｇ）に示すように、ソース
コンタクトホールＢを開孔後、Ａｌを真空蒸着し、同図
（ｈ）に示すようにソース電極部１１０およびドレイン
電極部１１１を形成することにより、ＵＭＯＳ−ＳＩＴ
が完成する。

【００２３】なお、ｎ^-領域１０３のＭＬＥ法もしくは
ＰＭＬＥ法による成長を省略しても良い。この場合、第
２の工程で形成したｎ⁺バッファー層１０２の上に直接
ｐ領域１０４が第３の工程で形成されることとなる。ｎ
⁺ｐ⁺接合のように導電型の変化する場合はｎ⁺ｎ⁺接合や
ｎ⁺ｎ^-接合の場合に比して界面の欠陥の影響が大きいの
で、ｎ⁺バッファー層１０２がより重要となる。また、
第３図に示すようにｐ領域１０４とｎ⁺領域１０５の間
に、ｎ^-領域１０４′をＭＬＥ法もしくはＰＭＬＥ法で
形成すれば、ソース接合容量が減少してさらに良い。

【００２４】また、第４図に示すように開孔部ＡはＶ形
でも良いことは勿論である。

【００２５】また、第２図ではゲート電極１０７として
Ａｓをドープした多結晶シリコンで説明したが、Ｗ（タ
ングステン）やＭｏ（モリブデン）のような高融点金属
の方がゲートの抵抗が小さくなり望ましい。

【００２６】ところで、ＭＬＥ法はＭＢＥ法やＡＬＥ法
と異なり、選択エピ成長が可能である特徴を有する。

【００２７】第５図はこの選択ＭＬＥ法によるＵＭＯＳ
−ＳＩＴを製造する場合の工程を示したものである。ま
ずｎ⁺基板１０１上にＳｉＯ₂膜１４１とＳｉＮ膜１４２
をＣＶＤ法で形成した後、通常のフォトリソグラフィ技
術およびエッチング技術により、第５図（ａ）に示すよ
うに、選択成長用のマスク材を形成する（第１の工
程）。その後、同図（ｂ）に示すように、ｎ⁺基板１０
１のままでも良いが、場合によってはｎ⁺基板１０１の
露出部に第２の工程としてｎ⁺埋め込み領域を形成す
る。次いで、ｎ⁺基板１０１を成長槽内に配置し第１図
と同様にＭＬＥ法により、ｎ⁺基板１０１もしくはｎ⁺埋
め込み領域と同程度の不純物密度のｎ形バッファー層１
０２をｎ⁺基板１０１の露出部に形成する（第３の工
程）。さらに続けて１０３〜１０５の領域を連続的に形
成する。マスク材１４２の上には多結晶Ｓｉ等の析出は
全く生じない。同図（ｃ）は、マスク材のＳｉＮ膜１４
２、ＳｉＯ₂膜１４１およびＳｉ膜１１５，１１４，１
１３をエッチングしてＵ溝を形成した断面を示してい
る。マスク材１４２，１４１の上に析出がないので、こ
のエッチングは極めて容易である。その後は、前述した
第２図と同様な工程で、同図（ｄ）に示す、ＵＭＯＳ−
ＳＩＴが完成する。第５図（ａ）のフォトリソグラフィ
工程や、ｎ⁺埋め込み領域を形成する工程は基板を大気
中にさらすことが多い。したがって、自然酸化膜等が基
板表面に形成され、その結果第２図の場合と同様にバッ
ファー層１０２の厚みが設計値よりも薄くなる不都合が
生じても、ＵＭＯＳ−ＳＩＴの動作には全く影響を与え
ない。１０３〜１０５の各領域は大気にさらされずに連
続して成長するので、成長しないガス導入サイクルは無
く、設計値通りの分子層数が得られる。選択エピのマス
ク材としては前記のＳｉＮ膜とＳｉＯ₂膜の複合膜で無
くても良く、ＳｉＯ₂膜のみもしくはＳｉＮ膜のみでも
良く、Ａｌ₂Ｏ₃等の他の材料でも良いのは勿論である。

【００２８】第６図（ａ）〜（ｃ）は本発明による集積
回路製造法の一例を示すものである。同図（ａ）は第１
の工程により選択成長用マスク材のＳｉＮ膜１４２とＳ
ｉＯ₂膜１４１が形成され、さらに、Ｐ基板１５１の表
面にｎ⁺埋め込み領域１５２が第２の工程により形成さ
れた断面を示す。このｎ⁺埋め込み領域１５２の形成は
ＰＯＣｌ₃を用いた９５０〜１０５０℃での熱拡散や、
³¹ｐ⁺もしくは⁷⁵Ａｓ⁺のイオン注入およびその後の活性
化アニール等の周知の技術により形成すれば良い。その
後Ｐ基板１５１を成長槽内に配置し、ＭＬＥ成長を行
う。同図（ｂ）は１４２，１４１をマスク材としてＭＬ
Ｅ法により、ｎ⁺埋め込み領域と同程度の不純物密度の
ｎ⁺バッファー層１０２が第３の工程により形成され、
さらに続いて、ｎ^-領域１０３、ｐ領域１０４、ｎ⁺領域
１０５が連続的に形成された断面である。その後Ｐ基板
１５１を成長槽から取り出し、第５図と同様にエッチン
グや電極形成を行うと同図（ｃ）に示した完成図とな
る。

【００２９】第７図（ａ）〜（ｃ）は本発明によるバイ
ポーラトランジスタの製造法の一例を示す。第２図
（ａ）および（ｂ）と同様な工程でｎ⁺基板１０１の上
にｎ⁺基板１０１と同程度の不純物密度のｎ⁺バッファー
層１０２、ｎ^-領域１０３、Ｐベース領域１０４、ｎ⁺エ
ミッタ領域１０５をＭＬＥ法で形成する。次いで、第７
図（ａ）に示すように、表面の一部をＰベース領域１０
４まで達する切り込み部１６０を形成し、その後ＳｉＯ
₂膜１６１をＣＶＤ法により形成し、ベースコンタクト
ホールを開ける。その後、Ｂ（ボロン）をドープした多
結晶シリコン１６２をＣＶＤ法により形成し、フォトリ
ソグラフィ技術およびエッチング技術によりベース電極
部を形成した断面が同図（ｂ）である。さらに、エミッ
タコンタクトホールを開け、Ａｌを蒸着し、フォトリソ
グラフィでＡｌをエッチングし、エミッタ電極１６３を
形成すれば、同図（ｃ）に示すようなバイポーラトラン
ジスタが得られる。

【００３０】尚、以上の例ではｎチャンネルＭＯＳ−Ｓ
ＩＴおよびｎｐｎバイポーラトランジスタについて説明
したが導電型を逆にしてＰチャンネルでも良く、ｐｎｐ
バイポーラトランジスタでも良いことは勿論である。ま
た、Ｓｉデバイスに限らず、Ｇｅでも良く、さらにＧａ
Ａｓ、ＩｎＰもしくはＩｎＧａＡｓ等の化合物半導体で
も良いことも勿論であり、ＩｎＰの場合第２図の酸化膜
１０６を光励起ＳｉＯ₂ＣＶＤで形成すれば良好な絶縁
ゲートＳＩＴが製造でき、また特にＧａＡｓの場合、第
２図の酸化膜１０６に相当する部分をＧａＡｓよりも禁
制帯幅の大きなＡｌＧａＡｓ層もしくはＺｎＳｅ層で形
成すれば絶縁ゲート型ＳＩＴが製造できる。第２図の酸
化膜１０６に相当する部分をｎ^-ＧａＡｓ層およびその
上のＰ⁺ＧａＡｓ層の２層構造とすればｐｎ接合型Ｇａ
ＡｓＳＩＴが製造できる。また、異なる種類の半導体の
連続エピ成長を行い、たとえば第７図で１０１〜１０４
をＧａＡｓ、１０５をＧａＡｌＡｓで形成すれば、周知
のヘテロ接合バイポーラトランジスタをさらに微細化し
た構造が実現できる。さらに３種類の半導体を連続エピ
成長しダブル・ヘテロ接合を形成して良いことも、もち
ろんである。またヘテロ接合による超格子を形成しても
良い。第６図で１０２〜１０５をＧａＡｓとする時は、
基板１５１として半絶縁性基板を用いることはもちろん
である。

【００３１】更に、上述のＳｉ，Ｇｅ，ＧａＡｓ以外の
他の既知の元素および化合物半導体物質を有利に使用で
きる。また、ＡｓおよびＢ（ボロン）はＳｉに対して良
く知られたドーパントであるけれども、他の既知のＮ型
およびＰ型ドーパントをそれらに対して代替することが
できるのは勿論である。また、説明中の数値は一例であ
り、変更しても何らかまわない。

【００３２】

【発明の効果】以上のように本発明によれば、埋め込み
領域形成等の初期の工程終了後最初に基板もしくは埋め
込み領域と同じ導電型の同じ不純物密度のエピタキシャ
ル成長によるバッファー層形成をＭＬＥ法で行なって、
その後は大気にさらさず次々と所望の構造の単結晶成長
層を連続的にＭＬＥ法で形成させるようにしたので、特
に薄いエピタキシャル層成長時の基板の欠陥の影響およ
び基板と成長層との界面の欠陥の影響をバッファー層内
にとどめることにより、主動作領域に対しては除去する
ことができ、また光照射により、低温で連続エピタキシ
ャル成長が可能なため、単分子層単位の寸法を有する微
細かつ複雑な不純物プロファイルが実現でき、高品質の
半導体装置が製造できるようになる。さらに本発明によ
れば、基板もしくは埋め込み領域と同じ導電型で同じ不
純物密度のバッファー層形成を最初に行うので、基板も
しくは埋め込み領域とバッファー層界面の欠陥は発生し
にくくなる利点を有する。また本発明によれば半導体装
置の構造に本質的に影響の無いバッファー層を形成して
から、重要な寸法精度を有する多層構造を成長させてい
るので、たとえ、バッファー層成長時の初期のガス導入
サイクルにおいて成長しないサイクルが存在しても半導
体装置の本質的な寸法や動作には全く影響を与えない利
点を有する。したがって分子層数で構造が設計される超
高速半導体装置が容易にしかも正確に製造できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法に使用する結晶
成長装置の構成図。

【図２】本発明の第１実施例を示すＵＭＯＳ−ＳＩＴの
製造過程説明図。

【図３】本発明の第２実施例を示すＵＭＯＳ−ＳＩＴの
構造説明図。

【図４】本発明の第３実施例を示すＵＭＯＳ−ＳＩＴの
構造説明図。

【図５】本発明の第４実施例を示すＵＭＯＳ−ＳＩＴ製
造過程説明図。

【図６】本発明の第５実施例を示す集積回路の製造過程
説明図。

【図７】本発明の第６実施例を示すバイポーラトランジ
スタの製造過程説明図。

【符号の説明】

１成長槽２ゲートバルブ３排気装置４，５，６ガス源７，８，９バルブ１０，１１，１２ノズル１３基板１４サセプタ１５圧力計１６赤外線ランプ１８石英ガラス１９光学系２０光源１０１Ｎ形シリコン基板１０２Ｎ形シリコンバッファ層１５２ｎ⁺埋め込み領域

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面の少なく共一部に、第
１導電型高不純物密度の第１の半導体領域を形成する第
１の工程と、前記半導体基板を成長槽内に配置し、前記半導体基板の
表面に関して少なく共２種類の活性な原料ガスを１０^-1
〜１０^-4Ｐａなる圧力範囲で前記半導体基板の表面に導
入して交換表面反応を実現し、該交換表面反応と同時に
第１導電型となるドーパントガスを前記半導体基板の表
面に導入し、前記第１の半導体領域の上部に連続して第
１導電型高不純物密度の第２の半導体領域を分子層単位
で形成し、バッファー層領域とする第２の工程と、前記第２の工程に連続して、前記交換表面反応により、
第３の半導体領域を前記第２の半導体領域に連続して分
子層単位で形成する第３の工程、とを少なく共含むことを特徴とする半導体装置の製造方
法。