JP2019220536A - 半導体基板及びその製造方法、結晶積層構造体及びその製造方法、並びに半導体デバイス - Google Patents
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Abstract
【課題】エピタキシャル膜のその下地部材との界面近傍の領域におけるＳｉを含む高伝導度層の形成が効果的に抑制された半導体デバイス、その半導体デバイスの製造に用いることができる半導体基板及び結晶積層構造体、並びにその半導体基板及び結晶積層構造体の製造方法を提供する。【解決手段】一実施の形態として、Ｓｉを含まない第１の材料を母材とする基板１０に、Ｓｉと反応するエッチングガスを用いる反応性イオンエッチングを施し、前記エッチングガスに含まれる元素を含むアモルファスキャップ層１１を基板１０の表面に形成する工程、を含み、前記反応性イオンエッチングが、上部電極６３と下部電極６２との間の全ての装置部品がＳｉを含まない材料からなる反応性イオンエッチング装置６０を用いて実施される、半導体基板１０の製造方法を提供する。【選択図】図１
Description
本発明は、半導体基板及びその製造方法、結晶積層構造体及びその製造方法、並びに半導体デバイスに関する。
従来、Ｇａ２Ｏ３基板を大気へ暴露した際に、その表面にＳｉ化合物が付着し、この付着したＳｉ化合物がＧａ２Ｏ３基板上へのエピタキシャル膜成長の初期段階で取り込まれ、Ｇａ２Ｏ３系半導体素子の寄生伝導の原因となることが知られている（例えば、非特許文献１、２参照）。
Ｓｉ化合物が表面に付着したＧａ２Ｏ３基板上に分子線エピタキシー法などによりエピタキシャル膜を成膜すると、成膜初期の段階においてＳｉが膜中に取り込まれ、不純物ドナーとして機能し、エピタキシャル膜のＧａ２Ｏ３基板との界面近傍の領域におよそ１０１９ｃｍ−３の高濃度のキャリアが生じた層が形成される。このようなエピタキシャル膜を用いて半導体デバイスを作製した場合、エピタキシャル膜のＧａ２Ｏ３基板との界面近傍の領域に生じたキャリアからなる伝導度の高い層（以下、高伝導度層と呼ぶ）を内包する構造となる。
例えば、横型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を作製した場合、上述の高伝導度層がソース電極及びドレイン電極に電気的に接続されている（ソース電極及びドレイン電極と絶縁されていない）と、電極への電圧印加により、高伝導度層に電流が流れる。この電流は、正規に設計したチャネルを流れる電流と異なる、意図しない寄生電流伝導であり、これを低減若しくは除去しなければ、正常なデバイス動作を望めない。
一般に、半導体プロセスにおいてＳｉをエッチングする方法として、化学薬品へ浸漬するウェットエッチングと、真空チャンバー内でプラズマ処理するドライエッチングが用いられる。しかしながら、Ｇａ２Ｏ３基板表面に付着するＳｉ化合物は大気中から供給されるために、これらのエッチングプロセスの実施後、大気中へＧａ２Ｏ３基板を取り出した際に、直ちにＳｉ化合物の再付着が起こる。さらに、一般に、ドライエッチングプロセスにおいて、試料ステージなどの石英からなる部品が使用されるが、これらもＳｉ化合物の供給源となり、Ｇａ２Ｏ３基板表面にＳｉが付着する要因となる。
非特許文献１によれば、分子線エピタキシー法によりＧａ２Ｏ３基板上にＧａ２Ｏ３ホモエピタキシャル成膜を実施する際に、成膜温度を高く設定することにより、エピタキシャル膜中に取り込まれたＳｉ化合物を不活性化させることができるとされている。具体的には、従来の成膜温度である５６０℃よりも十分に高い温度である６５０℃以上の成膜温度を適用することにより、基板表面のＳｉ化合物をドナーとして機能しない状態で取り込む。
また、非特許文献２によれば、真空チャンバー内でＧａ２Ｏ３基板をＧａビームに曝すことにより、Ｇａ２Ｏ３基板表面のＳｉ化合物を脱離させることができるとされている。具体的には、高真空チャンバー内でＧａ２Ｏ３基板を８００℃に保持しつつ、基板表面をビーム等価圧力１．１×１０７ＴｏｒｒのＧａビームに３０分間曝して、Ｇａ２Ｏ３基板表面のＳｉ化合物を脱離させる。
Man Hoi Wong, et al., "Electron channel mobility in silicon-doped Ga2O3MOSFETs with a resistive buffer layer" Japanese Journal of Applied Physics, Volume 55, 1202B9, 2016.
Elaheh Ahmadi, et al., "Demonstration of β-(AlxGa1-x)2O3/β-Ga2O3 modulation doped field-effect transistors with Ge as dopant grown via plasma-assisted molecular beam epitaxy" Applied Physics Express, Volume 10, 071101, 2017.
しかしながら、非特許文献１に記載の方法では、Ｇａ２Ｏ３ホモエピタキシャル成膜に最適な成膜温度よりも高い成膜温度を適用しなければならず、エピタキシャル膜の表面平坦性の確保が難しくなる。また、Ｓｉがドナーとして活性化しない機構が特定されておらず、不活性化の再現性も低い。
また、非特許文献２に記載の方法では、Ｇａビームと酸素ラジカルを使用するために、高真空チャンバー内での処理に限られる。また、本発明者らの実験では、Ｓｉ化合物の脱離についての十分な効果は認められなかった。
また、エピタキシャル膜や、基板などのエピタキシャル成膜の下地部材の材料がＧａ２Ｏ３以外の材料であっても、Ｓｉを含まない材料であれば、上述のＳｉ化合物による問題は生じ得る。
本発明の主要な目的は、エピタキシャル膜のその下地部材との界面近傍の領域におけるＳｉを含む高伝導度層の形成が効果的に抑制された半導体デバイス、その半導体デバイスの製造に用いることができる半導体基板及び結晶積層構造体、並びにその半導体基板及び結晶積層構造体の製造方法を提供することにある。
本発明の一態様は、上記目的を達成するために、下記［１］の半導体基板の製造方法、［２］の結晶積層構造体の製造方法、［３］の半導体基板、［４］の結晶積層構造体、及び［５］の半導体デバイスを提供する。
［１］Ｓｉを含まない第１の材料を母材とする基板に、Ｓｉと反応するエッチングガスを用いる反応性イオンエッチングを施し、前記エッチングガスに含まれる元素を含むアモルファスキャップ層を前記基板の表面に形成する工程、を含み、前記反応性イオンエッチングが、上部電極と下部電極との間の全ての装置部品がＳｉを含まない材料からなる反応性イオンエッチング装置を用いて実施される、半導体基板の製造方法。
［２］Ｓｉを含まない第１の材料を母材とする下地部材に、前記Ｓｉと反応するエッチングガスを用いる反応性イオンエッチングを施し、前記エッチングガスに含まれる元素を含むアモルファスキャップ層を前記下地部材の表面に形成する工程と、加熱処理により、前記アモルファスキャップ層を、その表面に付着した大気中のＳｉに由来するＳｉ化合物とともに除去する工程と、前記アモルファスキャップ層を除去した後、Ｓｉを含まない第２の材料を母材とするエピタキシャル膜を前記下地部材の表面上にエピタキシャル成長させる工程と、を含み、前記反応性イオンエッチングが、上部電極と下部電極との間の全ての部材がＳｉを含まない材料からなる反応性イオンエッチング装置を用いて実施される、結晶積層構造体の製造方法。
［３］Ｓｉを含まない第１の材料を母材とし、Ｓｉと反応するエッチングガスに含まれる元素を含むアモルファスキャップ層が表面に形成された、半導体基板。
［４］Ｓｉを含まない第１の材料を母材とする下地部材と、Ｓｉを含まない第２の材料を母材とする、前記下地部材上のエピタキシャル膜と、を含み、前記下地部材と前記エピタキシャル膜との界面のＳｉ濃度が５×１０１８ｃｍ−３未満である、結晶積層構造体。
［５］Ｓｉを含まない第１の材料を母材とする下地部材と、Ｓｉを含まない第２の材料を母材とする、前記下地部材上のエピタキシャル膜と、前記下地部材と前記エピタキシャル膜との界面と電気的に接続された電極と、を含み、前記界面のＳｉ濃度が５×１０１８ｃｍ−３未満である、半導体デバイス。
本発明によれば、エピタキシャル膜のその下地部材との界面近傍の領域におけるＳｉを含む高伝導度層の形成が効果的に抑制された半導体デバイス、その半導体デバイスの製造に用いることができる半導体基板及び結晶積層構造体、並びにその半導体基板及び結晶積層構造体の製造方法を提供することができる。
〔第１の実施の形態〕
第１の実施の形態においては、エピタキシャル膜のその下地である基板との界面近傍の領域におけるＳｉを含む高伝導度層の形成が効果的に抑制された結晶積層構造体、及びその結晶積層構造体の作製の過程で得られる半導体基板を作製する。
第１の実施の形態においては、エピタキシャル膜のその下地である基板との界面近傍の領域におけるＳｉを含む高伝導度層の形成が効果的に抑制された結晶積層構造体、及びその結晶積層構造体の作製の過程で得られる半導体基板を作製する。
図１（ａ）〜（ｄ）は、第１の実施の形態に係る半導体基板１及び結晶積層構造体２の製造工程を示す垂直断面図である。
まず、図１（ａ）に示されるように、エピタキシャル結晶成長の下地部材である基板１０を用意し、反応性イオンエッチング（ＲＩＥ）装置のチャンバー内に搬入する。
基板１０は、基板表面へのＳｉ化合物の付着が問題となる、Ｓｉを含まない材料を母材（不純物を除いた材料）とする基板である。基板１０は、後述するエピタキシャル膜１２のエピタキシャル成長の下地部材として用いられるが、基板１０の代わりに、基板以外の結晶部材、例えば、基板上に形成された結晶層を下地部材として用いてもよい。
次に、図１（ｂ）に示されるように、基板１０の表面に反応性イオンエッチング（ＲＩＥ）を施し、基板１０の表面上に付着したＳｉ化合物を除去しつつ、アモルファスキャップ層（非晶質のキャップ層）１１を基板１０の表面に形成する。アモルファスキャップ層１１を形成する際には、基板１０の表面が、例えば、１〜２００ｎｍ程度エッチングされる。アモルファスキャップ層１１の厚さは、ＲＩＥの条件などにも依って変化するが、例えば、０．５〜５０ｎｍである。
ＲＩＥには、Ｓｉと反応するエッチングガス、例えば、ＣＦ４ガスなどのフッ素系ガス（Ｆ（フッ素）を含むガス）が用いられる。
アモルファスキャップ層１１は、ＲＩＥのエッチングガスに含まれる元素を含む。例えば、ＣＦ４ガス、Ｃ２Ｆ６ガス、Ｃ３Ｆ６ガス、Ｃ４Ｆ８ガス、Ｃ５Ｆ８ガスなどのＣとＦを含むガスを用いてＲＩＥを行った場合、Ｆ（フッ素）を多量に含む非晶質のカーボン薄膜がアモルファスキャップ層１１として形成される。この場合、アモルファスキャップ層１１はＦとＣ（炭素）を含む。
基板１０の表面に付着するＳｉ化合物は、大気中に含まれるシロキサンなどに由来するものであり、基板１０が大気に曝されていれば、いつでも基板１０に付着する可能性がある。
図１（ｂ）に示されるように、アモルファスキャップ層１１の形成後は、基板１０の表面はアモルファスキャップ層１１で覆われているため、大気中のＳｉ化合物２０はアモルファスキャップ層１１の表面に付着する。
図２は、ＲＩＥ装置６０のチャンバー６１内の構成を概略的に示す垂直断面図である。ＲＩＥ装置６０においては、チャンバー６１内に設置された上部電極６３と下部電極６２との間に高周波電圧を印加してプラズマ６５を発生させる。そして、上部電極６３と下部電極６２の間の下部電極６２側に設置される基板１０の表面にプラズマ６５中のイオン種やラジカル種を衝突させ、エッチングを実施する。
基板１０は、チャンバー６１内の試料ステージ（プレート）６４上に設置される。試料ステージとしては、通常、石英（ＳｉＯ２）製のものが用いられるが、本実施の形態において用いられるＲＩＥ装置６０の試料ステージ６４は、アルミナなどのＳｉを含まない材料からなる。これは、上部電極６３と下部電極６２との間にＳｉを含む装置部品が存在すると、基板１０の表面に付着するＳｉ化合物の供給源となり得るからである。上部電極６３と下部電極６２との間に設置される装置部品は、全てＳｉを含まない材料からなる。
次に、図１（ｃ）に示されるように、基板１０をエピタキシャル成長装置のチャンバー内へ移した後、加熱処理を施し、アモルファスキャップ層１１を熱分解によりその表面に付着したＳｉ化合物２０とともに除去する。このとき、アモルファスキャップ層１１の除去量を大きくすることにより、アモルファスキャップ層１１の表面に付着したＳｉ化合物２０を効果的に除去することができる。
アモルファスキャップ層１１の除去量を大きくするためには、アモルファスキャップ層１１が非晶質のカーボン薄膜からなる場合は、加熱処理の処理温度が６００℃以上であることが好ましく、７００℃以上であることがより好ましく、７５０℃以上であることがさらに好ましい。
また、基板１０がＧａ２Ｏ３系材料を母材とする場合は、Ｇａ２Ｏ３系材料の熱分解を抑えるため、アモルファスキャップ層１１の加熱処理の処理温度は１２００℃以下であることが好ましい。ここで、Ｇａ２Ｏ３系材料とは、Ｇａ２Ｏ３、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３であり、その組成式は、例えば、（ＧａｘＡｌｙＩｎ（１−ｘ−ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）である。
加熱処理の処理時間は、アモルファスキャップ層１１の除去に最低限必要な時間以上であれば特に限定されず、例えば、１０秒〜３０分である。
次に、図１（ｄ）に示されるように、アモルファスキャップ層１１の除去に続けて、同一チャンバー内で、基板１０を下地部材として、エピタキシャル膜１２を形成する。このとき、基板１０の表面にはＳｉ化合物がほとんど付着していないため、エピタキシャル膜１２の成膜初期にＳｉが取り込まれることを抑制できる。エピタキシャル膜１２の成長方法は特に限定されず、例えば、分子線エピタキシー法（ＭＢＥ）やハイドライド気相成長法（ＨＶＰＥ）などが用いられる。
エピタキシャル膜１２は、Ｓｉの取り込みによる問題が生じる、Ｓｉを含まない材料を母材とする膜である。Ｓｉを含む材料を母材とする場合は、Ｓｉの取り込みにより問題が生じることはない。
エピタキシャル膜１２の成長初期に、基板１０の表面に付着していたＳｉ化合物がエピタキシャル膜１２中に取り込まれるため、エピタキシャル膜１２中の基板１０の表面から取り込まれたＳｉの濃度が最大になる位置は、基板１０とエピタキシャル膜１２の界面１３である。なお、Ｓｉの濃度は、Ｓｉの濃度が最大になる位置から単純に減少し、Ｓｉの濃度が最大になる位置から十分に離れた位置では、エピタキシャル膜１２中、または基板１０中のＳｉの濃度と等しくなる。このとき、Ｓｉの分布の形状は、Ｓｉの濃度が最大の値から一桁濃度が低くなる位置が、Ｓｉの濃度が最大の位置から１０ｎｍ〜２５０ｎｍ程度離れた位置となる分布をする。
また、エピタキシャル膜１２の成長初期に、アモルファスキャップ層１１を形成する際のＲＩＥに用いられた、Ｓｉと反応するエッチングガスに含まれる元素が基板１０の表面からエピタキシャル膜１２中に取り込まれる。エピタキシャル膜１２中の、Ｓｉと反応するエッチングガスに含まれる元素の濃度が最大となる位置は、Ｓｉ濃度が最大となる位置と同様、基板１０とエピタキシャル膜１２の界面１３である。なお、エッチングガスに含まれる元素の濃度は、エッチングガスに含まれる元素の濃度が最大になる位置から単純に減少し、エッチングガスに含まれる元素の濃度が最大になる位置から十分に離れた位置では、エピタキシャル膜１２中、または基板１０中のエッチングガスに含まれる元素の濃度と等しくなる。このとき、エッチングガスに含まれる元素の分布の形状は、エッチングガスに含まれる元素の濃度が最大の値から一桁濃度が低くなる位置が、エッチングガスに含まれる元素の濃度が最大になる位置から１０ｎｍ〜２５０ｎｍ程度離れた位置となる分布をする。
基板１０とエピタキシャル膜１２から構成される結晶積層構造体２においては、基板１０とエピタキシャル膜１２の界面１３におけるＳｉ濃度が５×１０１８ｃｍ−３未満に抑えられる。このことは、基板１０の表面からエピタキシャル膜１２に取り込まれたＳｉの濃度の最大値が５×１０１８ｃｍ−３未満であることを意味する。上述のアモルファスキャップ層１１の形成及び除去を行わずにエピタキシャル膜１２を形成した場合、界面１３におけるＳｉ濃度はおよそ１０１９ｃｍ−３となるため、アモルファスキャップ層１１の形成及び除去により、界面１３におけるＳｉ濃度が大きく低減される。
界面１３におけるＳｉ濃度が高いことは、エピタキシャル膜１２中の界面１３の近傍のＳｉ濃度が高いことを示す。界面１３の近傍の高濃度のＳｉが含まれる領域は、高濃度のキャリアが生じた高伝導度層として働き、結晶積層構造体２を用いて半導体デバイスを製造した場合に寄生伝導経路となり得る。結晶積層構造体２においては、界面１３におけるＳｉ濃度が低いため、高伝導度層の形成が効果的に抑制されている。
また、例えば、エッチングガスとしてＣＦ４ガスなどのフッ素系ガスが用いられた場合、エピタキシャル膜１２中の界面１３の近傍にはＦ（フッ素）が含まれ、界面１３におけるＦ濃度は１×１０１７ｃｍ−３以上である。このことは、基板１０の表面からエピタキシャル膜１２に取り込まれたＦの濃度の最大値が１×１０１７ｃｍ−３以上であることを意味する。Ｆが含まれる領域の厚さは、アモルファスキャップ層１１の形成条件、エピタキシャル膜１２の成長条件などに依って変化するが、例えば、Ｆの拡散により拡がった低濃度の領域も含めて、０．０２〜１．５μｍ程度である。
なお、界面１３に最大濃度が１×１０１７ｃｍ−３以上のＦが残留するようなエッチング条件であれば、基板１０へのＳｉ化合物の付着を効果的に防止できる性質を有するアモルファスキャップ層１１を形成することができるが、Ｆの濃度が高すぎると、例えば、結晶積層構造体２を用いて製造される半導体デバイスのチャネル領域までＦが拡散し、チャネル伝導を阻害するおそれがある。このため、界面１３におけるＦ濃度は、１×１０２１ｃｍ−３以下であることが好ましく、１×１０２０ｃｍ−３以下であることがより好ましい。
（第１の実施の形態の効果）
第１の実施の形態によれば、エピタキシャル膜１２とその下地である基板１０との界面１３の近傍におけるエピタキシャル膜１２中のＳｉの濃度が低い結晶積層構造体２が得られる。結晶積層構造体２においては、エピタキシャル膜１２中の界面１３の近傍におけるＳｉの濃度が低いため、界面１３の近傍における高濃度のキャリアを含む高伝導度層の形成が効果的に抑制されている。
第１の実施の形態によれば、エピタキシャル膜１２とその下地である基板１０との界面１３の近傍におけるエピタキシャル膜１２中のＳｉの濃度が低い結晶積層構造体２が得られる。結晶積層構造体２においては、エピタキシャル膜１２中の界面１３の近傍におけるＳｉの濃度が低いため、界面１３の近傍における高濃度のキャリアを含む高伝導度層の形成が効果的に抑制されている。
また、結晶積層構造体２の作製の過程で得られる、基板１０とアモルファスキャップ層１１から構成される半導体基板１は、基板１０の表面がアモルファスキャップ層１１により覆われているため、大気中に曝された状態で保存されても、基板１０の表面へのＳｉ化合物の付着を防ぐことができる。従って、任意のタイミングで半導体基板１をエピタキシャル成長装置のチャンバー内に搬入し、アモルファスキャップ層１１の除去とエピタキシャル膜１２の成長を実施することにより、エピタキシャル膜１２中の界面１３の近傍におけるＳｉ濃度が低く、高伝導度層の形成が効果的に抑制された結晶積層構造体２が得られる。
〔第２の実施の形態〕
第２の実施の形態においては、第１の実施の形態に係る結晶積層構造体を用いて製造される半導体デバイスの１つである横型ＭＯＳＦＥＴを製造する。なお、第１の実施の形態に含まれるものと同様の部材については、同じ符号を付し、その説明を省略又は簡略化する。
第２の実施の形態においては、第１の実施の形態に係る結晶積層構造体を用いて製造される半導体デバイスの１つである横型ＭＯＳＦＥＴを製造する。なお、第１の実施の形態に含まれるものと同様の部材については、同じ符号を付し、その説明を省略又は簡略化する。
図３は、第２の実施の形態に係る横型ＭＯＳＦＥＴ３の垂直断面図である。横型ＭＯＳＦＥＴ３は、第１の実施の形態に係る結晶積層構造体２を用いて製造される半導体デバイスであり、基板１０及びエピタキシャル膜１２を含む。
横型ＭＯＳＦＥＴ３は、基板１０と、基板１０上のエピタキシャル膜１２と、エピタキシャル膜１２上のチャネル層３０と、チャネル層３０上に形成されたソース電極３１及びドレイン電極３２と、ソース電極３１とドレイン電極３２との間のチャネル層３０上の領域にゲート絶縁膜３４を介して形成されたゲート電極３３と、チャネル層３０の表面近傍のゲート電極３３の両側に形成され、それぞれソース電極３１、ドレイン電極３２が接続されたソース領域３５、ドレイン領域３６と、を有する。
横型ＭＯＳＦＥＴ３は、ディプリーション型（ノーマリーオン）の横型ＭＯＳＦＥＴである。ゲート電極３３に電圧を印加しない状態ではソース電極３１とドレイン電極３２の間に電流を流すことができるが、ゲート電極３３に閾値以下の電圧を印加すると、空乏層が拡がってソース電極３１とドレイン電極３２の間のチャネルが狭まり、電流の流れが妨げられる。
横型ＭＯＳＦＥＴ３における基板１０は、半絶縁性の基板であり、例えば、Ｆｅ等のアクセプター不純物を含むＧａ２Ｏ３系材料からなる。基板１０の抵抗率は、例えば、１×１０１０Ωｃｍ以上である。基板１０の厚さは、例えば、０．５〜１０００μｍである。
横型ＭＯＳＦＥＴ３におけるエピタキシャル膜１２は、例えば、意図的に不純物を添加していないＧａ２Ｏ３系材料からなる。エピタキシャル膜１２を成膜するまでの工程は第１の実施の形態と同様であり、基板１０とエピタキシャル膜１２の界面１３におけるＳｉ濃度は、５×１０１８ｃｍ−３未満である。
また、エピタキシャル膜１２中の界面１３の近傍には、アモルファスキャップ層１１を形成する際のＲＩＥに用いられた、Ｓｉと反応するエッチングガスに含まれる元素が含まれる。例えば、エッチングガスとしてＣＦ４ガスなどのフッ素系ガスが用いられた場合、エピタキシャル膜１２中の界面１３の近傍にはＦが含まれ、界面１３におけるＦ濃度は１×１０１７ｃｍ−３以上である。
また、横型ＭＯＳＦＥＴ３のチャネル領域までＦが拡散し、チャネル伝導を阻害することを抑制するため、界面１３におけるＦ濃度は、１×１０２１ｃｍ−３以下であることが好ましく、１×１０２０ｃｍ−３以下であることがより好ましい。
チャネル層３０は、横型ＭＯＳＦＥＴ３の動作時にチャネル領域が形成される層であり、例えば、Ｓｉ、Ｓｎなどのドナー不純物を含むｎ−型のＧａ２Ｏ３系材料からなる。この場合のチャネル層３０のドナー濃度は、例えば、１×１０１６〜５×１０１９ｃｍ−３である。チャネル層３０の厚さは、例えば、０．０２〜１００μｍである。
ソース電極３１、ドレイン電極３２、及びゲート電極３３は、例えば、Ｔｉ／Ａｕからなる。ゲート絶縁膜３４は、ＳｉＯ２等の絶縁材料からなる。
ソース領域３５及びドレイン領域３６は、チャネル層３０中にイオン注入などにより形成されるｎ型の領域である。例えば、チャネル層３０がＧａ２Ｏ３系材料からなる場合は、Ｓｉ、Ｓｎなどのドナー不純物をチャネル層３０中にイオン注入することによりｎ＋領域であるソース領域３５及びドレイン領域３６を形成する。
（第２の実施の形態の効果）
第２の実施の形態によれば、基板１０とエピタキシャル膜１２との界面１３の近傍におけるエピタキシャル膜１２中のＳｉ濃度が低い横型ＭＯＳＦＥＴ３が得られる。横型ＭＯＳＦＥＴ３においては、エピタキシャル膜１２中の界面１３の近傍におけるＳｉ濃度が低いため、界面１３の近傍における高濃度のキャリアを含む高伝導度層の形成が効果的に抑制されている。このため、ソース電極３１とドレイン電極３２の間に電流が流れるときにエピタキシャル膜１２中の界面１３の近傍を流れる寄生伝導電流の発生を抑えることができる。
第２の実施の形態によれば、基板１０とエピタキシャル膜１２との界面１３の近傍におけるエピタキシャル膜１２中のＳｉ濃度が低い横型ＭＯＳＦＥＴ３が得られる。横型ＭＯＳＦＥＴ３においては、エピタキシャル膜１２中の界面１３の近傍におけるＳｉ濃度が低いため、界面１３の近傍における高濃度のキャリアを含む高伝導度層の形成が効果的に抑制されている。このため、ソース電極３１とドレイン電極３２の間に電流が流れるときにエピタキシャル膜１２中の界面１３の近傍を流れる寄生伝導電流の発生を抑えることができる。
なお、上の記載では、横型ＭＯＳＦＥＴ３がディプリーション型である場合の構成の例について説明したが、横型ＭＯＳＦＥＴ３はエンハンスメント型（ノーマリーオフ）である場合でも同様の効果が得られる。
〔第３の実施の形態〕
第３の実施の形態においては、第１の実施の形態に係るエピタキシャル膜とその下地部材との界面のＳｉ濃度を低減する方法を用いて縦型ＭＯＳＦＥＴを製造する。なお、第１、第２の実施の形態に含まれるものと同様の部材については、同じ符号を付し、その説明を省略又は簡略化する。
第３の実施の形態においては、第１の実施の形態に係るエピタキシャル膜とその下地部材との界面のＳｉ濃度を低減する方法を用いて縦型ＭＯＳＦＥＴを製造する。なお、第１、第２の実施の形態に含まれるものと同様の部材については、同じ符号を付し、その説明を省略又は簡略化する。
図４は、第３の実施の形態に係る縦型ＭＯＳＦＥＴ４の垂直断面図である。
縦型ＭＯＳＦＥＴ４は、基板４０と、基板４０上のエピタキシャル膜４１と、エピタキシャル膜４１上に形成された、開口領域４２ａを有する電流遮断領域４２と、開口領域４２ａを埋めるように電流遮断領域４２上に形成されたエピタキシャル膜４３と、ゲート絶縁膜４８を介してエピタキシャル膜４３上に形成されたゲート電極４７と、エピタキシャル膜４３の表面近傍のゲート電極４７の両側に形成されたｎ＋領域４９と、エピタキシャル膜４３上に形成され、ｎ＋領域４９に接続されたソース電極４５と、基板４０のエピタキシャル膜４１と反対側の面上に形成されたドレイン電極４６と、を有する。
縦型ＭＯＳＦＥＴ４は、ディプリーション型の縦型ＭＯＳＦＥＴである。ゲート電極４７に電圧を印加しない状態又は閾値以上の電圧を印加した状態ではソース電極４５とドレイン電極４６の間に電流を流すことができるが、ゲート電極４７に閾値以下の電圧を印加すると、チャネルの一部が閉じ、結果として、電流をオフにすることができる。
基板４０は、導電性の基板であり、例えば、Ｓｉ、Ｓｎなどのドナー不純物を含むｎ＋型のＧａ２Ｏ３系単結晶からなる。基板４０のドナー濃度は、例えば、１×１０１７〜１×１０２０ｃｍ−３である。基板４０の厚さは、例えば、０．５〜１０００μｍである。
電流遮断領域４２及びエピタキシャル膜４１は、エピタキシャル膜４３のエピタキシャル成長の下地部材であり、表面へのＳｉ化合物の付着により問題が生じる、Ｓｉを含まない材料を母材とする部材である。
エピタキシャル膜４１は、導電性の膜であり、例えば、Ｓｉ、Ｓｎなどのドナー不純物を含むｎ＋型のＧａ２Ｏ３系単結晶からなる。エピタキシャル膜４１のドナー濃度は、例えば、１０１８ｃｍ−３以下である。エピタキシャル膜４１の厚さは、例えば、０．１〜１００μｍである。
電流遮断領域４２は、絶縁性の領域であり、例えば、Ｆｅ等のアクセプター不純物を含むＧａ２Ｏ３系材料からなる。電流遮断領域４２の開口領域４２ａは、電流通路となる領域である。
エピタキシャル膜４３は、Ｓｉの取り込みにより問題が生じる、Ｓｉを含まない材料を母材とする膜である。また、エピタキシャル膜４３は、導電性の膜であり、例えば、Ｓｉ、Ｓｎなどのドナー不純物を含むｎ＋型のＧａ２Ｏ３系単結晶からなる。エピタキシャル膜４３のドナー濃度は、例えば、１×１０１６ｃｍ−３〜５×１０１９ｃｍ−３である。エピタキシャル膜４３の電流遮断領域４２上の部分の厚さは、例えば、０．０５〜１μｍである。
電流遮断領域４２とエピタキシャル膜４３の界面４４におけるＳｉ濃度は、５×１０１８ｃｍ−３未満である。このことは、電流遮断領域４２及びエピタキシャル膜４１の表面からエピタキシャル膜４３に取り込まれたＳｉの濃度の最大値が５×１０１８ｃｍ−３未満であることを意味する。界面４４におけるＳｉ濃度は、第１の実施の形態に係る結晶積層構造体２の界面１３におけるＳｉ濃度と同様の方法により低減されている。電流遮断領域４２とエピタキシャル膜４３の形成方法及び界面４４におけるＳｉ濃度の具体的な低減方法については、後述する。
また、エピタキシャル膜４３中の界面４４の近傍には、後述する電流遮断領域４２のアモルファスキャップ層５０を形成する際のＲＩＥに用いられた、Ｓｉと反応するエッチングガスに含まれる元素が含まれる。例えば、エッチングガスとしてＣＦ４ガスなどのフッ素系ガスが用いられた場合、エピタキシャル膜４３中の界面４４の近傍にはＦが含まれ、界面４４におけるＦ濃度は１×１０１７ｃｍ−３以上である。このことは、電流遮断領域４２及びエピタキシャル膜４１の表面からエピタキシャル膜４３に取り込まれたＦの濃度の最大値が１×１０１７ｃｍ−３以上であることを意味する。Ｆが含まれる領域の厚さは、アモルファスキャップ層１１の形成条件、エピタキシャル膜４３の成長条件などに依って変化するが、例えば、Ｆの拡散により拡がった低濃度の領域も含めて、０．０２〜１μｍ程度である。
また、縦型ＭＯＳＦＥＴ４のチャネル領域までＦが拡散し、チャネル伝導を阻害することを抑制するため、界面４４におけるＦ濃度の最大値は、１×１０２１ｃｍ−３以下であることが好ましく、１×１０２０ｃｍ−３以下であることがより好ましい。
ｎ＋領域４９は、エピタキシャル膜４３中にイオン注入などにより形成されるｎ型の領域である。例えば、エピタキシャル膜４３がＧａ２Ｏ３系材料を母材とする場合は、Ｓｉ、Ｓｎなどのドナー不純物をエピタキシャル膜４３中にイオン注入することによりｎ＋領域４９を形成する。
図５（ａ）〜（ｄ）は、第３の実施の形態に係る縦型ＭＯＳＦＥＴ４の製造工程の一部を示す垂直断面図である。
まず、図５（ａ）に示されるように、基板４０上にエピタキシャル膜４１及び電流遮断領域４２を形成する。電流遮断領域４２は、エピタキシャル膜４１の全面を覆う膜として形成された後、フォトリソグラフィとＲＩＥなどによって開口部４２ａが形成される。
そして、エピタキシャル膜４１及び電流遮断領域４２が形成された基板４０を、ＲＩＥ装置６０のチャンバー６１内に搬入する。
次に、図５（ｂ）に示されるように、電流遮断領域４２、及びエピタキシャル膜４１の開口部４２ａ内に露出した部分の表面にＲＩＥを施し、これらの表面上に付着したＳｉ化合物を除去しつつ、ＲＩＥのエッチングガスに含まれる元素を含むアモルファスキャップ層５０を電流遮断領域４２、及びエピタキシャル膜４１の開口部４２ａ内に露出した部分の表面に形成する。
ＲＩＥには、Ｓｉと反応するエッチングガス、例えば、ＣＦ４ガスなどのフッ素系ガスが用いられる。
アモルファスキャップ層５０は、ＲＩＥのエッチングガスに含まれる元素を含む。例えば、ＣＦ４ガス、Ｃ２Ｆ６ガス、Ｃ３Ｆ６ガス、Ｃ４Ｆ８ガス、Ｃ５Ｆ８ガスなどのＣとＦを含むガスを用いてＲＩＥを行った場合、Ｆ（フッ素）を多量に含む非晶質のカーボン薄膜がアモルファスキャップ層１１として形成される。この場合、アモルファスキャップ層１１ＦとＣ（炭素）を含む。
図５（ｂ）に示されるように、アモルファスキャップ層５０の形成後は、電流遮断領域４２及びエピタキシャル膜４１の表面はアモルファスキャップ層５０で覆われているため、大気中のＳｉ化合物２０はアモルファスキャップ層５０の表面に付着する。
次に、図５（ｃ）に示されるように、基板４０をエピタキシャル成長装置のチャンバー内へ移した後、加熱処理を施し、アモルファスキャップ層５０をその表面に付着したＳｉ化合物２０とともに除去する。このとき、アモルファスキャップ層５０の除去量を大きくすることにより、アモルファスキャップ層５０の表面に付着したＳｉ化合物２０を効果的に除去することができる。
アモルファスキャップ層５０の除去量を大きくするためには、アモルファスキャップ層５０が非晶質のカーボン薄膜からなる場合は、加熱処理の処理温度が６００℃以上であることが好ましく、７００℃以上であることがより好ましく、７５０℃以上であることがさらに好ましい。
また、電流遮断領域４２及びエピタキシャル膜４１がＧａ２Ｏ３系材料を母材とする場合は、Ｇａ２Ｏ３系材料の熱分解を抑えるため、アモルファスキャップ層５０の加熱処理の処理温度は１２００℃以下であることが好ましい。
次に、図５（ｄ）に示されるように、アモルファスキャップ層５０の除去に続けて、同一チャンバー内で、電流遮断領域４２及びエピタキシャル膜４１を下地部材として、エピタキシャル膜４３を形成する。このとき、電流遮断領域４２及びエピタキシャル膜４１の表面にはＳｉ化合物がほとんど付着していないため、エピタキシャル膜４３の成膜初期にＳｉが取り込まれることを抑制できる。このため、電流遮断領域４２とエピタキシャル膜４３の界面４４におけるＳｉ濃度の最大値は、５×１０１８ｃｍ−３未満に抑えられる。エピタキシャル膜４３の成長方法は特に限定されず、例えば、ＭＢＥやＨＶＰＥなどが用いられる。
（第３の実施の形態の効果）
第３の実施の形態によれば、電流遮断領域４２とエピタキシャル膜４３の界面４４の近傍におけるエピタキシャル膜４３中のＳｉ濃度が低い縦型ＭＯＳＦＥＴ４が得られる。縦型ＭＯＳＦＥＴ４においては、エピタキシャル膜４３中の界面４４の近傍におけるＳｉ濃度が低いため、界面４４の近傍における高濃度のキャリアを含む高伝導度層の形成が効果的に抑制されている。このため、ゲート電極４７に閾値以下の電圧を印加してチャネルの一部を閉じたときに、エピタキシャル膜４３中の界面４４の近傍における寄生伝導電流の発生を抑えることができる。
第３の実施の形態によれば、電流遮断領域４２とエピタキシャル膜４３の界面４４の近傍におけるエピタキシャル膜４３中のＳｉ濃度が低い縦型ＭＯＳＦＥＴ４が得られる。縦型ＭＯＳＦＥＴ４においては、エピタキシャル膜４３中の界面４４の近傍におけるＳｉ濃度が低いため、界面４４の近傍における高濃度のキャリアを含む高伝導度層の形成が効果的に抑制されている。このため、ゲート電極４７に閾値以下の電圧を印加してチャネルの一部を閉じたときに、エピタキシャル膜４３中の界面４４の近傍における寄生伝導電流の発生を抑えることができる。
なお、上の記載では、縦型ＭＯＳＦＥＴ４がディプリーション型である場合の構成の例について説明したが、縦型ＭＯＳＦＥＴ４はエンハンスメント型（ノーマリーオフ）である場合でも同様の効果が得られる。
上記第１〜３の実施の形態によれば、下記［１］、［２］の半導体基板の製造方法、下記［３］〜［５］の結晶積層構造体の製造方法、下記［６］、［７］の半導体基板、下記［８］〜［１０］の結晶積層構造体、下記［１１］〜［１３］の半導体デバイスを提供することができる。
［１］Ｓｉを含まない第１の材料を母材とする基板に、Ｓｉと反応するエッチングガスを用いる反応性イオンエッチングを施し、前記エッチングガスに含まれる元素を含むアモルファスキャップ層を前記基板の表面に形成する工程、を含み、
前記反応性イオンエッチングが、上部電極と下部電極との間の全ての装置部品がＳｉを含まない材料からなる反応性イオンエッチング装置を用いて実施される、
半導体基板の製造方法。
前記反応性イオンエッチングが、上部電極と下部電極との間の全ての装置部品がＳｉを含まない材料からなる反応性イオンエッチング装置を用いて実施される、
半導体基板の製造方法。
［２］前記第１の材料がＧａ２Ｏ３系材料であり、前記エッチングガスがフッ素系ガスである、
上記［１］に記載の半導体基板の製造方法。
上記［１］に記載の半導体基板の製造方法。
［３］Ｓｉを含まない第１の材料を母材とする下地部材に、前記Ｓｉと反応するエッチングガスを用いる反応性イオンエッチングを施し、前記エッチングガスに含まれる元素を含むアモルファスキャップ層を前記下地部材の表面に形成する工程と、
加熱処理により、前記アモルファスキャップ層を、その表面に付着した大気中のＳｉに由来するＳｉ化合物とともに除去する工程と、
前記アモルファスキャップ層を除去した後、Ｓｉを含まない第２の材料を母材とするエピタキシャル膜を前記下地部材の表面上にエピタキシャル成長させる工程と、
を含み、
前記反応性イオンエッチングが、上部電極と下部電極との間の全ての部材がＳｉを含まない材料からなる反応性イオンエッチング装置を用いて実施される、
結晶積層構造体の製造方法。
加熱処理により、前記アモルファスキャップ層を、その表面に付着した大気中のＳｉに由来するＳｉ化合物とともに除去する工程と、
前記アモルファスキャップ層を除去した後、Ｓｉを含まない第２の材料を母材とするエピタキシャル膜を前記下地部材の表面上にエピタキシャル成長させる工程と、
を含み、
前記反応性イオンエッチングが、上部電極と下部電極との間の全ての部材がＳｉを含まない材料からなる反応性イオンエッチング装置を用いて実施される、
結晶積層構造体の製造方法。
［４］前記第１の材料がＧａ２Ｏ３系材料であり、前記エッチングガスがフッ素系ガスであり、前記第２の材料がＧａ２Ｏ３系材料である、
上記［３］に記載の結晶積層構造体の製造方法。
上記［３］に記載の結晶積層構造体の製造方法。
［５］前記加熱処理の加熱温度が６００℃以上１２００℃以下の範囲内にある、
上記［３］又は［４］に記載の結晶積層構造体の製造方法。
上記［３］又は［４］に記載の結晶積層構造体の製造方法。
［６］Ｓｉを含まない第１の材料を母材とし、
Ｓｉと反応するエッチングガスに含まれる元素を含むアモルファスキャップ層が表面に形成された、
半導体基板。
Ｓｉと反応するエッチングガスに含まれる元素を含むアモルファスキャップ層が表面に形成された、
半導体基板。
［７］前記第１の材料がＧａ２Ｏ３系材料であり、前記元素がフッ素である、
上記［６］に記載の半導体基板。
上記［６］に記載の半導体基板。
［８］Ｓｉを含まない第１の材料を母材とする下地部材と、
Ｓｉを含まない第２の材料を母材とする、前記下地部材上のエピタキシャル膜と、
を含み、
前記下地部材と前記エピタキシャル膜との界面のＳｉ濃度が５×１０１８ｃｍ−３未満である、
結晶積層構造体。
Ｓｉを含まない第２の材料を母材とする、前記下地部材上のエピタキシャル膜と、
を含み、
前記下地部材と前記エピタキシャル膜との界面のＳｉ濃度が５×１０１８ｃｍ−３未満である、
結晶積層構造体。
［９］前記第１の材料がＧａ２Ｏ３系材料であり、前記第２の材料がＧａ２Ｏ３系材料である、
上記［８］に記載の結晶積層構造体。
上記［８］に記載の結晶積層構造体。
［１０］前記界面のＦ濃度が１×１０１７ｃｍ−３以上である、
上記［９］に記載の結晶積層構造体。
上記［９］に記載の結晶積層構造体。
［１１］Ｓｉを含まない第１の材料を母材とする下地部材と、
Ｓｉを含まない第２の材料を母材とする、前記下地部材上のエピタキシャル膜と、
前記下地部材と前記エピタキシャル膜との界面と電気的に接続された電極と、
を含み、
前記界面のＳｉ濃度が５×１０１８ｃｍ−３未満である、
半導体デバイス。
Ｓｉを含まない第２の材料を母材とする、前記下地部材上のエピタキシャル膜と、
前記下地部材と前記エピタキシャル膜との界面と電気的に接続された電極と、
を含み、
前記界面のＳｉ濃度が５×１０１８ｃｍ−３未満である、
半導体デバイス。
［１２］前記第１の材料がＧａ２Ｏ３系材料であり、前記第２の材料がＧａ２Ｏ３系材料である、
上記［１１］に記載の半導体デバイス。
上記［１１］に記載の半導体デバイス。
［１３］前記界面のＦ濃度が１×１０１７ｃｍ−３以上である、
上記［１２］に記載の半導体デバイス。
上記［１２］に記載の半導体デバイス。
第１の実施の形態に係るアモルファスキャップ層１１を除去するための加熱処理の処理温度と、アモルファスキャップ層１１の除去量との関係を調べた。
本実施例においては、基板１０としての（−２０１）面を主面とするＧａ２Ｏ３基板に、ＣＦ４ガスを用いたＲＩＥをＣＦ４流量３０ＳＣＣＭ、チャンバー圧力４．０Ｐａ、高周波電力１００Ｗで５分間施し、４０ｎｍ程度Ｇａ２Ｏ３基板をエッチングし、アモルファスキャップ層１１を形成した。その後、１０分間の加熱処理によりアモルファスキャップ層１１を除去した。
図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）は、アモルファスキャップ層１１を除去した後の基板１０の反射高速電子回折（ＲＨＥＥＤ）の観察画像である。これらの観察画像は、基板１０の主面に加速した電子を試料表面にごく薄い角度で入射させ、表面状態を観察した回折図形である。
図６（ａ）、図６（ｂ）、図６（ｃ）、図７（ａ）、図７（ｂ）、図７（ｃ）に係る基板１０に施された加熱処理の処理温度は、それぞれ、４３０℃、５５０〜５６０℃、６０３〜６２５℃、７０４〜７２２℃、７４６〜７５０℃、７５０℃である。
図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）によれば、処理温度が低温であるときには非晶質であることを示すハローパターンの強度が強く、結晶質であることを示す回折パターンの強度が弱い。そして、処理温度が高くなるにつれて、回折パターンの強度が強くなっている。このことは、処理温度が高いほど、結晶質の基板１０上のアモルファスキャップ層１１の除去量が増えることを示している。
具体的には、処理温度がおよそ６００℃以上のときに回折パターンが強く現れ、７００℃以上のときにより強く現れ、７５０℃以上のときにさらに強く現れる。アモルファスキャップ層１１の除去量が大きいほど、アモルファスキャップ層１１上のＳｉ化合物２０を効果的に除去することができるため、加熱処理の処理温度は６００℃以上であることが好ましく、７００℃以上であることがより好ましく、７５０℃以上であることがさらに好ましいといえる。
第１の実施の形態に係る結晶積層構造体２中のＳｉとＦの濃度を調べた。
本実施例においては、基板１０としてのＧａ２Ｏ３基板に、ＣＦ４ガスを用いたＲＩＥを施し、アモルファスキャップ層１１を形成した。そして、アモルファスキャップ層１１を７５０℃、３０分間の加熱処理により除去した後、エピタキシャル膜１２としてのＧａ２Ｏ３膜を成長させた。
図８は、二次イオン質量分析法により測定した、結晶積層構造体２中のＳｉとＦの濃度を示すグラフである。
図８は、基板１０とエピタキシャル膜１２の界面１３におけるＳｉ濃度（界面１３の近傍のＳｉの最大濃度）が、およそ１×１０１８ｃｍ−３であることを示している。界面１３におけるＳｉの濃度は、測定箇所などによりある程度ばらつくが、最大値が５×１０１８ｃｍ−３に達することはほとんどない。なお、図８において、Ｓｉ濃度が最大となる位置が界面１３から１０ｎｍ程度ずれているが、これは測定誤差によるものであり、実際には界面１３上においてＳｉ濃度が最大となる。また、図８によれば、基板１０中のＳｉ濃度がエピタキシャル膜１２中のＳｉ濃度よりも高いが、これは、基板１０の原料に不純物として含まれるＳｉが基板１０中に残存することによる。
また、図８は、基板１０とエピタキシャル膜１２の界面１３におけるＦ濃度（界面１３の近傍のＦの最大濃度）が、およそ２×１０１９ｃｍ−３であることを示している。界面１３におけるＦの濃度は、測定箇所などによりある程度ばらつくが、最大値が１×１０１７ｃｍ−３に満たないことはほとんどない。なお、図８において、Ｓｉ濃度が最大となる位置と同様に、Ｆ濃度が最大となる位置が界面１３から１０ｎｍ程度ずれているが、これも測定誤差によるものであり、実際には界面１３上においてＦ濃度が最大となる。
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態、実施例の構成要素を任意に組み合わせることができる。
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１…半導体基板、 ２…結晶積層構造体、 ３…横型ＭＯＳＦＥＴ、 ４…縦型ＭＯＳＦＥＴ、 １０…基板、 １１、５０…アモルファスキャップ層、 １２…エピタキシャル膜、 １３、４４…界面、 ２０…Ｓｉ化合物、 ４１、４３…エピタキシャル膜、 ４２…電流遮断層、 ６０…ＲＩＥ装置、 ６１…チャンバー、 ６２…下部電極、 ６３…上部電極
Claims (5)
- Ｓｉを含まない第１の材料を母材とする基板に、Ｓｉと反応するエッチングガスを用いる反応性イオンエッチングを施し、前記エッチングガスに含まれる元素を含むアモルファスキャップ層を前記基板の表面に形成する工程、を含み、
前記反応性イオンエッチングが、上部電極と下部電極との間の全ての装置部品がＳｉを含まない材料からなる反応性イオンエッチング装置を用いて実施される、
半導体基板の製造方法。 - Ｓｉを含まない第１の材料を母材とする下地部材に、前記Ｓｉと反応するエッチングガスを用いる反応性イオンエッチングを施し、前記エッチングガスに含まれる元素を含むアモルファスキャップ層を前記下地部材の表面に形成する工程と、
加熱処理により、前記アモルファスキャップ層を、その表面に付着した大気中のＳｉに由来するＳｉ化合物とともに除去する工程と、
前記アモルファスキャップ層を除去した後、Ｓｉを含まない第２の材料を母材とするエピタキシャル膜を前記下地部材の表面上にエピタキシャル成長させる工程と、
を含み、
前記反応性イオンエッチングが、上部電極と下部電極との間の全ての部材がＳｉを含まない材料からなる反応性イオンエッチング装置を用いて実施される、
結晶積層構造体の製造方法。 - Ｓｉを含まない第１の材料を母材とし、
Ｓｉと反応するエッチングガスに含まれる元素を含むアモルファスキャップ層が表面に形成された、
半導体基板。 - Ｓｉを含まない第１の材料を母材とする下地部材と、
Ｓｉを含まない第２の材料を母材とする、前記下地部材上のエピタキシャル膜と、
を含み、
前記下地部材と前記エピタキシャル膜との界面のＳｉ濃度が５×１０１８ｃｍ−３未満である、
結晶積層構造体。 - Ｓｉを含まない第１の材料を母材とする下地部材と、
Ｓｉを含まない第２の材料を母材とする、前記下地部材上のエピタキシャル膜と、
前記下地部材と前記エピタキシャル膜との界面と電気的に接続された電極と、
を含み、
前記界面のＳｉ濃度が５×１０１８ｃｍ−３未満である、
半導体デバイス。
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