JPS63172431A - 3−5族の材料基板上への電気絶縁層の堆積方法およびこれを利用したmis構造の製造方法 - Google Patents

3−5族の材料基板上への電気絶縁層の堆積方法およびこれを利用したmis構造の製造方法

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JPS63172431A
JPS63172431A JP62269500A JP26950087A JPS63172431A JP S63172431 A JPS63172431 A JP S63172431A JP 62269500 A JP62269500 A JP 62269500A JP 26950087 A JP26950087 A JP 26950087A JP S63172431 A JPS63172431 A JP S63172431A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、とくにMIS411造ゲート絶縁体(トラン
ジスタ、COD、メモリ〕として、または表面パッシベ
ーティング層として使用し得る■−v族の材料基板上へ
の電気絶縁層の堆積方法に関するものである。
■−v族の材料は元素周期分類のコラム■の少なくとも
1つの元素およびコラムVの少なくとも1つの元素を含
むことが指摘される。
MIS)ランジスタゲート絶縁体および集積回路をパッ
シベーティングしかつ保護するための、絶縁体として十
分な特性(インターフェース状態、電気的性質、機械的
性質、多孔性1時間的性質等)を有する電気絶縁体の獲
得はマイクロエレクトロニクスおよび光電集積における
厘−V族化合物の広範囲の使用に重大な限定を構成する
。とくに、これまでtxm−v族の技術における基本材
料であるGaAg @ Ink、 0 (x(1および
、0−、< y (1であるAm Ga−’In   
AaまたはGaxIn、工AsyPl−y上に1  7
  1−X−Y Mx8構造(金属−絶縁体一半導体)を製造するために
完全に満足のいく技術的方法がない。
この主たる理由は、ケイ素に反して、■−v族化合物が
電気絶縁に適する電子的特性を有する安定な本体の酸化
物を持たないということである。
絶縁体を製造するのに自然な方法であったこれらの化合
物の熱的酸化は複雑でかつ異常な圧力条件を必要とする
。さらに、この方向の試験は、1985年のJ、 Va
c、 8ci、 Tschol、 B 3(4)、11
03の、シー・ダブリュー・ウィルソン等による「高圧
熱酸化物/ ZnPインターフェース」と題する文献に
示されるように、これまでは極めて説得力のあるもので
はない。
同様に、本来の酸化物の層(約Q、1nm)は、198
4年の1.r、vac、sci、r*ch  a 2(
81、516の、ケイ・エム・ガイプ等による「810
2/InPMI 5PITの電子特性についての界面構
造の影響」と題する文献に示されるように、インターフ
ェースの電気特性の性質に対する限定を構成する。
さらに、これらの■−v族の化合物の元素の1方または
他方との、または同様に相混自物に導く組合せによる一
定数の考え得る酸化物がある。それらの幾つかは、19
83年の、「シン・ソリッド・フィルム」、103(8
)に発表されたジー・ビー・シュバルツによる「熱化単
相ダイアグラムを使用するIN−V族の半導体上の本来
の酸化物および酸化物一基板反応の分析」と題する文献
に示されるように、不安定である。したがって、現在使
用される唯一の手順は堆積または接合絶縁体の手ノ絨で
ある。
最も広く使用される絶縁体は8102および813N、
である。これは、これらの材料の堆積のために十分に制
御された方法が同様に堆積された絶縁体を必要とするシ
リコン(ケイ素)技術において開発されているというこ
とによる。
■−v族化合物用のこれらの堆積方法の、特別な注意な
しの、使用のための主尺る制限の1つは■族元素の飽和
蒸気圧より非常に高いV族元素の飽和蒸気圧である。例
えば、InPおよびGa Asの不一致表面分解温度は
七九それ約300℃および550℃である。これらの温
度以上が、非常に満足のいかないインターフェース状態
に至る金属集合体を形成する傾向を有する表面上に■族
元素を過剰に残すV族元素の好適な蒸着である。
もちろん、この温度制限はこれまでm−v族化合物に関
連していわゆる低温絶縁体堆積法、すなわち基板表面の
不一致分解温度以下の温度すなわちInPの場合に30
0℃以下の温度になった。
まず、絶縁体は通常の化学気相堆積法によって堆積され
た。しかしながら、これらの方法はほとんど常に使用し
得る成分の如何なる製造をも阻止する電子的インターフ
ェース状態の密度になりもいわゆる低温絶縁体が高温で
製造された絶縁体に比してより低い品質を有することは
知られている。
堆積温度をさらに低下させることができる堆積方法に向
けられた研究はプラズマ補助化学気相堆積および紫外線
放射補助化学気相堆積のごとき方法の開発に至った。完
全に満足のいくものではないけれども、有望な結果がこ
れら2つの方法により得られ次。
1984年10月22−25日、パリでのジエルネ・ド
ユ・う・ソシエテ・フランセ・デュ・ビデに示された、
ピー−デミトリオおよびニー・マカベネツクによるrn
+−v原材料上へのびVCHg)によって補助されたC
VOにおける誘電体薄層(s1o2,5t3N、)  
の堆積」に説明された紫外線補助堆積において、絶縁体
の品質がいくらか改善されることは明らかである。
しかしながら、1983年にTh1n 8o1.Fil
ms。
103.155において発表されたニス・グーリエによ
る「x=0.35  および0.100Glkl−エ1
n工Al!上の金属/酸化/半導体および金属/半導棒
構のインターフェイス特性」および1986年9月15
日にAppl、 phys、 Lats、 49 @ 
Ql) p、 672に発表され几ビー・ルテナラ等に
よる「マルチポーラプラズマ堆積によって製造されたo
aAs/5t3N、  インターフェイスの高解像電子
顕微鏡法」に記載されたプラズマ補助堆積に関連して、
むしろそれぞれ関心を呈するが実際には納得されること
がない絶縁体の堆積以常の基板の表面の調製または調節
の状況である。
この研究は、絶縁体の堆積以前の基板表面の調節に関連
する、■−v族の材料基板上への絶縁体の堆積に対する
第2の制限を示したと思われる。
GaAsに関しては、表面特性は、堆積方法に関係す<
、フェルミ準位は1012インターフェイス状態/−以
上まで禁止帯の中心において遮断されることを意味しか
つこれまではこれを減じることができることは証明して
なかった。この場合に、現存の方法は基板の表面上に化
学量論を維持することに主として向けられている。
しかしながら、InPまたは0 (x (1でのGa工
InエーxAsyP1−  の場合において、良好な品
質のMIS構造を得ることができる。後者の化合物のフ
ェルミ準位は欠陥のある表面方法において遮断されずそ
して基板表面が調節または調製される方法の結果として
、インターフェイス状態の数を顕著に減じることができ
る。それゆえInPおよびGa工InエーエAa  に
関しては、絶縁体堆積以前の基板表面調製段階が重大な
性質からなることは明らかである。
本発明はとくに上記欠点の回避を可能にする旧−V族の
材料基板上に絶縁層を堆積する方法に関する。とくに、
本発明は非常に満足のいく電気的機械的、時間的性質、
インターフェイスおよび同様な特性を有する絶縁層の獲
得を可能にする。
本発明は化学気相堆積ま7’(はCvDおよび基板の熱
フラッシュまたは迅速熱処理に基礎を置いている。
留意されるべきことは、迅速熱処理は注入されたイオン
金電気的に活性化するために注入GaAsのアニーリン
グに関して知られていることである。
前記アニーリングに関する一定数の特定の特性は198
4年のJournal of Appl、Phya、 
56 、2913のジエイOナラヤンおよびオー・ダブ
リュー・ホーランドによる「イオン注入半導体、の迅速
熱アニーリング」と題する論文に記載されている。
より詳細には、本発明は、少なくとも、基板の表面を調
製する第1工程および高温で、すなわち前記基板表面の
不一致分解温度を越える温度で絶縁層を化学気相堆積す
る第2工程からなり、それにより−2工程の間中、前記
基板が熱フラッシュを受けることを特徴とする■−v族
の材料基板上への電気絶縁層の堆積方法に関する。言い
換えれば、高温は基板のフラッシュ放射によって発生さ
れる。
第1訃よび第2工程は好ましくは同一エンクロージャ内
で行なわれる。さらに、第1工程は好都合には基板を熱
フラッシュに従わさせることにより行なわれる。
高温1rkXnPの揚台に300℃を越える温度を意味
するものと理解される。さらに、基板は固体基板を意味
するものと理解されるが、また、固体基板上にエピタキ
シまたは堆積された層、ならびに固体基板に注入された
領域をも意味するものと理解される。
本発明による方法は化学気相堆積の公知の利点および異
なるガスの使用の順応性、これらのガスの圧力、基板表
面の現場でのりIJ−ニングの可能性等を結合する。加
えて、高温での■−v族の基板の表面分解により、熱フ
ラッシュ化学気相堆積法は温度変化の迅速な生起を可能
にし、したがって基板の表面現象の動力学に作用する可
能性を付与する。
好都合には、短期間の熱的加熱に対応する熱フラッシュ
はタングステンハロゲンランフな肩するオープン内で行
なわれる。
熱フラッシュの存続期間は基板の性質かつとくに基板分
解温度に依存する。
ハロゲンオープンは、 (1) 1200℃のごとき高温に関しても同様にかつ
制御し得る方法において、約5秒の極めて迅速な温度立
ち上り時間TM。
(2)サーモカップルまたは光学高温計によりサンプル
に引き起された温度を直接分析する反作用またはフィー
ドバックによって、選ばれた温度範囲にわたる完全な安
定性、 (8)基板の焼籾戻しに等しくかつ制御し得る方法での
、約12秒である極めて迅速な温度立ち下がり時間TD
(4)基板に関しての光学的吸収に関連づけられる基板
上の局部加熱、 を許容する。
タングステンハロゲンランプオーブ、ンにおいて温度均
一性はランプのジオメトリによって確実にされかつ処理
されるべきサンプルはその支持体(フローティングサン
プル)と熱的に接触せず、したがって低い熱慣性を保証
する。この特性は本発明の方法(熱、フラッシュCVD
)の追加の利点を呈することができる。したがって、加
熱がサンプル上で局部的に行なわれるので、オープン全
体は冷たい壁を有する。これはこれらの壁のかりしたが
ってサンプルの汚染の危険、ならびにサンプルのオート
ドーピングの問題を完全に除去する。
さらに、堆積方法は短時間C数秒)で間に合うので、サ
ンプルへの不純物の再拡散の現象もまた多いに減じられ
る。
したがって、高温加熱中のV族元素の好適な出発に関連
づけられる■−v族の材料基板の表面の不安定性の問題
は本発明による基板のフラッシュアニーリングによって
解決される。かくして、Ga As基板、すなわち■−
v族の材料が1分以下の照射時間の高温に耐えることが
上述したナラヤン論文において明らかにされた。例えば
、保護されてないGaASは劣化の危険なしに数秒(5
〜10秒)間850℃の温度に耐えることかで龜る。
熱フラッシュによる絶縁体のCVD堆積に高温(>30
0℃)の本発明による使用は、低温堆積法によって得ら
れる抵抗性より高い抵抗性を有する良好な化学量論によ
り、高品質容量絶縁体の獲得を可能にする。し九がって
、絶縁体の化学量論が良好であればある程、例えばMX
Bm造の電流−電圧特性におけるヒステリシス現象に応
答する絶縁体の自由電荷の運動の低減がより良好になる
ざらに、本発明による熱フラッシュによって引き起され
る高温の使用は絶縁層の成長率に関しての獲得を可能に
し、その結果短かい照射時間が使用されることができる
。これら2つのパラメータは選択された化学的堆積反応
の関数である。
本発明によれば、化学的堆積工程は大気圧または低圧(
13Pa以下)で行なわれ、これらの解決は各々利点お
よび欠点を有する。しかしながら、低圧化学気相堆積は
均一性の観点から良好な堆積を付与する。
本発明方法はすべての■−v族の材料基板にかつとくに
InP 、 0(x(1および0(y(1のGaxXn
ニー、Aa yPz−y、GayAlx−yAs、A1
.GayInl−ニーyAs。
Ga8b、In8b、GaPからなる基板に適用し得る
。厘−V族の技術における基本材料がGaps、InP
、 O(X(1およびO(y (1のGa、In、−x
AsyP、−、およびA13CGaアInエーエーアA
sであるので、本発明の方法は好ましくはこれらの材料
に適用される。
■−v族の材料基板表面調製工程は化学気相堆積エンク
ロージャの外部で発生される、XnP基板に非常に有効
である化学的クリーニング工程を含むことができる。ク
リーニングは、とくに本来の酸化物を除去することによ
りかつ追加的な欠点を作ることなく、半導体基板の表面
の露出を可能にする。
基板表面調整工程はまた堆積エンクロージャ円で行なわ
れるエツチング工程を含むことができる。
このエツチング工程はそれ自体基板表面調製工程からな
ることができるかまたは上記化学的クリーニング工程に
よって先行されることができる。またそれは、欠点を追
加することなく、基板の表面を露出するのに役立つ。エ
ツチング工程に、数ナノメータの本来の酸化物を解放す
るため真空中でかま几はCCI、、81C1,またはG
e C14のごとき塩素化ガスの存在において、タング
ステンハロゲンランプを使用する熱フラッシュを基板に
受けさせることにより行なわれる。
エツチングが真空中で行なわれるとき、基板上にタング
ステンハロゲンランプによって引き起される温度はIn
Pについては300℃そしてGa Asについては55
0℃である。
Ga As基板についての熱照射の存続期間および塩素
化ガス作用の存続期間は3〜5秒の間で変化しそしてf
nP基板については1〜10秒の間で変化する。
基板表面調整工程は、上記工程とは別に、基板表面に■
族元素を供給する工程を含んでいる。この工程はそれ自
体基板表面調製工程を構成する。
このV族元素の供給は基板表面上での欠陥の補正を可能
にする。この供給は基板表面に熱フラッシュを受けさせ
ることにより引き起され、基板の照射は、堆積エンクロ
ージャ内にAsH2またはPH3の熱分解によって得ら
れるAS2ま九はP、の流れの存在において、タングス
テンハロゲンランプによって発生される。
AS  およびP2は■−v族の材料基板のいずれにも
かつと゛くにGaAs 、 XnP # Oに: X 
< 1およびO< y〈1のGax Inz−xA# 
yPz−yおよびAlxGax I” 1−x−yAs
に使用されることができる。
XnP基板の特別な揚台において、 Allの流れによ
る熱フラッシュ処理は、インジウムおよびヒSt−含有
する牛導体層を形成することにより、そのパッシベーシ
ョンの観点から基板表面の電子特性を著しく改善する。
前記層は10分の数ナノメータ(0,3〜3nm )の
厚さを有する。
熱フラッシュ奢よびV族の元素の供給の存続期間はIn
Pについては1〜10秒の間でありかつaaAsについ
ては3〜15秒の間である。基板上のフラッシュ放射に
よって引き起される温度はXnPについては500〜7
00℃の間かつGaAaについては700〜900℃の
間である。
基板表面調製工程はま危非常に薄い絶縁材料保護により
前記表面を被覆する工程を組み込むことができる。この
被覆工程は単独でまfc鉱先行の工程と組み合せて実施
されることができる。絶縁材料は基板の本来の酸化物と
反応したチッ化物または硫化物または数ナノメータの堆
積した二酸化ケイ素であっても良い。
基板表面のチッ化または硫化はタングステンハロゲンラ
ンプを使用することにより前記表面に熱フラッシュを受
けさせることによって好都合に行なわれる。InP基板
の場合において、熱フラッシュチッ化Fi NH5で3
〜10秒間600℃の温度で行なわれる。熱フラッシュ
硫化はGaAa基板について3〜15秒間550℃の温
度でかつInP基板について3〜10秒間300℃の温
度で8H2により行なわれる。
被覆層が810.からなるとき、この層の堆積は250
〜450℃の温度で酸素の存在において□81H,をク
ラッキングすることにより、または300〜500℃の
温度で酸素の存在において5i(oc2a、)、  を
クラッキングすることにより行なわれることができる。
また、それは、1985年の工fCallii ele
c、 Drv。
Lett、第6巻5.205に発表されたジエイ・ヌル
マン、ジエイ・ビー・クラシラスおよびニー・ガツトに
よる「薄いゲート誘電体の迅速熱処理:シリコンの酸化
」と題する文献に記載されているように、酸素雰囲気下
で熱的に酸化される、ドーピングされてない多結晶シリ
コン層の熱フラッシュによって引き起される高温CVD
による堆積によって行なわれることができる。
この8102層は約10分を越えることができる時間だ
け絶縁層の堆積に使用される高温に耐えるようにMIS
構造の能動層を形成するために保護され九基板を可能に
する。
基板表面被覆工程はまた、例えばMIS構造の能動層を
構成するため基板を保護する数ナノメータの!導体層の
エピタキシからなることができる。
この工程は熱フラッシュエツチング直後に行なわれる。
このエピタキシは有機金属蒸気の熱分解による高温度(
300℃)で行なわれかつMO(!VDとして知られか
つ他の堆積と同一堆積フレームにおいて行なわれること
ができる。この分解は連続加熱によるかまたは本発明に
よるタングステンハロゲンランプを使用することにより
行なわれる基板表面の熱フラッシュによって実施される
ことができる。
エピタキシされ九半導体層は厘−V族の材料基板を構成
する元素と一致または異なる厘族元素およびV族元素か
ら形成されることができる。例えば、 InPの場合に
、エピタキシされた層は工nd。
InAs  等からな9そしてGapsに関してはエピ
タキシされた層はGaAs、GaP 等からなることが
できる。
本発明によれば、■−v族の材料基板上に堆積される絶
縁層は数十ナノメータの厚さを有するドーピングされな
い多結晶ケイ素層、チッ化ケイ素層(s 1.N、)ま
たは二酸化ケイ素層(StO3)にすることができる。
ドーピングされてない多結晶ケイ素について、堆積は8
00〜1100℃の間の温度で81H4ま*t;j 8
iH2C12’iクラツキングすることにより実施され
ることができる。例えば、約33nmの厚さを有する前
記堆積は前記基板にタングステンノ・ロゲンランプを使
用する熱フラッシュを受けさせることにより実施される
。照射温度は5秒間で920℃である。
そのように使用されることができるこの多結晶ケイ素層
は、その場合に上述したヌルマン論文に記載されるよう
に、周期的な酸素ま7’Cはチッ素の存在において高温
で酸化またはチッ化されることができる。前記酸化また
はチッ化は同一堆積フレームにおいてタングステンハロ
ゲンランプを使用する基板の熱照射下で行なわれる。
さらに、その最も重要な点は後述する熱フラッシュによ
って引き起された高温で、幾つかのガスの化学反応によ
りチッ化物層または二酸化ケイ素層を直接堆積すること
ができる。
これらの化学反応の各々はタン゛ゲステンハロゲンラン
プによる熱照射を受けるとき基板が上昇される温度の関
数としてかつ種々のガス状成分の部分圧力の関数として
最適化されることができる。
絶縁体の堆積および照射の存続期間は所望の絶縁体の厚
さにより増大しかつ5〜120秒の範囲に及ぶ。
8102絶縁層の堆積に使用される化学反応は以下の表
1に示されかつ813N、絶縁層の堆積に使用される化
学反応は表2に示される。
表  1 ガス状混合物         堆積温度■81(OC
2H5)4+02600〜900Bill  + Co
2+ H21000〜130081(!l、 + N2
0         1000〜120081Br、 
+ N:ao          800〜10008
111  + Co2+ H2BO3〜11008iH
2C12+ N20        800〜゛900
8iH,+  N20               
     700〜80081H,+ 0.     
     450〜750表  2 ガス状混合物         堆積温度C08iH+
NH3700〜1100 番 81H2C12+ NH3700〜900これらすべて
の化学反応において、絶縁f#Iめ正しい成長率(10
〜1100n/min)g得るために、十分に薄めたケ
イ素を含有するガス状化合物が必要でありそして酸化ま
たはチッ化元素の凝度は高い。8102層の場合には、
02/81H4=10である。
上述した堆積反応のさらに他の詳細については例えば、
1977年4月のソリッド・ステート技術、63に発表
されたアール・ニスのロスラーによる「ボリチッ化物お
よび酸化物の低圧’CVDM造方法」と題する論文およ
び1977年のJ、 Vacm8ai、Tech、 1
4 、1064に発表されたダブリュー・ニー・プリジ
ンによる「種々の方法によって堆積され九訴電体フィル
ムの特性の比較」と題する論文を参照することができる
絶縁層はまた、300〜500℃の温度での酸素の存在
において混合物81H,十PH5Oクラッキングを使用
する、P2Oとして知られるリン化ケイ素からなること
ができる。かかる解決の利点は、絶縁層とは別に、V族
の元素を基板表面に供給しており、したがって上記供給
工程の必要を回避する。
前述された熱フラッシュ気相堆積法はトランジスタ、メ
モリ点、シフトレジスタ等のごときMIS構造の製造に
好都合に適用される。
この几め、本発明はまた、導電層がその上方にある電気
絶縁層を有し、基板の表面を調製する工程および絶縁層
の化学気相堆積を含む工程ならびに高温で導電層を堆積
する工程を有する璽−V族の材料基板上にuXsll造
を製造する方法に関する。
導電層は好都合には、同一堆積エンクロージャを使用す
る絶縁層の堆積直後に堆積され、し友がって周囲媒体に
よる汚染の危険を回避する。
導電層はタングステンハロゲンランプt−使用する熱フ
ラッシュ下で堆積されたリンで強くドーピングされた多
結晶ケイ素層にすることができる。
この堆積は例えば81H4およびPH5のクラッキング
から生じる。また、導電層はニッケル、タングステン、
モリブデン、タンタル等のごとき金iIからなることが
できる。
この金属IViiはその場合に本発明によるフラッシュ
照射、または1985年に、アールeジエイ・ガツトフ
ェルト、ジエイ・イー−グリーン、エツチ・シュロース
ペルク(M、R,8,ヒツツハ−y )により編集され
た「ビーム・インデユースト・ケミカル・プロセシーズ
」に発表されたティー−アール・ジャービスおよびエル
・アール・二z −カークによる「レーザ破壊化学蒸気
堆積による金属フィルム堆積」と題する論文に記載され
たよりなレーザ照射を使用する対応金属のカルボニルま
たは六フッ化物の熱分解によって形成されることができ
る。
多結晶ケイ素堆積のための熱フラッシュの存続期間およ
び金属層堆積のためのレーザ照射の存続期間は、所望の
導電層の厚さの結果として、5秒ないし数分の間である
。導tmを堆積するための温度は、その性質の結果とし
て、700〜950℃の間である。この導電層はまた、
多結晶ケイ累増およびタングステンまたはモリブデン層
を連続して堆積することによりモリブデンまたはタング
ステンケイ素化合物から製造されることができる。
高温で堆積されたタングステンまたはモリブデンは対応
するケイ素化合物を形成するように多結晶ケイ素と反応
する。
本発明の他の特徴および利点は添付図面に関連する以下
の非限定的な説明から推測されることができる。
簡単化の沈めに、以下の説明は工nP基板上に裏遺すれ
るMIS)ランジスタの製造に関する。しかしながら、
前述のごとく、より多くの全般的用途を有している。
第1図において、処理されるべきサンプル1は半絶縁I
nP基板2を有しており、該基板2はとくに鉄イオンで
ドーピングされかつその表面にMIS構造の能動層を構
成するドーピングされた領域6を備えている。層6はイ
オン注入4によって形成される。このイオン注入は5・
10 〜10  原子/dの用量でrsfJイオンによ
り発生される。n型イオンはケイ素、セレン、イオウ等
からなることができる。
イオン注入の代りに、MIS構造の能動層は本発明によ
るタングステンハロゲンランプを使用する表面の照射に
よって表面の連続加熱または熱フラッシュにより得られ
る有機金属材料、ホスフィンおよび/またはアルシンの
熱分解により基板2上への半導体層のエビタギシによっ
て製造されることができる。
K2b図にAで示される、本方法の次工程は、MIS構
造のゲート絶縁体を構成する絶縁層のそこへの堆積のた
めに基板の注入層60表面’t−g製することからなる
工程入は、第2a図に示されるように、ヒ素およびイン
ジウムに基礎を置いた単層8を形成するために、約1.
3・10   の真空がある第7図の冥窒エンクロージ
ャ32内のAI!H3の熱分解8aの結果として得られ
るAs、の流れに基板の注入表面を従わせてなる。この
工程Aはま九人気圧で行なわれることができる。
半導体層8は基板の注入表面6のV族元素での飽和を可
能にするが、高温での絶縁層の続いて起る堆積の間中の
注入表面の保護を可能にする。
基板の注入表面を熱照射に従わさせることにより実施さ
れる半導体層8の堆積は、第2b図に示されるように、
1〜10秒間650℃で行なわれる。この照射は第7図
のタングステンハロゲンランプ48によって発生される
。堆積8には、チッ素(第2b図)のごとき、中性ガス
を使用する真空エンクロージャの浄化が続く。
調製工程Aは、熱フラッシュによる高温での絶縁層の続
いて起る堆積の間中前記注入またはエピタキシ層の保護
を可能にする、基板の注入表面6またはエピタキシ膚の
自動被覆を構成する絶縁層10(第2a図)の半導体層
8上への堆積まで続く。
かくして、この自動被覆は基板の分解が発生する10秒
を越えることができる時間続いて起る良゛好な絶縁体の
堆積に望まれる高温に注入まfcニエピタキシ層6を耐
えさせる。
絶縁層10はとくに第2b図に示されるように3〜10
秒間450℃の温度で、または約1分間300℃で0.
の存在において81H,の熱分解10aによって得られ
た約6〜5nmの8102層である。
この13102層10の堆積はタングステンハロゲンラ
ンプを使用するサンプル1の表面の照射によって得られ
る。
チッ素による真空エンクロージャの浄化(第2b図)に
続いて、絶縁層10上には、MIS構造のゲート絶縁体
を形成する他の絶縁層12(第2a図〕の堆積B(第2
b図)が行なわれる。この50〜1100nの厚さの絶
縁層12はとくに、750℃の温度で、02(第2b図
)の存在において、81H4の熱分解12&により層1
0と同様に得られる8102層である。
絶縁層12の化学気相堆積の工程Bはタングステンハロ
ゲンランプによるサンプル1の表面の熱照射を使用して
行なわれる。熱照射の存続期間およびガス状混合物の作
用の存続期間は、8102層12の所望の厚さの結果と
して、5〜30秒の間で変化する。
第2b図にCで示される、本方法の次の工程は絶縁体1
2の表面上に導電層CMQ&図)を堆積することにより
MIS構造を完成することからなる。導電層14はとく
に、ティー・アール・ジャービスによる上述した論文に
記載されるように、タングステンカルボニルの熱分解が
続く900℃での81H4およびPH5のクラッキング
によって得られるタングステンケイ化物層である。この
熱分解はとくに、第2b図に示されるように、約10分
間900℃の温度でのレーザ照射により行なわれる。導
電N14の堆積のためのこの高温はまた、注入されたイ
オンを電気的に活性化させる、基板の注入表面6の熱ア
ニ+ IJソング実施を可能にする。
第3図に示されるように、本方法の次の工程はMIS構
造のゲートを製造するために、通常のリソグラフ法によ
って、層8,10,12.14の積重ねをエツチングす
ることからなる。このエツチングはMIERMI造のゲ
ートの寸法全画成する樹脂マスクを使用することにより
かつ前記層を化学的にかつ選択的にエツチングすること
により行なわれ1.これは従来良く知られている。
第4図に示されるように、これにはイオン注入16が続
き、エツチングされた層8〜14の積重ねは前記注入用
のマスクとして役立つ。基板2の上面およびエツチング
された積重ねの両側で、この注入、は、それぞれMIS
構造のソースおよびドレインを表わす2つの注入領域1
8および20の画成を可能にする。
この注入は10  原子/14の用量においてn型イオ
ン(at、s、se)で実施される。それには、上述し
たナラヤン論文に記載されるように、熱フラッシュによ
る注入イオンの電気的活性アニーリングが続く。この熱
照射はとくに約5秒間700℃で行なわれそしてタング
ステンハロゲンランプにより本発明にしたがって引き起
される。
第5図に示されるように、本発明の次の工程はMIS構
造のソース18およびドレイン20のそれぞれの接続2
2および24を作ることからなる。
これらの金属化22.24は樹脂を被覆する金槁の除去
に至る、樹脂の除去が続く、金桐の真空蒸着が続く樹脂
マスクを製造するリソグラフ工程によって前記金属化の
寸法の画成によりアルミニウムまたはチタン−金−ゲル
マニウムからなる。この手j−ハリフトオフと呼ばれる
第6図に示されるように、本発明の最終工程は完成構−
造上に絶縁パッシベーション層26を堆積してなる。こ
の層26はとくにゲート絶縁体12(工程B、第2b図
)と同一作業条件下で堆積された5io2からなり、そ
してこれは本発明によって、基板の非金属化領域28お
よび30を表面調製工程A(第2b図)に従わせた後堆
積される。
第7図は本発明による方法の実施を可能にする装置を略
示する。この装置は水平形状を有しかつ■−v族材料か
ら作られた被処理サンプル1が石英管内でその中に配置
される真空エンクロージャ32を組み込んでいる。サン
プル支持体は考え得る最低の熱慣性を有しなければなら
ずかつサンプルと接触すべきではない(例えばガスクッ
ションX絶縁層12かつ任意に導電層14の堆積のため
サンプルの表面のg製に必要なガスは構体の端部の一端
34に導入され、他端は例えばエンクロージャ32f:
真空下に置くのに使用される。
第7図は6本のガス供給パイプ36aないし56ff示
す。パイプ56aは例えばA s H3ま次はPH3の
ごときI−V族基板の表面にV族元素を供給するガスを
導入するのに使用される。パイプ56bは各ガス層化学
反応間で装置全体を浄化するために、不活性ガスまたは
チッ素のごとき中性ガスを導入するのに使用される。供
給パイプ56cはNH3および8H3のごとき硫化また
はチッ北ガスを導入するのに使用される。供給パイプ3
6dは表1および2に示されたケイ素のガスを導入する
のに使用される。供給パイプ36eは02のごとき、ガ
ス状酸素化化合物(表1および2参照)を導入するのに
便用される。最後に、供給パイプ36fはW(CO)6
  のごときガス状金嬌化合物を導入するのに使用され
る。
種々のガス用供給パイプ36a〜36fは′1子制御回
路40に接続された電気弁38を備えている。電子式読
取り回路44に接続された圧力ゲージ42はエンクロー
ジャ32内に現われる圧力の測定を可能にする。この測
定情報はコンピュータ46に接続され、その場合にこの
コンピュータ46は電気弁38の電子制御回路40を制
御する。
真空エンクロージャ32は、絶縁層の堆積かつ任意に導
電層の堆積の間中、基板の調製中に使用される種々の熱
フラッシュに、ランプに面するサンプル1を従わさせる
タングステンハロゲンランプオーブン48内に置かれる
タングステンハロゲンランプオープンはニー・ジー・ア
ソシエーツ(アメリカ合衆国カルフォルニア用ハロ・ア
ルド)による「マシン・ヒート・ハルス」オよ(fi 
A a T (フランス国メイラン、シュマン・ドウ・
マラシエ・ジルマド)による「マシン・アダツクス」に
よって構成されることができる。
エンクロージャ32内に配置された温度測定プローブ5
0(例えばサーモカップル型)はサンプルの温度の測定
を可能にする。測定された温Ifは加熱温度および熱照
射の存続期間を制御するために電子式読取り回路52t
−経てコンピュータ46に供給される。それゆえ、該コ
ンピュータ46は電源およびタングステンハロゲンラン
プ48用の電子制御回路54に接続される。
上述し几装置は、処理されるべき■−v族の材料基板の
性質、前記基板の表面調製工程の性質、絶縁層の堆積の
型式かつ任意にMIS構造用の導電層の堆積の型式の結
果として、堆積および熱照射温度、ならびにガス状流量
の自動調整を可能にする。
本発明は実施例に関連して非限定的な方法で前述されて
おりかつ実施例に対する変更は本発明の範囲を逸脱する
ことなしに考えることができる。
とくに、本発明を実施する次めの装置は水平形状に代え
て垂直形状を有することができる。
【図面の簡単な説明】
第1図、tJ42 a図、第2b図、第3図、巣4図、
第5図および!!6図は本発明によるMIS構造の種々
の製造工程を示し、第1図、第2a図ないし第6図はM
ISm造の垂直断面図、1E2a図は時間(1)の間の
、温度サイクル(T)およびMIS構造を製造するため
に堆積エンクロージャにガス全導入するためのサイクル
を示すグラフ図、第7図は本発明による方法を実施する
ための装置を示す概略図である。 図中、符号1はMIS構造、6はm−v族の材料基板、
10#′i絶縁材料、12は絶縁層、14は導電層、3
2は堆積エンクロージャ、48はタングステンハロゲン
ランプである。 代理人 弁理士 佐 々 木 清 隆ψ(外3名) 、q  リ  彎         −喝 史 (X−
1N 1寸

Claims (15)

    【特許請求の範囲】
  1. (1)III−V族の材料基板上への電気絶縁層の堆積方
    法において、少なくとも、前記基板(6)の表面を調製
    する第1工程(A)および高温で、すなわち前記基板表
    面の不一致分解温度を越える温度で前記絶縁層(12)
    を化学気相堆積する第2工程(B)からなり、それによ
    り前記工程(B)の間中、前記基板(6)が熱フラッシ
    ュに曝されることを特徴とするIII−V族の材料基板上
    への電気絶縁層の堆積方法。
  2. (2)前記第1工程(A)は前記基板(6)を熱フラッ
    シュに従わさせることにより行なわれることを特徴とす
    る特許請求の範囲第1項に記載のIII−V族の材料基板
    上への電気絶縁層の堆積方法。
  3. (3)前記第1および第2工程は同一エンクロージヤ内
    で行なわれることを特徴とする特許請求の範囲第1項に
    記載のIII−V族の材料基板上への電気絶縁層の堆積方
    法。
  4. (4)前記材料はGaAs,InP,0≦x≦1および
    0≦y≦1のGa_xIn_1_−_xAs_yP_1
    _−_yおよびAl_xGa_yIn_1_−_x_−
    _yAsの中から選ばれることを特徴とする特許請求の
    範囲第1項に記載のIII−V族の材料基板上への電気絶
    縁層の堆積方法。
  5. (5)前記基板(6)はタングステンハロゲンランプ(
    48)を使用する熱フラッシュを受けることを特徴とす
    る特許請求の範囲第1項に記載のIII−V族の材料基板
    上への電気絶縁層の堆積方法。
  6. (6)前記第1工程(A)は前記基板(6)の表面をエ
    ッチングする工程を伴なうことを特徴とする特許請求の
    範囲第1項に記載のIII−V族の材料基板上への電気絶
    縁層の堆積方法。
  7. (7)前記第1工程(A)は前記基板表面にV族元素を
    供給する工程(8a)を有することを特徴とする特許請
    求の範囲第1項に記載のIII−V族の材料基板上への電
    気絶縁層の堆積方法。
  8. (8)前記第1工程(A)は前記基板(6)の表面を絶
    縁材料(10)で被覆する工程(10a)を有すること
    を特徴とする特許請求の範囲第1項に記載のIII−V族
    の材料基板上への電気絶縁層の堆積方法。
  9. (9)前記第1工程(A)は前記基板の表面上への半導
    体層のエピタキシ工程を伴なうことを特徴とする特許請
    求の範囲第1項に記載のIII−V族の材料基板上への電
    気絶縁層の堆積方法。
  10. (10)前記絶縁層(12)はドーピングされない多結
    晶ケイ素層、チッ化ケイ素層または二酸化ケイ素層であ
    ることを特徴とする特許請求の範囲第1項に記載のIII
    −V族の材料基板上への電気絶縁層の堆積方法。
  11. (11)前記第2工程(B)は熱フラッシュ下で前記基
    板表面上に多結晶ケイ素層を堆積し、次いで前記ケイ素
    層を熱的に酸化またはチッ化することを特徴とする特許
    請求の範囲第1項に記載のIII−V族の材料基板上への
    電気絶縁層の堆積方法。
  12. (12)導電層(14)がその上方にある電気絶縁層(
    12)を含んでいるIII−V族材料基板(2)上へのM
    IS構造の製造方法において、前記絶縁層(12)が、
    少なくとも前記基板の表面を調製する第1工程と高温で
    、すなわち前記基板表面の不一致分解温度を越える温度
    で化学気相堆積する第2工程からなりそれにより前記第
    2工程の間中前記基板が熱フラッシュに曝される方法に
    よつて堆積され、次いで前記導電層(14)が前記絶縁
    層上に高温で堆積されることを特徴とするIII−V族の
    材料基板上へのMIS構造の製造方法。
  13. (13)前記導電層(14)は強くドーピングされた多
    結晶ケイ素からなりそして前記構造(1)の表面は前記
    導電層の堆積と同時に熱フラッシュを受けることを特徴
    とする特許請求の範囲第12項に記載のIII−V族の材
    料基板上へのMIS構造の製造方法。
  14. (14)前記導電層(14)は金属からなりかつ該層は
    前記金属のカルボニルまたは六フッ化物の熱分解によつ
    て堆積されることを特徴とする特許請求の範囲第12項
    に記載のIII−V族の材料基板上へのMIS構造の製造
    方法。
  15. (15)前記絶縁層(12)および前記導電層(14)
    の堆積は同一堆積エンクロージヤ(32)内で行なわれ
    ることを特徴とする特許請求の範囲第12項に記載のI
    II−V族の材料基板上へのMIS構造の製造方法。
JP62269500A 1986-10-27 1987-10-27 3−5族の材料基板上への電気絶縁層の堆積方法およびこれを利用したmis構造の製造方法 Pending JPS63172431A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008540313A (ja) * 2005-05-11 2008-11-20 サレイ ナノシステムズ リミテッド ナノ構造体生成方法および装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68925879T2 (de) * 1988-12-21 1996-10-02 At & T Corp Thermisches Oxydierungsverfahren mit verändertem Wachstum für dünne Oxide
JP3660391B2 (ja) * 1994-05-27 2005-06-15 株式会社東芝 半導体装置の製造方法
FR2721752B1 (fr) 1994-06-22 1996-09-13 Yves Nissim Procédé de réalisation d'une matrice de composants à puits quantiques de structure verticale cmmandable électriquement.
JPH1154438A (ja) * 1997-07-31 1999-02-26 Matsushita Electron Corp 立方晶窒化物半導体装置およびその製造方法
US5935650A (en) * 1997-10-17 1999-08-10 Lerch; Wilfried Method of oxidation of semiconductor wafers in a rapid thermal processing (RTP) system
WO2002073696A1 (fr) * 2001-03-12 2002-09-19 Hitachi, Ltd. Procede pour fabriquer un dispositif semi-conducteur a circuit integre
EP1359614A1 (en) * 2002-05-02 2003-11-05 Agilent Technologies, Inc. - a Delaware corporation - Semiconductor substrates and structures with an oxide layer
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) * 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8183556B2 (en) 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic
US8143646B2 (en) * 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7842587B2 (en) * 2008-01-30 2010-11-30 Freescale Semiconductor, Inc. III-V MOSFET fabrication and device
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US11270911B2 (en) * 2020-05-06 2022-03-08 Applied Materials Inc. Doping of metal barrier layers
US11587873B2 (en) 2020-05-06 2023-02-21 Applied Materials, Inc. Binary metal liner layers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4081313A (en) * 1975-01-24 1978-03-28 Applied Materials, Inc. Process for preparing semiconductor wafers with substantially no crystallographic slip
JPS56100412A (en) * 1979-12-17 1981-08-12 Sony Corp Manufacture of semiconductor device
US4371587A (en) * 1979-12-17 1983-02-01 Hughes Aircraft Company Low temperature process for depositing oxide layers by photochemical vapor deposition
JPS5710240A (en) * 1980-06-20 1982-01-19 Sony Corp Forming method of insulating film
US4532695A (en) * 1982-07-02 1985-08-06 The United States Of America As Represented By The Secretary Of The Air Force Method of making self-aligned IGFET
US4698486A (en) * 1984-02-28 1987-10-06 Tamarack Scientific Co., Inc. Method of heating semiconductor wafers in order to achieve annealing, silicide formation, reflow of glass passivation layers, etc.
DE3680623D1 (de) * 1985-02-28 1991-09-05 Sony Corp Verfahren zur herstellung isolierender oxid-schichten auf einem halbleiterkoerper.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008540313A (ja) * 2005-05-11 2008-11-20 サレイ ナノシステムズ リミテッド ナノ構造体生成方法および装置
JP2013014507A (ja) * 2005-05-11 2013-01-24 Surrey Nanosystems Ltd ナノ構造体生成方法および装置

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Publication number Publication date
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US4914059A (en) 1990-04-03
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EP0266268B1 (fr) 1992-07-22
FR2605647B1 (fr) 1993-01-29
FR2605647A1 (fr) 1988-04-29
DE3780562D1 (de) 1992-08-27

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