JPS63169767A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は逆スタガード型の薄膜トランジスタを製造する
に際して、レーザドーピング法によってソース電極及び
ドレイン電極をゲート電極に対して自己整合的に形成す
ることにより、寄生容量やリーク電流を低減することを
可能とするものである。
に際して、レーザドーピング法によってソース電極及び
ドレイン電極をゲート電極に対して自己整合的に形成す
ることにより、寄生容量やリーク電流を低減することを
可能とするものである。
本発明は薄膜トランジスタの製造方法に関する。
薄膜トランジスタ（Ｔ Ｐ Ｔ）は液晶等のスイッチン
グ素子に用いられるが、液晶テレビ等では、１個の液晶
パネル内に数万個に及ぶＴＰＴを配設する必要があるた
め、微細化が進み、寄生容量やリーク電流の少ないＴＰ
Ｔを、再現性よく安定して製造し得ることが重要である
。
グ素子に用いられるが、液晶テレビ等では、１個の液晶
パネル内に数万個に及ぶＴＰＴを配設する必要があるた
め、微細化が進み、寄生容量やリーク電流の少ないＴＰ
Ｔを、再現性よく安定して製造し得ることが重要である
。
従来の逆スタガード型薄膜トランジスタの製造方法を第
３図（ａ）〜（ｄ）に示す。
３図（ａ）〜（ｄ）に示す。
まず同図（ａ）に示すように、ガラス基板１のような透
光性絶縁基板上に、チタン（Ｔｉ）のような不透明な導
電材料層からなるゲート電極２を、所定のパターンに従
って選択的に形成した後、プラズマ化学気相成長（Ｐ−
ＣＶＤ）法により窒化シリコン（Ｓ ｉ Ｎ）層のよう
なゲート絶縁膜３． ａ−３ｉ：Ｈからなる活性層４
及びｎ″Ｓｉ３１層５する。
光性絶縁基板上に、チタン（Ｔｉ）のような不透明な導
電材料層からなるゲート電極２を、所定のパターンに従
って選択的に形成した後、プラズマ化学気相成長（Ｐ−
ＣＶＤ）法により窒化シリコン（Ｓ ｉ Ｎ）層のよう
なゲート絶縁膜３． ａ−３ｉ：Ｈからなる活性層４
及びｎ″Ｓｉ３１層５する。
次いで同図（ｂ）に示すように、ソース及びドレイン電
極となるアルミニウム（Ａｌ）層６を、電子ビーム（Ｅ
Ｂ）蒸着法によって被着せしめる。
極となるアルミニウム（Ａｌ）層６を、電子ビーム（Ｅ
Ｂ）蒸着法によって被着せしめる。
続いて同図ｔｃ＞に示すように、ゲート電極２上部に開
口を有するレジスト膜７を形成し、次いで同図（ｄ）に
示すように、このレジスト膜７をマスクとして、上記Ａ
１層６の露出部及びその直下のｎ゛ＳｉＳｉ層５チング
除去する。ゲート電極２の上部で分離されたＡ２層６と
ｎ″Ｓｉ３１層５体は、それぞれソース電極１１．
ドレイン電極１１″を構成する。
口を有するレジスト膜７を形成し、次いで同図（ｄ）に
示すように、このレジスト膜７をマスクとして、上記Ａ
１層６の露出部及びその直下のｎ゛ＳｉＳｉ層５チング
除去する。ゲート電極２の上部で分離されたＡ２層６と
ｎ″Ｓｉ３１層５体は、それぞれソース電極１１．
ドレイン電極１１″を構成する。
このような従来の製造方法では、マスク合わせのマージ
ン（２μｍ程度）だけゲート電極２とソース電極１１．
ドレイン電極１１°間に重なりが生じ、ＴＰＴの寄生容
量やリーク電流が生じ、特にＴＰＴの微細化に際して問
題となる。
ン（２μｍ程度）だけゲート電極２とソース電極１１．
ドレイン電極１１°間に重なりが生じ、ＴＰＴの寄生容
量やリーク電流が生じ、特にＴＰＴの微細化に際して問
題となる。
従来の薄膜トランジスタではゲート電極とソース、ドレ
イン電極の重なりがフォトリソグラフィ工程の位置合わ
せマージンで決まるため、寄生容量及びリーク電流を低
減することが困難であり、特に大面積にわたって微細な
ＴＰＴを形成する場合、大きな問題となった。
イン電極の重なりがフォトリソグラフィ工程の位置合わ
せマージンで決まるため、寄生容量及びリーク電流を低
減することが困難であり、特に大面積にわたって微細な
ＴＰＴを形成する場合、大きな問題となった。
本発明の目的は上記問題点に鑑みて、ゲート電極とソー
ス、ドレイン電極との位置ずれがなく、従って位置合わ
せマージンを極力低減し得る薄膜トランジスタの製造方
法を提供することにある。
ス、ドレイン電極との位置ずれがなく、従って位置合わ
せマージンを極力低減し得る薄膜トランジスタの製造方
法を提供することにある。
本発明は第１図に示すように、■族元素を含む所定の反
応ガス中で、不透明導電材料よりなるゲート電極２と、
その上にゲート絶縁膜３．半導体材料よりなる活性層４
が形成された透光性絶縁基板１の背面からレーザ光１１
を照射することにより化学気相成長法を施す工程を含む
ことを特徴とする。
応ガス中で、不透明導電材料よりなるゲート電極２と、
その上にゲート絶縁膜３．半導体材料よりなる活性層４
が形成された透光性絶縁基板１の背面からレーザ光１１
を照射することにより化学気相成長法を施す工程を含む
ことを特徴とする。
上記レーザ光１１は不透明導電材料からなるゲート電極
２は透過しないが、その他の部分ではゲート絶縁膜３及
び半導体材料からなる活性層１１を透過し、Ｖ族元素を
含む反応ガスを照射する。反応ガスはレーザ光の照射を
受けると分解して、Ｖ族元素を解離する。この現象は活
性層表面近傍で生じ、従って解離されたＶ族元素は活性
層内に拡散し、この結果活性層４の表面はｎ゛型となる
。
２は透過しないが、その他の部分ではゲート絶縁膜３及
び半導体材料からなる活性層１１を透過し、Ｖ族元素を
含む反応ガスを照射する。反応ガスはレーザ光の照射を
受けると分解して、Ｖ族元素を解離する。この現象は活
性層表面近傍で生じ、従って解離されたＶ族元素は活性
層内に拡散し、この結果活性層４の表面はｎ゛型となる
。
上記過程（レーザ・ドーピング）はレーザ光が透過した
部分で起こるので、ソース、ドレイン電極であるｎ゛層
はゲート電極に自己整合的に形成され、位置ずれかない
ため、ゲートソース、ドレイン電極の重なりを最小限と
することができ、寄生容量、リーク電流を低減できる。
部分で起こるので、ソース、ドレイン電極であるｎ゛層
はゲート電極に自己整合的に形成され、位置ずれかない
ため、ゲートソース、ドレイン電極の重なりを最小限と
することができ、寄生容量、リーク電流を低減できる。
以下本発明の一実施例を、第２図（ａ）〜（ｄ）を参照
しながら説明する。
しながら説明する。
第２図（ａｌ〜（ｄ）は、本発明の一実施例の製造工程
を示す図であって、（ａ）の工程において透光性絶縁基
板１例えばガラス基板１上に、Ｔｉのような不透明な導
電材料からなる厚さ約３００人のゲート電極２を、所定
のパターンに従って選択的に形成した後、プラズマ化学
気相成長（Ｐ−ＣＶＤ）法により、上記ゲート電極２を
被覆するゲート絶縁膜。
を示す図であって、（ａ）の工程において透光性絶縁基
板１例えばガラス基板１上に、Ｔｉのような不透明な導
電材料からなる厚さ約３００人のゲート電極２を、所定
のパターンに従って選択的に形成した後、プラズマ化学
気相成長（Ｐ−ＣＶＤ）法により、上記ゲート電極２を
被覆するゲート絶縁膜。
例えば厚さ約３０００人のＳｉＮ層３．その上に更に厚
さ約１０００人のａ−３ｉ：）ｌからなる活性層４を形
成する。
さ約１０００人のａ−３ｉ：）ｌからなる活性層４を形
成する。
上記ＳｉＮ層３の成長は、Ｎ）（、（流量凡そ８０ｓｃ
ｃｍ）と２０％ＳｉＨ４（流量約５０ｓｅｃｍ）を反応
ガスとし、反応室内圧力凡そ０．Ｉ Ｔｏｒｒの条件下
で約２００ Ｗの高周波電力を加えて行い、この後、反
応室内に導入するガスを、２０％５ｉＨ４（流量約２０
０ｓｅｃｍ）に切り換え、室内圧力約０．５ Ｔｏｒｒ
（７）もとて凡そ６０Ｗの高周波電力を加えることに
より、ａ−３ｉ：Ｈ層４を成長させる。
ｃｍ）と２０％ＳｉＨ４（流量約５０ｓｅｃｍ）を反応
ガスとし、反応室内圧力凡そ０．Ｉ Ｔｏｒｒの条件下
で約２００ Ｗの高周波電力を加えて行い、この後、反
応室内に導入するガスを、２０％５ｉＨ４（流量約２０
０ｓｅｃｍ）に切り換え、室内圧力約０．５ Ｔｏｒｒ
（７）もとて凡そ６０Ｗの高周波電力を加えることに
より、ａ−３ｉ：Ｈ層４を成長させる。
ここまでは従来の製造方法と何ら変わるところはない。
上記Ｐ−ＣＶＤ法を実施した後、反応室の真空を破るこ
となく、反応ガスを更にホスフィン（ＰＨ１）に切り換
え、室内圧力を約０．５ Ｔｏｒｒとし、同図（ｂｌに
見られるように、ガラス基板ｌの背面から１００Ｗのア
ルゴン（Ａｒ）レーザ光１１を約２０分程照射する。
となく、反応ガスを更にホスフィン（ＰＨ１）に切り換
え、室内圧力を約０．５ Ｔｏｒｒとし、同図（ｂｌに
見られるように、ガラス基板ｌの背面から１００Ｗのア
ルゴン（Ａｒ）レーザ光１１を約２０分程照射する。
Ａｒレーザ光１１はゲート電極２によって遮られるが、
その他の部分は透過して室内雰囲気のＰＨｓを照射する
。ＰＨ３はＡｒレーザ光１１の照射を受けると分解し、
Ｐ （燐）ラジカルが生起される。
その他の部分は透過して室内雰囲気のＰＨｓを照射する
。ＰＨ３はＡｒレーザ光１１の照射を受けると分解し、
Ｐ （燐）ラジカルが生起される。
このように生起されたＰラジカルは通常のＰ−ＣＶＤ法
と同様にａ−３ｉ：Ｈｉｉ４表面にドーピングされ、ａ
−５ｉｓＨ層４の表面層をｎ゛型に変換する。
と同様にａ−３ｉ：Ｈｉｉ４表面にドーピングされ、ａ
−５ｉｓＨ層４の表面層をｎ゛型に変換する。
本実施例ではこのようにして、厚さ凡そ３００人のコン
タクト層となるドーピング層（ｎ″Ｓｔ層）５が形成さ
れる。
タクト層となるドーピング層（ｎ″Ｓｔ層）５が形成さ
れる。
本実施例ではゲート電極２で遮光された部分にはＰはド
ーピングされないので、ｎ″″Ｓｉ″８１層５電極２に
対して自己整合的に形成され、従って両者の位置ずれを
生じることはない。
ーピングされないので、ｎ″″Ｓｉ″８１層５電極２に
対して自己整合的に形成され、従って両者の位置ずれを
生じることはない。
本工程におけるレーザ光１１としては、Ａｒレーザ光の
ほか、Ｎ２レーザ光を用いることもできる。
ほか、Ｎ２レーザ光を用いることもできる。
また■族元素を含む反応ガスとしてＰＨ，のほかに、ア
ルシン（ＡｓＨａ）等を用いてもよい。
ルシン（ＡｓＨａ）等を用いてもよい。
これ以後の工程は通常の製造工程に従って進めてよく、
即ち同図（Ｃ）に示すように、Ａ１層６をＥＢ蒸着法に
より形成した後、レジスト膜７をマスクとしてＡ１層６
の露出部をエツチング除去し、これによって同図（ｄ）
に見られるように、本実施例による薄膜トランジスタが
完成する。上記エツチング工程の後に残留したＡ１層６
とその下層のｎ゛Ｓｔｂ ン電極１１′を構成する。
即ち同図（Ｃ）に示すように、Ａ１層６をＥＢ蒸着法に
より形成した後、レジスト膜７をマスクとしてＡ１層６
の露出部をエツチング除去し、これによって同図（ｄ）
に見られるように、本実施例による薄膜トランジスタが
完成する。上記エツチング工程の後に残留したＡ１層６
とその下層のｎ゛Ｓｔｂ ン電極１１′を構成する。
なお上記工程におけるマスクの位置合わせは、ｎ″Ｓｉ
Ｓｉ層５てソース、ドレイン領域が決定されているので
、上層のＡ１層６が下層のｎ゛Ｓｔｂ 従ってＡ１層６は２μｍ程度の合わせマージンをもって
形成すれば、ゲート電極２とソース電極１１及びドレイ
ン電極１１′間の重なりはなく、また、ｎ”Ｓｉ層５の
導電率σ４１０−” （Ω−’ｃｍ−’）。
Ｓｉ層５てソース、ドレイン領域が決定されているので
、上層のＡ１層６が下層のｎ゛Ｓｔｂ 従ってＡ１層６は２μｍ程度の合わせマージンをもって
形成すれば、ゲート電極２とソース電極１１及びドレイ
ン電極１１′間の重なりはなく、また、ｎ”Ｓｉ層５の
導電率σ４１０−” （Ω−’ｃｍ−’）。
チャネル幅Ｌ−１００μｍとすれば、コンタクト抵抗は
凡そ１０’Ω程度であり、ＯＮ抵抗１０ｆ′Ωに比べて
十分小さい。このように本実施例により良好なコンタク
ト特性を有するＴＰＴが得られる。
凡そ１０’Ω程度であり、ＯＮ抵抗１０ｆ′Ωに比べて
十分小さい。このように本実施例により良好なコンタク
ト特性を有するＴＰＴが得られる。
以上説明した如く本発明によれば、ＴＰＴのソース電極
及びドレイン電極を構成するｎゝＳｉ層（コンタクト層
）を、レーザ光を照射しながら化学気相成長させること
によって形成するので、ゲート絶縁膜、活性層の形成に
引き続いて同一装置内で、真空を破ることなく連続的に
形成できる。
及びドレイン電極を構成するｎゝＳｉ層（コンタクト層
）を、レーザ光を照射しながら化学気相成長させること
によって形成するので、ゲート絶縁膜、活性層の形成に
引き続いて同一装置内で、真空を破ることなく連続的に
形成できる。
従って各層間の界面特性が良好となるばかりでなく、工
程が簡単化され、また、ＴＰＴのゲート電極とソース電
極、ドレイン電極が自己整合して形成され、余分な重な
りがないため、ＴＰＴの寄生容量、リーク電流を低減す
ることができ、微細化したＴＰＴでも十分な特性を得る
ことができる。
程が簡単化され、また、ＴＰＴのゲート電極とソース電
極、ドレイン電極が自己整合して形成され、余分な重な
りがないため、ＴＰＴの寄生容量、リーク電流を低減す
ることができ、微細化したＴＰＴでも十分な特性を得る
ことができる。
第１図は本発明の原理説明図、
第２図（ａｌ〜（ｄｌは本発明一実施例説明図、第３図
（ａ）〜（ｄ）は従来のＴＰＴの製造方法説明図である
。 図において、ｌは透光性絶縁基板、２は不透明導電材料
からなるゲート電極、３はゲート絶縁膜、４はａ−３ｉ
：Ｈからなる活性層、５はｎ゛型半導体層（ｎ″Ｓｔ層
）、６はＡ１層、１１はレーザ光を示す。 ／￥発明原理鑓明Ｔ 第１図 ４１ り１ ／１ へ１ 本発明−虹施例説明図 第２図
（ａ）〜（ｄ）は従来のＴＰＴの製造方法説明図である
。 図において、ｌは透光性絶縁基板、２は不透明導電材料
からなるゲート電極、３はゲート絶縁膜、４はａ−３ｉ
：Ｈからなる活性層、５はｎ゛型半導体層（ｎ″Ｓｔ層
）、６はＡ１層、１１はレーザ光を示す。 ／￥発明原理鑓明Ｔ 第１図 ４１ り１ ／１ へ１ 本発明−虹施例説明図 第２図
Claims (1)
- 逆スタガード型薄膜トランジスタを製造するに際し、透
光性絶縁基板（１）上に不透明なゲート電極（２）を所
定のパターンに従って形成した後、該ゲート電極上を含
む前記透光性絶縁基板上に化学気相成長法によりゲート
絶縁膜（３）とその上に半導体材料よりなる活性層（４
）を形成し、しかる後Ｖ族元素を含む雰囲気中で前記透
光性絶縁基板の背面からレーザ光を照射して化学気相成
長法を施すことにより、前記活性層表面にＶ族元素をド
ーピングしてｎ＾＋半導体層（５）を形成する工程を含
むことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002491A JPS63169767A (ja) | 1987-01-07 | 1987-01-07 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002491A JPS63169767A (ja) | 1987-01-07 | 1987-01-07 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169767A true JPS63169767A (ja) | 1988-07-13 |
Family
ID=11530832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002491A Pending JPS63169767A (ja) | 1987-01-07 | 1987-01-07 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169767A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0416798A2 (en) * | 1989-09-04 | 1991-03-13 | Canon Kabushiki Kaisha | Manufacturing method for semiconductor device |
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6500703B1 (en) | 1993-08-12 | 2002-12-31 | Semicondcutor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP2008103704A (ja) * | 2006-09-22 | 2008-05-01 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1987
- 1987-01-07 JP JP62002491A patent/JPS63169767A/ja active Pending
Cited By (10)
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