KR19980018344A - 단결정 반도체 기판상의 박막 증착 방법 - Google Patents

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그렌 디. 윌크
지 웨이
로버트 엠. 월레이스
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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

단결정 실리콘 기판에 박막에 대한 표면 처리와 박막을 형성하는 방법이 개시된다. 본 방법의 한 실시예는 적어도 하나의 기판 영역에 산화된 실리콘층(네티브(native) 산화물일 수 있음)을 형성하고, 산화물 표면에 실리콘-함유 플럭스를 공급하면서 진공하에 기판을 열적으로 어닐링하여, 산화된 실리콘층을 제거하는 것을 포함한다. 바람직하게, 산화된 실리콘층의 제거직후에 박막이 형성된다. 실리콘-함유 플럭스는 바람직하게 산화된 실리콘층의 상부에 실리콘-함유층을 증착하기에 불충분하고, 또한 실리콘 기판과 산화된 실리콘층사이의 SiO-형성 반응을 실질적으로 억제하기에 충분하다. 본 발명의 방법은 800℃ 미만의 온도에서 하부 실리콘 기판과의 극히 매끄러운 인터페이스(0.1㎚ rms 거칠기)를 갖는 막의 성장 또는 증착을 가능하게 하고, 약 5㎚ 미만의 두께를 갖는 초박막의 증착에 이상적으로 적합하다.

Description

단결정 반도체 기판상의 박막 증착 방법
본 발명은 총체적으로 반도체 제조 방법에 관한 것으로, 특히, 실리콘상의 박막의 표면 처리, 표면 클리닝, 및 증착에 관한 것이다.
미세전자 회로는 전형적으로 단결정 실리콘 기판에 제조된다. 그와 같은 회로의 제조는 박막으로 증착되거나 성장되는 다양한 이종 물질이 정확한 패턴으로 실리콘 기판에 접촉하는 것을 필요로 한다. 예를 들면, 실리콘 기판에 형성된 전계 효과 트랜지스터는 트랜지스터의 채널 영역위에 덮히는 절연 게이트 유전체 박막을 필요로 하고, 또한 이 채널 영역의 반대면 기판에 몇몇 전도성 접촉부를 형성하는 막을 필요로 할 수 있다.
미세전자 산업은 끊임없이 미세전자 회로의 성능을 증가시키고, 전력 소비를 감소시키고, 단위당 비용을 감소시키고자 노력한다. 이러한 목표를 달성하기 위해, 회로는 전형적으로 과거 회로보다는 실리콘 기판에 보다 작은 장치를 집적하는데, 많은 경우에 있어, 이는 실리콘 기판에 접촉하는 보다 얇은 막을 포함한다.
장치의 소형화는 원자 스케일로 현재 기판과 증착된 막사이의 인터페이스의 속성이 중요하게 되는 수준에 근사하고 있다.
현재 계속되는 미세전자 회로의 소형화를 진행하기 위한 결정적인 문제들중 하나는 게이트 유전체로서 사용되는 초박막의 균일성으로 알려져 있다. 예를 들면, SiO2가 약 3㎚ 미만의 두께를 갖는 게이트 유전체로 사용되는 경우, 실리콘 기판과 위에 놓이는 SiO2층사이의 원자 인터페이스의 거칠기는 장치의 신뢰성과 성능에 크게 영향을 미칠 수 있다. 심지어는 이 인터페이스에서 약 0.1㎚의 작은 양의 불균일성 조차도, 장치에 게이트 유전체 파괴 전계와 캐리어 이동도를 상당히 감소시킬 수 있다.
박막 형성을 위한 현재의 저온 방법은 전형적으로 저온에서 불균일한 원자-레벨 인터페이스를 만드는 것으로 알려져 있다. 예를 들면, 막 증착 바로 전에 통상적으로 수행된 산성 에칭 단계는 약 0.4㎚의 rms 거칠기를 갖는 언스텝(unstepped) 실리콘 표면을 남긴다. 저온(예를 들면, 800℃)에서 네티브 산화물의 열적 방출과 같은, 다른 표면 처리 방법은 수 나노미터(nanometers)의 깊이와 약 반 마이크론 폭에 이르는 범위의 핀홀을 만든다. 반대로, 본 발명은 800℃ 미만의 온도에서 핀홀이 없으며, 0.05㎚만큼이나 작은 측정된 rms 거칠기를 가지며, 고온(다. 00℃) 어닐링 단계로 형성된 것과 유사한 표면 구조를 갖는 처리된 표면을 형성하는데 사용될 수 있다.
본 발명은 하부의 실리콘 기판과 원자적으로 평탄하고 균일한 인터페이스를 갖는 박막의 후속 성장을 위해 실리콘 표면을 처리하기 위한 저온 공정을 포함한다. 이 공정은 단결정 실리콘 기판의 영역에 산화된 실리콘층을 형성하거나, 그와 같은 기판에 미리 준비된 산화된 실리콘층을 제공하는 단계를 포함할 수 있다. 이 공정은 진공에 기판을 배치하고, 다음에 산화된 실리콘층 상부에 실리콘-함유층을 증착하기에 불충분하지만 실리콘 기판과 상기 산화된 실리콘층사이의 SiO-형성 반응을 실질적으로 억제하는데 충분한 플럭스로 기판에 실리콘-함유 플럭스를 제공하는 단계를 더 포함한다. 이 플럭스는 산화된 실리콘층이 기판 영역으로 부터 제거될 때까지 계속 진행된다. 다음에 바람직하게 진공을 흐트러 뜨리지 않고, 소정 화합물의 박막이 원자적으로 평탄, 단일 원자-높이의 스텝된(steppted) 실리콘 표면에 증착되거나 성장될 수 있게 된다.
가장 간단한 실시예로, 산화된 실리콘층은 네티브 산화물층이지만, 또한 산화된 실리콘층은 의도하는대로 성장될 수 있다. 실리콘-함유 플럭스는 바람직하게 약 640℃에서 1050℃의 온도 범위로 공급되고 기판이 약 780℃의 온도에 도달시 또는 도달하기 전에 시작된다. 첫번째 실시예에서, 실리콘-함유 플럭스는 물리 기상 증착법은, 예를 들면, 스파터링 또는 증착에 의해 기판에 공급된다. 대체 실시예에서, 실리콘-함유 플럭스가 화학 기상 증착법에 의해 기판에 공급된다.
본 발명은 게이트 유전체, 예를 들면, 실리콘 이산화물, 실리콘 질화물, 탄탈륨 펜트옥사이드, 티타늄 이산화물, 티탄산 바륨, 티탄산 스트론튬, 티탄산 비스무트, 및 그 조합; 다른 절연막; 전도막, 예를 들면, 금속, 금속 실리사이드, 및 폴리실리콘; 반도체막; 및 Si-기본 공진 터널링 장치에 관련된 터널 장벽의 증착에 적용한다. 본 발명의 방법이 고온 어닐링의 단계가 필요없이 막과 기판사이에 극히 매끄러운 인터페이스를 만들기 때문에, 본 발명은 그위에 부분적으로 형성된 미세전자 장치를 갖는 기판에 막을 증착하는데 특별히 적용한다.
도 1은 산화된 실리콘층이 그 위에 증착되거나 성장된 기판의 단면도.
도 2는 화학적 에칭에 의해 상기 산화된 실리콘층의 제거후, 도 1에 도시된 형태의 기판의 단면도.
도 3은 저온 열방출에 의해 상기 산화된 실리콘층의 제거후, 도 1에 도시된 형태의 기판의 단면도.
도 4는 본 발명의 제1 실시예에 따른 막 형성을 위한 시간-온도 곡선.
도 5a-5c는 패턴화된 기판에 얇은 게이트 산화물을 형성하기 위한, 본 발명의 하나의 실시예의 몇몇 단계에서의 기판의 단면도.
도 6은 본 발명의 제2 실시예의 하나의 단계에서의 기판의 단면도.
도 7은 본 발명을 실시하는데 유용한 압력-온도 조건의 범위를 나타내는 위상도.
도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판
12 : 실리콘층
18 : 핀홀
20 : 기판 표면 영역
30 : 초박막 게이트 산화물
40 : 필드 산화물
42 : 표면
44 : 캡층
다양한 특징과 장점을 포함하는 본 발명이 다음의 도면을 참조하여 가장 잘 이해될 수 있다.
몇몇 용어는 이하에 사용되는 바와 같이 다음과 같이 정의된다. 여기에서 네티브 산화물(native oxide)라는 용어는 제어된 조건하에 성장되지 않는 막을 의미하는 것으로 정의되는데, 이는 실리콘 산화물(실질적으로 SiOx인 조성물을 갖는 막, x가 1과 2사이에 값를 포함하는)로 실질적으로 구성되고 약 5㎚ 미만의 두께를 갖는다. 여기에서 실리콘 플럭스(flux)라는 용어는 단위 면적당 단위 초당 기판에 충돌하는 제어된 실리콘 원자수를 의미하는 것으로 정의된다. 플럭스는 개별적인 실리콘 원자를 포함하거나, 또는 실레인, 다이실레인(disilane), 또는 실리콘 테트라클로라이드(tetracholride)와 같은 반응성 종류의 분자로 함유될 수 있다. 등가율은 만약 플럭스가 에피텍셜(epitaxial) 성장 조건하에 순수 단결정 기판으로 향하게 될 때 관찰될 에피텍셜 성장률로 표현된 실리콘 플럭스이다. 만약 그 비율이 억제 요소에 의해 적어도 반으로 감소되면 반응이 실질적으로 억제된다. 그리고 여기에서 진공은 압력이 대기압의 10분의 1 미만인 공간을 의미하는 것으로 정의된다.
단결정 실리콘은 극히 반응성이고, 결과적으로 거의 항상 임의 종류의 막으로 덮힌다. 베어(bare) 실리콘 표면은 탄소물과 같은 다른 종류의 미량 원소를 함유한 얇고(전형적으로 두께 5㎚ 미만) 저품질의 네티브 산화물층을 형성하기 위해 대기중의 산소와 용이하게 반응한다. 일부의 경우로, 베어 기판에 얇은 보호 산화물 또는 질화물층을 의도하는 대로 형성함으로써 이 층이 형성되는 것을 피할 수 있다. 도 1은 표면(11)에 실리콘-산화된 실리콘 인터페이스와 함께 형성된 산화된 실리콘층(다. )(네티브 또는 보호 산화물일 수 있음)을 갖는 실리콘 기판(10)을 도시한다.
실리콘 기판(10)에 직접 박막의 증착은, 바람직하게 막형성 바로 전에, 산화된 실리콘(다. )의 제거를 필요로 한다. 일부 선행 기술 방법은 증착 공정의 일부로서 산화된 실리콘층(다. )을 제거하는데 흔히 사용된다. 한가지 방법은 예를 들면, 산으로 화학적 에칭이다. 두번째 방법은 기판 표면에 불활성 가스의 낮은 에너지 빔을 공급하거나 웨이퍼의 표면으로 부터 물질을 직접 백-스파터링(back-sputtering)함으로써, 스파터 클리닝(sputter cleaning)하는 것이다. 세번째 방법은 진공 챔버에서 층의 열적 방출이다.
비록 이들 방법의 각각이 실리콘 표면(11)으로 부터 산화물을 적절하게 제거할 지라도, 각각의 방법은 초박막 과잉성장에 바람직하지 않는 거칠기와 불균일성을 갖는 실리콘 표면을 남기는 것으로 현재 알려져 있다. Si(100) 기판으로 부터 표면 산화물의 화학적 제거는 도 2에서 도시된 바와 같이 약 0.4㎚의 측정된 rms 거칠기(또는 ∼2 원자층)를 갖는 거친 표면(14)을 만든다. 스파터링은 유사한 결과를 만들지만, 또한 기판 표면의 결정 구조를 손상시킬 수 있다.
약 다. 00℃ 이하 온도에서 진공하에 표면 산화물의 열적 방출은 거친 표면을 남길 뿐만 아니라 기판 표면(16)에 핀홀(18)을 형성한다.(도 3) 열적 방출은 표면 산화물층을 갖는 기판 실리콘의 산화물 두께-의존 반응으로 인해 핀홀을 만드는 것이 현재 알려져 있다. 방출하는 동안, 기판으로 부터의 Si는 기판과 표면 산화물간의 인터페이스에서 SiOx와 반응하여, 표면 산화물층을 통해 확산하고 표면으로 부터 방출될 수 있는 SiO를 만든다. 그러나, 산화물이 불균일하게 얇지 않기 때문에, 산화물이 보다 급속히 얇아지는 표면의 다양한 위치에서 반응율은 증가한다. 이 공정은 자체-가속이고, 궁극적으로 기판속에 핀홀을 형성한다. 일단 형성되면, SiO가 핀홀의 측면으로 부터 급속히 형성하고 방출함에 따라 이러한 핀홀은 빠르게 성장한다.
초고 진공(∼10-9torr)에서 30분 동안 780℃에서 네티브 산화물층의 방출후 Si(100) 기판에서 한 실험에서, 원자력 현미경(Atomic force microscopy:AFM)과 주사 터널링 현미경(scanning tunneling microscopy:STM) 측정은 행해 졌다. 모든 표면은 거칠었고 일부가 500㎚ 이상의 직경을 갖는 대략 4㎚ 깊이의 원형 핀홀로 가득찼다. 측정된 핀홀 밀도는 약 3 pinholes/㎛2이었다.
본 발명은 열적 방출동안 산화된 실리콘층의 표면에 실리콘-함유 플럭스를 공급함으로써 거친 표면과 핀홀 형성 문제를 극복한다. 이는 산화된 실리콘층의 상부면에 SiO-생성 반응을 유발하여, 위에서 아래로 층을 제거하는 것으로 알려져 있다. 또한, 플럭스는 산화물/기판 인터페이스에서 SiO-형성 반응을 억제하는 것으로 알려져 있다. 놀랍게도, 이는 핀홀이 없는 극히 매끄럽고, 원자적으로 스텝된 표면이 된다.
한 예에서, 초기에 네티브 산화물을 함유한, Si(100) 기판 샘플 2(다. 참조)가 초고 진공하에서 3분동안 상온에서 780℃까지 상승되고, 7분동안 780℃에서 유지되었다. 실리콘의 물리적 기상이 0.15㎚/sec의 등가율로 Si 원천 물질을 함유하는 e-빔(e-beam) 증착기로 부터 증착되고, 일단 기판 온도가 700℃를 초과하면 기판 표면에 연속적으로 향해졌다. AFM 측정에 따르면, 가시적 핀홀 형성이 없이 네티브 산화물이 이 어닐링에 의해 완전하게 제거된 것으로 밝혀졌다. 표면은 1과 2층 높이 스텝과, 10㎛ x 10㎛ 면적 위에서 단지 0.05㎚(또는 0.3 원자층)의 측정된 rms 거칠기로 매끄러웠다.
# 실리콘 플럭스 온도 어닐링 시간 RMS 거칠기 비 고
12345678 없음 0.15 ㎚/sec 0.03 ㎚/sec 0.10 ㎚/sec 0.10 ㎚/sec .01 ㎚/sec 0.25 ㎚/sec 없음/0.03 ㎚/sec 780℃780℃780℃680℃640℃780℃780℃780℃ 30 min. 10 min. 30 min. 30 min. 10 min. 10 min. 30 min. 20 min./10 min. 큼 0.05 ㎚ 0.14 ㎚ 0.2 ㎚ 0.2 ㎚ 큼 0.16 ㎚ 큼 4 ㎚ 깊이 핀홀 스텝 표면 스텝 표면스텝, 거친 스텝 모서리 스텝, 보다 거친 스텝 모서리 2 ㎚깊이 매끄러운 구멍 스텝되지 않음 핀홀 크기와 밀도 감소됨
실리콘 플럭스 등가율이 0.03㎚/sec로 감소되었고 어닐링 시간이 30분으로 증가되었다는 것외에 유사한 실험이 샘플 3에 대해 실행되었다. STM 형상은 0.14㎚의 측정된 rms 거칠기와 핀홀 형성의 어떠한 가시적 표시도 없는 스텝 표면을 나타내었다.
본 발명에 대한 최적의 증착 결과는, 기판 온도가 산화물 제거동안 샘플 표면에서 Si 원자를 어느 정도 재배열시키는데 충분할 것을 필요로 하는 것으로 알려졌다. 샘플 4는 680℃의 저온에서 어닐링되었다. 결과적인 표면은 스텝이 되었고 핀홀이 없었지만, Si ad원자가 가장 낮은 에너지 구조로 분명히 이동하고 가장 낮은 에너지 구조를 형성할 수 없는 거친 스텝 에지를 포함하였다. 샘플 5는 640℃에서 어닐링되었고, 여전히 거친 스텝 에지를 나타내었다. 샘플 5 및 6에 대한 측정된 rms 거칠기는 약 0.2㎚이었다. rms 거칠기는 감소된 온도를 보상하도록 증착율을 낮추고 어닐링 시간을 연장함으로써 감소될 수 있지만, 스텝은 보다 긴 시간의 어닐링후 보다 덜 드러나지 않는 것으로 알려져 있다.
또한 본 발명은 실리콘 플럭스가 최적의 결과를 얻기 위해 기판 온도에 가깝게 일치될 것을 필요로 한다. 샘플 6은 0.01㎚/sec의 저등가율로 780℃에서 어닐링되었다. 이 저속 공정은 산화물 인터페이스에서 SiO 반응을 적절하게 억제할 수 없다. 결과적으로, 비록 샘플 6의 표면과 핏(pits)이 샘플 1의 그것보다 평탄할 지라도, 결과적인 표면은 샘플 1에서 얻어진 그것과 유사한 2㎚ 깊이 핏으로 채워졌다. 그리고 샘플 7의 경우, 등가율은 0.25㎚/sec로 증가되었고, 이는 산화물을 제거하는 Si이 되지만, 잘 한정된 스텝 구조없이 보다 거친 표면(∼0.16㎚ rms)를 남게 되었다. 여전히 보다 높은 증착률에서, Si가 산화물층 상부에 너무 빨리 대부분 축적될 것이며, 이는 산화물층에 비결정질 Si의 과잉(overblanketing) 증착에 원인이 되는 것이 알려졌다.
또한 최상의 결과가 약 640℃ 내지 780℃ 이상에서 실행된 어닐링 부분동안 플럭스를 계속 공급함으로써 얻어진 것으로 밝혀졌다. 도 4는 하나의 바람직한 실시예에 대한 시간-온도 도면을 도시한다. 시간 주기 T1동안, 웨이퍼의 온도는 Si/산화물 인터페이스에서 어떠한 두드러진 반응도 발생하지 않도록 충분히 낮다. 시간 주기 T2의 잠시동안, 플럭스는 유입되기 시작되고, 플럭스는 시간 주기 T3동안 계속 공급된다. T3의 마지막에서, 산화된 층이 제거된 후, 플럭스가 종료된다. 시간 주기 T4동안, 소정의 막이 웨이퍼 표면에 증착되거나 성장된다.
플럭스 개시전의 두드러진 열적 방출은 유해한 결과가 되는 것으로 밝혀졌다. 실리콘 플럭스가 어닐링의 최종 10분 동안에만 공급된 샘플 8이 30분 동안 780℃에서 어닐링되었다. 결과적인 표면은 여전히 핀홀을 나타냈지만, 그것의 직경(∼100㎚)과 밀도(1.5 pinhole/㎛2)가 샘플 1에 비해 크게 감소되었다. 핀홀사이의 표면은 곡선의 스텝 구조를 도시한, 반면에 구멍은 Si(100) 기판의 4-층(fold) 대칭을 나타내었다. 그러나, 핀홀은 스텝 고정 중심으로서 역할을 하는 것으로 보이며, 고온 어닐링없이 제거되는 것은 어렵다. 산화물의 제거후, 최대 500㎚의 두께인 에피택셜 Si의 증착은, 핀홀을 완전히 채울 수 없었다. 따라서, 기판과 산화물사이에 어떠한 두드러진 SiO 반응이 시작하는 순간전의 어닐링 순간에서 Si 플럭스가 시작되는 것이 바람직하다.
본 발명의 하나의 적용은 실리콘 기판에 초박막 게이트 산화물을 형성하기 위한 신규한 공정이다. 도 5a는 단결정 Si(100) 기판(10)에 부분적으로 제조된 미세전자 장치의 단면도를 도시한다. 상대적으로 두껍게 패터닝된 필드 산화물(40)이 기판(10)의 일부분에 형성된다. 보다 얇게 산화된 실리콘층(다. )이 적어도 하나의 기판 표면 영역(20)에 형성된다. 기판(10)을 수용하는 진공 챔버는 약 10-6torr 미만으로, 바람직하게 약 10-8torr 미만으로 진공으로 된다. 다음에 기판(10)은 제1 온도 범위, 바람직하게 약 680℃와 약 780℃사이에서 열화되는데, 이점에서 기판을 배향된 실리콘 플럭스가 개시된다. 다음에 도 5b에서 도시된 바와 같이, 산화된 실리콘층(다. )이 표면(20)으로 부터 제거될 때까지 기판이 640℃과 1050℃사이의 온도에서 유지되면서 이 플럭스는 계속된다. 이 때, 표면(20)은 원자적으로 매끄러워야 하고 스텝 구조를 나타내어야 한다. 바람직하게, 이 때 실리콘 플럭스는 종료되고, 표면(20)에 초박막 게이트 산화물(30)을 성장시키기 위해서 가열된 웨이퍼에 산소가 공급된다. 도 5c에 도시된 게이트 산화물(30)은 이 공정에 의해 5㎚ 미만의 두께에서도, 더할 나위없이 매끄럽고 균일하게 형성될 수 있다.
상기의 실시예에서, 플럭스와 온도 조합은 또한 게이트 산화물(30)으로 부터 일부 물질을 제거하는 결과를 초래하는 것으로 생각된다. 그러나, 보다 저온 및/또는 보다 높은 플럭스로, 산화된 실리콘층(다. )의 제거에 적당하고 또 필드 산화물(40)의 방출율을 초과하는 속도로 실리콘 플럭스가 기판에 공급될 수 있다. 따라서, 한 대체 실시예에서, 도 6에 도시된 바와 같이, 기판에 실리콘 플럭스를 공급하는 단계는 기판(42)에 폴리실리콘 또는 비결정질 실리콘 캡층(44)을 형성하는 결과로 나타난다. 그러나 게이트 산화물이 성장하는 동안, 또한 캡층(44), 또는 적어도 그 상부가 산화되어, 막의 초과성장에도 불구하고 도 5c와 유사한 구조의 결과가 될 것이다.
몇가지 바람직한 온도와 압력 조건이 도 7의 위상도에 도시된다. SiO 형성이 표시된 영역은 실리콘 플럭스로 산화된 실리콘의 제거하는데 적합한 반응 조건을 포함한다.
실리콘 플럭스는 다양한 방법에 의해 공급될 수 있다. 하나의 바람직한 실리콘 플럭스 소스는 적당한 목표물로 부터 스파터링되거나 증착되는 실리콘이다. 다른 바람직한 실리콘 플럭스 소스는 적당한 실리콘-함유 소스 가스의 화학적 기상이다. 몇가지 바람직한 소스 가스는 실레인, 다이실레인, 클로로실레인, 다이클로로실레인, 트리클로로실레인, 테트라클로로실레인, 및 그 조합을 포함한다. 클로로-함유 소스는 탄소와 금속과 같이, 산화물층과 인터페이스에 있는 불순물의 향상된 제거라는 부수적인 장점을 제공할 수 있다.
본 발명에서, 몇몇 바람직한 실시예가 서술되었다. 이 설명을 읽으면 기술 분야의 숙련된 자에게는 다양한 대체 실시예와 변형이 명확할 것이다. 예를 들면, 산화된 실리콘층의 제거후 소정의 막을 바로 증착하는 대신에, 표면이 일시적으로 예를 들면, 수소로 패시베이트되어, 개별적인 증착 스테이션(station)으로 운반될 수 있다. 이와 같은 실시예는 본 발명의 장점을 얻으면서 스핀-온(spin-on) 기술에 의해 박막 증착을 가능하게 한다.

Claims (20)

  1. 단결정 실리콘 기판에 비-에피텍셜(non-epitaxial) 박막을 형성하는 방법에 있어서,
    상기 기판의 제1 영역에 제1 산화된 실리콘층을 형성하는 단계,
    진공하에 상기 기판을 배치하는 단계,
    상기 제1 산화된 실리콘층에 실리콘-함유층을 증착하기에 불충분하지만 상기 실리콘 기판과 상기 제1 산화된 실리콘층 사이의 SiO-형성 반응을 실질적으로 억제하기에 충분한 실리콘-함유 플럭스를 상기 기판에 공급하는 단계,
    상기 제1 산화된 실리콘층이 상기 기판의 상기 제1 영역으로 부터 제거될 때까지 상기 플럭스를 계속 공급하는 단계, 및
    상기 기판의 상기 제1 영역에 상기 비-에피텍셜 박막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 단결정 기판이 실질적으로 (100)평면으로 배향되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 제1 산화된 실리콘층은 네티브(native) 산화물층인 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 실리콘-함유 플럭스의 공급 단계전에, 상기 기판의 적어도 하나의 제2 영역이 상기 제1 산화된 실리콘층의 상기 제거동안 완전히 제거되지 않은, 그 위에 형성된 제2 층을 갖는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 제2 층은 필드 산화물층인 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 실리콘-함유 플럭스의 공급 단계 동안 상기 진공은 약 10-10torr 내지 10-3torr의 범위로 유지되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 실리콘-함유 플럭스가 물리적 기상 증착 방법에 의해 상기 기판에 공급되는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 물리적 기상 증착 방법이 스퍼터링과 증착으로 구성된 일단으로 부터 선택되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 실리콘-함유 플럭스가 화학적 기상 증착 방법에 의해 상기 기판에 공급되는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 실리콘-함유 플럭스가 실레인, 다이실레인, 클로로실레인, 다이클로로실레인, 트리클로로실레인, 및 그 조합으로 구성된 그룹으로 부터 선택되는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 상기 비-에피텍셜막의 증착 단계는 먼저 기판을 대기압으로 복귀시키지 않고 수행되는 것을 특징으로 하는 방법.
  12. 단결정 실리콘 기판에 비-에피텍셜 박막을 형성하는 방법에 있어서,
    상기 기판의 제1 영역에 산화된 실리콘층을 형성하는 단계,
    진공하에 상기 기판을 배치하고 상기 기판을 약 640℃ 내지 780℃의 제1 온도 범위로 가열시키는 단계,
    상기 제1 산화된 실리콘층에 실리콘-함유층을 증착하기에 불충분하지만 상기 실리콘 기판과 상기 제1 산화된 실리콘층 사이의 SiO-형성 반응을 실질적으로 억제하기에 충분한 실리콘-함유 플럭스를 상기 기판에 공급하는 단계,
    상기 플럭스를 계속 공급하면서, 상기 제1 산화된 실리콘층이 상기 기판의 상기 제1 영역으로 부터 제거될 때까지 약 640℃ 내지 1050℃의 제2 온도 범위로 상기 기판을 유지하는 단계, 및
    상기 기판의 상기 제1 영역에 상기 비-에피텍셜 박막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 비-에피텍셜 박막은 유전체 박막인 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 유전체 박막이 실리콘 이산화물, 실리콘 질화물, 탄타륨 펜토옥사이드, 티타늄 이산화물, 티탄산 바륨, 티탄산 스트론튬, 티탄산 비스무트, 및 그 조합으로 구성된 그룹으로 부터 선택되는 것을 특징으로 하는 방법.
  15. 제12항에 있어서, 상기 비-에피텍셜 박막은 전도성 박막인 것을 특징으로 하는 방법.
  16. (100)평면으로 실질적으로 배향되어 있고 그 제1 표면의 제1 영역에 형성된 제1 산화된 실리콘층과 상기 제1 표면의 제2 영역에 형성된 필드 산화층을 갖는 단결정 실리콘 기판에 게이트 유전체 박막을 형성하는 방법에 있어서,
    진공 챔버에 상기 기판을 배치하고 상기 챔버를 약 10-6torr 미만으로 진공으로 하는 단계,
    약 680℃ 내지 780℃의 제1 온도 범위로 상기 기판을 가열시키는 단계,
    0.01㎚/s 이상의 등가율로 상기 제1 표면에 실리콘-함유 플럭스를 공급하는 단계,
    상기 플럭스를 계속 공급하면서, 상기 제1 산화된 실리콘층이 상기 제1 표면으로 부터 제거될 때까지 약 680℃ 내지 약 1050℃의 제2 온도 범위로 상기 기판을 유지하는 단계, 및
    상기 기판에 상기 게이트 유전체 박막을 증착하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 게이트 유전체막은 실리콘 이산화물 박막인 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 실리콘-함유 플럭스의 공급 단계는 상기 필드 산화물층에 실리콘층을 증착하고, 상기 게이트 유전체 박막의 증착 단계는 상기 실리콘층을 적어도 부분적으로 산화시키는 것을 특징으로 하는 방법.
  19. 그 위의 영역에 산화된 실리콘층을 갖는 단결정 실리콘 기판에 극히 미세하게 스텝된 표면(an atomically-stepped surface)을 처리하는 방법에 있어서,
    진공하에 상기 기판을 배치하는 단계,
    상기 제1 산화된 실리콘층에 실리콘-함유층을 증착하기에 불충분하지만 상기 실리콘 기판과 상기 제1 산화된 실리콘층사이의 SiO-형성 반응을 실질적으로 억제하기에 충분한 실리콘-함유 플럭스를 상기 기판에 공급하는 단계, 및
    상기 산화된 실리콘층이 상기 기판의 상기 영역으로 부터 제거될 때까지 상기 플럭스를 계속 공급하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 도 7의 SiO 형성 영역에 따른 압력과 온도 조건에서 상기 기판을 유지하면서 상기 플럭스가 공급되는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183670B2 (en) 2002-12-02 2012-05-22 Foundation For Advancement Of International Science Semiconductor device and method of manufacturing the same

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020247A (en) 1996-08-05 2000-02-01 Texas Instruments Incorporated Method for thin film deposition on single-crystal semiconductor substrates
US6274510B1 (en) 1998-07-15 2001-08-14 Texas Instruments Incorporated Lower temperature method for forming high quality silicon-nitrogen dielectrics
US6261930B1 (en) * 1999-04-07 2001-07-17 Mosel Vitelic Inc. Method for forming a hemispherical-grain polysilicon
US6670242B1 (en) 1999-06-24 2003-12-30 Agere Systems Inc. Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer
US6551946B1 (en) 1999-06-24 2003-04-22 Agere Systems Inc. Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature
US6509230B1 (en) 1999-06-24 2003-01-21 Lucent Technologies Inc. Non-volatile memory semiconductor device including a graded, grown, high quality oxide layer and associated methods
US6395610B1 (en) 1999-06-24 2002-05-28 Lucent Technologies Inc. Method of making bipolar transistor semiconductor device including graded, grown, high quality oxide layer
US6521496B1 (en) 1999-06-24 2003-02-18 Lucent Technologies Inc. Non-volatile memory semiconductor device including a graded, grown, high quality control gate oxide layer and associated methods
US7554829B2 (en) 1999-07-30 2009-06-30 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
US20030235957A1 (en) * 2002-06-25 2003-12-25 Samir Chaudhry Method and structure for graded gate oxides on vertical and non-planar surfaces
JP2002025986A (ja) * 2000-07-06 2002-01-25 Matsushita Electric Ind Co Ltd ドライエッチング方法
US6576489B2 (en) 2001-05-07 2003-06-10 Applied Materials, Inc. Methods of forming microstructure devices
JP3437843B2 (ja) 2001-07-06 2003-08-18 沖電気工業株式会社 絶縁膜の形成方法及び集積回路の製造方法
US8026161B2 (en) 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
EP1298716A1 (en) 2001-09-11 2003-04-02 Infineon Technologies AG Method for roughening a surface of a semiconductor substrate
US6730373B2 (en) 2001-11-21 2004-05-04 Optical Coating Laboratory, Inc. Glass panel with barrier coating and related methods
US6953730B2 (en) 2001-12-20 2005-10-11 Micron Technology, Inc. Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics
US6900122B2 (en) * 2001-12-20 2005-05-31 Micron Technology, Inc. Low-temperature grown high-quality ultra-thin praseodymium gate dielectrics
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US6890831B2 (en) * 2002-06-03 2005-05-10 Sanyo Electric Co., Ltd. Method of fabricating semiconductor device
US7205218B2 (en) 2002-06-05 2007-04-17 Micron Technology, Inc. Method including forming gate dielectrics having multiple lanthanide oxide layers
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US6884739B2 (en) * 2002-08-15 2005-04-26 Micron Technology Inc. Lanthanide doped TiOx dielectric films by plasma oxidation
US6806202B2 (en) * 2002-12-03 2004-10-19 Motorola, Inc. Method of removing silicon oxide from a surface of a substrate
US7192892B2 (en) 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
US7199061B2 (en) * 2003-04-21 2007-04-03 Applied Materials, Inc. Pecvd silicon oxide thin film deposition
US20050220986A1 (en) * 2004-04-01 2005-10-06 Superpower, Inc. Superconductor fabrication processes
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
KR100678468B1 (ko) * 2005-01-14 2007-02-02 삼성전자주식회사 반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체소자의 제조방법
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
KR20070099913A (ko) * 2006-04-06 2007-10-10 주성엔지니어링(주) 산화막 형성 방법 및 산화막 증착 장치
JP5272496B2 (ja) * 2008-04-25 2013-08-28 信越半導体株式会社 シリコンウェーハの酸化膜形成方法
JPWO2017145330A1 (ja) * 2016-02-25 2019-01-31 株式会社島津製作所 レーザ加工装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4647361A (en) * 1985-09-03 1987-03-03 International Business Machines Corporation Sputtering apparatus
JPS6350915A (ja) * 1986-08-19 1988-03-03 Toray Ind Inc 垂直磁気記録媒体
JPS63150915A (ja) * 1986-12-15 1988-06-23 Sanyo Electric Co Ltd 選択エピタキシヤル成長方法
JPS63262839A (ja) * 1987-04-21 1988-10-31 Nec Corp 金属シリサイドの形成法
US5244843A (en) * 1991-12-17 1993-09-14 Intel Corporation Process for forming a thin oxide layer
US5360769A (en) * 1992-12-17 1994-11-01 Micron Semiconductor, Inc. Method for fabricating hybrid oxides for thinner gate devices
EP0637063B1 (en) * 1993-07-30 1999-11-03 Applied Materials, Inc. Method for depositing silicon nitride on silicium surfaces
US6020247A (en) 1996-08-05 2000-02-01 Texas Instruments Incorporated Method for thin film deposition on single-crystal semiconductor substrates
US6143629A (en) * 1998-09-04 2000-11-07 Canon Kabushiki Kaisha Process for producing semiconductor substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183670B2 (en) 2002-12-02 2012-05-22 Foundation For Advancement Of International Science Semiconductor device and method of manufacturing the same
KR101232470B1 (ko) * 2002-12-02 2013-02-12 고에키자이단호진 고쿠사이카가쿠 신고우자이단 반도체 장치 및 그 제조 방법

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Publication number Publication date
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EP0828287A3 (en) 1998-09-02

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