KR100880326B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 인장 응력을 가지는 피식각층 상에 비정질 탄소막으로 형성할 때 발생하는 리프팅 현상을 억제하는 반도체 소자의 제조 방법에 관한 것으로, 상기 피식각층 또는 비정질 탄소막의 압축 응력을 완화시키거나 피식각층 및 비정질 탄소막 사이에 압축 응력막을 형성함으로써 리프팅 현상의 발생을 억제하기 때문에, 더욱 미세한 패턴을 형성할 수 있어서 더욱 고집적화 미세화된 반도체 소자의 제조가 가능하다.
리프팅, 비정질 탄소막, CVD 텅스텐, 하드 마스크
Description
도 1은 종래 기술에 따라 형성된 비정질 탄소막과 CVD 텅스텐막의 단면을 나타낸 도면이다.
도 2는 종래 기술에 따라 형성된 PVD 텅스텐막과 PE 질화막 및 비정질 탄소막의 단면을 나타낸 도면이다.
도 3은 HDP 산화막과 CVD 텅스텐막 및 Ti-Tin막의 적층막을 포함하는 반도체 소자의 단면을 나타낸 도면이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로 더욱 상세하게는 인장 응력을 가지는 피식각층 상에 비정질 탄소막(amorphous carbon)을 형성할 때 발생하는 리프팅(lifting) 현상을 억제하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치가 고집적화되면서 일정한 셀(cell) 면적 상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 플래시 같은 메모리 장치에서 디자인 룰(design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 플래시 메모리 장치의 최소 선 폭은 0.1㎛ 이하로 형성되며, 60nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움이 발생하고 있으며, 이러한 어려움을 해결하기 위한 기술들이 개발되고 있다.
특히 금속 배선 등의 패턴을 형성하기 위한 공정에서, 종래에는 SiON 등으로 반사 방지막을 형성하고 SiN 등의 질화막으로 하드 마스크를 형성한 후 이를 이용하여 포토 리소그라피 공정을 실시하였다. 하지만 이 경우 60nm 이하의 미세 선폭을 갖는 반도체 소자 제조 공정에서는 한계를 보인다. 이에 따라 60nm 이하의 선폭을 갖는 반도체 소자 제조 공정 시에는 미세 패턴을 형성할 수 있도록 비정질 탄소막(amorphous carbon)을 이용하여 반사 방지막과 하드 마스크를 동시에 형성하여 포토 리소그라피 공정을 실시하는 기술이 제안되고 있다.
하지만 비정질 탄소막을 이용하여 반사 방지막과 하드 마스크를 형성하게 되면 SiON과 SiN으로 반사 방지막과 하드 마스크를 형성할 때에는 발생하지 않았던 리프팅(lifting) 현상이 발생하는 문제가 있다. 이러한 리프팅 현상은 적층막의 응력 집중 계수(KC)와 관련이 있는데, 통상적으로 적층막의 응력 집중 계수가 클수록 계면의 결합력이 낮기 때문에 리프팅 현상이 발생하며 적층막의 응력 집중 계수가 작을수록 계면의 결합력이 높기 때문에 리프팅 현상이 발생하지 않는다. 응력 집중 계수는 막에 가해지는 응력 및 두께의 제곱근에 비례하며, 적층막의 응력 집중 계수는 각각의 막의 응력 집중 계수의 합과 같다. 응력 집중 계수를 수식으로 나타내 면 하기의 식 1과 같다.
[식 1]
KC = Ω×응력×두께0 .5 (Ω=1.46)
아래의 표 1은 종래 기술에 따라 비정질 탄소막과 화학 기상 증착법(Chemical Vapor Deposition; 이하 CVD라 한다)으로 형성한 텅스텐막을 적층하여 형성하였을 때 각각의 막에 대한 응력과 응력 집중 계수 및 상기 적층막에 대한 응력 집중 계수를 나타낸다. 또한 도 1은 상기 적층막에 대한 단면을 나타낸 도면이다.
| 막 종류 | 두께(Å) | 응력(dyn/cm2) | KC (MPa/m0.5) |
| 비정질 탄소막 | 1500 | 9.00e8 | 0.051 |
| CVD 텅스텐막 | 800 | 1.5e10 | 0.619 |
| 적층막의 총 KC | 0.67 | ||
통상적으로 플래시 메모리의 금속 배선으로 널리 사용하는 CVD 텅스텐막의 경우 2000MPa(2e10 dyn/cm2)의 높은 인장응력을 가지고, 비정질 탄소막은 형성 온도가 550℃일 때 90MPA(0.9e9 dyn/cm2)의 높은 인장응력을 가진다. 따라서 플래시 메모리의 금속 배선을 형성하기 위하여 CVD 텅스텐막 상에 비정질 탄소막을 형성하면 높은 인장 응력을 가진 두 막이 적층된다. 그러면 표 1에 나타난 바와 같이 적층막의 응력 집중 계수 값이 상대적으로 크기 때문에, 도 1에 나타난 바와 같이, A부분에서 적층막의 계면에 리프팅 현상이 발생하는 문제점이 있다.
이처럼 리프팅 현상이 발생하는 문제를 해결하기 위하여 인장 응력이 큰 CVD 텅스텐막을 대신하여 물리 기상 증착법(Physical Vapor Deposition; 이하 PVD라 한다)으로 형성한 텅스텐막을 사용하는 기술이 선보이고 있다.
아래의 표 2는 PVD 텅스텐막과 PE 질화막(Plasma Enhanced nitride) 및 비정질 탄소막을 적층하여 형성하였을 때 각각의 막에 대한 응력와 응력 집중 계수 및 상기 적층막에 대한 응력 집중 계수를 나타낸다. 또한 도 2는 상기 적층막에 대한 단면을 나타낸 도면이다.
| 막 종류 | 두께(Å) | 응력(dyn/cm2) | KC (MPa/m0.5) |
| 비정질 탄소막 | 2000 | 9.00e8 | 0.059 |
| PE 질화막 | 300 | -2.60e9 | -0.066 |
| PVD 텅스텐막 | 5.00e9 | 0.206 | |
| 적층막의 총 KC | 0.199 | ||
표 2를 참조하면, 상기와 같은 방법으로 형성한 적층막은 응력 집중 계수 값이 상대적으로 작기 때문에, 도 2에 나타난 바와 같이 리프팅 현상이 발생하지 않는다. 하지만 PVD 텅스텐막 이용하면 금속 콘택을 매립하는 공정이 어렵기 때문에, 상기와 같이 PVD 텅스텐을 사용하여 공정을 실시하려면 종래의 CVD 텅스텐으로 대립하여 금속 콘텍을 형성한 후 PVD 텅스텐을 사용하여 금속 배선을 형성하여야 한다. 따라서 PVD 텅스텐을 이용하는 공정은 공정 수가 증가하여 복잡해지는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 인장 응력이 있는 피식각층 상에 비정질 탄소막을 형성할 때 피식각층 또는 비정질 탄소막의 인장 응력을 완화시키거나 피식각층과 비정질 탄소막 사이에 압축 응력막을 형성함으로써 리프팅 현상이 발생하는 것을 억제하기 위함이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판상에 피식각층을 형성하는 단계 및 상기 피식각층 상에 비정질 탄소막을 형성하되, 상기 피식각층이 인장 응력을 갖는 경우 상기 비정질 탄소막이 압축 응력을 갖도록 상기 비정질 탄소막을 형성하는 단계를 포함할 수 있다.
상기 비정질 탄소막은 100℃∼400℃의 온도에서 형성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판상에 인장 응력을 가지는 피식각층이 형성되는 단계와, 상기 피식각층 상에 비정질 탄소막을 증착하는 단계 및 상기 피식각층의 인장 응력을 제거하기 위하여 열처리를 실시하는 단계를 포함할 수 있다.
상기 열처리는 아르곤 분위기에서 300℃∼500℃의 온도로 0.5 ∼ 2시간 동안 실시할 수 있다.
상기 열처리는 아르곤 분위기에서 300℃∼500℃의 온도로 1 ∼ 20분 동안 RTA(Rapid Thermal Annealing)로 실시할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판상에 피식각층을 형성하는 단계와 상기 피식각층 상에 소정의 압축 응력을 가지는 압축 응력막을 형성하는 단계 및 상기 압축 응력막 상에 비정질 탄소막을 증착하는 단계를 포함하며, 상기 압축 응력막의 상기 압축 응력으로 인하여 상기 비정질 탄소막의 인장 응력이 완화될 수 있다.
상기 압축 응력막은 PE 나이트라이드(Plasma Enhanced nitride), 옥사이드(oxide), SiON, 스트론튬 산화막(SROx) 중 적어도 어느 하나로 형성하는 반도체 소자의 제조 방법.
상기 피식각층은 도전층일 수 있다.
상기 도전층은 CVD 텅스텐, 알루미늄, TiCl4-TiN, 폴리 실리콘 중 하나로 형성할 수 있다.
이하, 본 발명의 실시예를 설명하고자 한다.
통상적인 낸드 플래시 메모리 공정에서는 텅스텐 실리사이드(WSi) 등으로 게이트 전극을 형성한 후 상부에 질화막, 층간 절연막 등을 형성한 후 금속 배선층/배리어 금속층의 적층막을 형성하고 질화막과 산화막 등으로 하드 마스크막을 형성한다. 이때 상기 층간 절연막으로 PE-TEOS막을 형성하고 상기 적층막으로 CVD 텅스텐막/Ti-Tin막의 적층막을 형성하면, CVD 텅스텐의 인장 응력으로 인하여 CVD 텅스텐막과 Ti-Tin막에서 리프팅 현상이 발생한다. 이때 상기 전체 구조의 응력 집중 계수는 0.67MPa/m0. 5 이다.
반면에 HDP 산화막으로 상기 층간 절연막을 형성하고 상기 적층막으로 CVD 텅스텐막/Ti-Tin막의 적층막을 형성하면, 도 3에서 나타난 바와 같이, CVD 텅스텐막과 Ti-TiN막에서 리프팅이 발생하지 않는데, 이때 상기 전체 구조의 응력 집중 계수는 0.49MPa/m0. 5 이다. 또한 응력 집중 계수가 클수록 리프팅이 발생하므로, 전체 구조의 응력 집중 계수가 0.49MPa/m0.5 이하이면 CVD 텅스텐막 상에서 리프팅이 발생하지 않는다.
따라서 인장 응력을 가지는 막을 적층하여 적층막을 형성할 때 상기 인장 응력을 감소시켜 적층막의 응력 집중 계수를 0.49MPa/m0.5 이하로 감소시킴으로써 리프팅 현상의 발생을 억제할 수 있다. 이를 위하여, 인장 응력을 가지는 피식각층 상부에 하드 마스크 및 반사 방지막으로써 비정질 탄소막을 적층하여 형성할 때, 비정질 탄소막 또는 피식각층의 인장 응력을 완화시키거나 적층막 사이에 압축 응력을 가지는 압축 응력막을 형성함으로써 리프팅 현상의 발생을 억제할 수 있다. 상기 피식각층은 도전층으로 형성하며, 바람직하게는 CVD 텅스텐, 알루미늄, TiCl4-TiN, 폴리 실리콘 중 어느 하나일 수 있다.
이를 각각의 실시예에 따라 상세히 설명하면 다음과 같다.
(실시예 1)
압축 응력을 갖는 비정질 탄소막을 형성한다. 통상적으로 비정질 탄소막은 550℃에서 형성할 때 90MPa 정도의 인장 응력을 가진다. 그런데 이보다 낮은 온도, 바람직하게는 100∼400℃의 온도에서 비정질 탄소막을 형성하면 비정질 탄소막은 압축 응력을 가진다. 예를 들어 300℃에서 비정질 탄소막을 형성하면 330MPa 정도의 압축 응력을 가진다.
따라서 상기 피식각층 상부에 비정질 탄소막을 형성할 때 상기 비정질 탄소막을 100℃∼400℃의 온도로 형성함으로써, 적층막의 리프팅 현상을 억제할 수 있다. 아래의 표 3은 300℃에서 형성한 CVD 텅스텐막과 비정질 탄소막을 적층하여 형성하였을 때 각각의 막에 대한 응력과 응력 집중 계수 및 상기 적층막에 대한 응력 집중 계수를 나타낸다.
| 막 종류 | 두께(Å) | 응력(dyn/cm2) | KC (MPa/m0.5) |
| 비정질 탄소막 | 2000 | -3.30e+09 | -0.215 |
| CVD 텅스텐막 | 800 | 1.50e+10 | 0.619 |
| 적층막의 총 KC | 0.404 | ||
표 3을 참조하면, 상기 적층막의 응력 집중 계수는 0.404MPa/m0. 5 으로 리프팅이 발생하지 않는다.
(실시예 2)
피식각층의 인장 응력을 완화하기 위하여 피식각층에 대해 응력 완화 열처리공정을 실시한다. 상기 응력 완화 열처리 공정은 아르곤 분위기에서 300℃∼500℃의 온도로 0.5 ∼ 2시간 동안 실시하거나 아르곤 분위기에서 300℃∼500℃의 온도로 1 ∼ 20분 동안 RTA(Rapid Thermal Annealing)로 실시한다.
(실시예 3)
피식각층과 비정질 탄소막의 적층막 사이에 압축응력을 가지는 막을 형성한다. 압축응력을 가지는 막으로는 PE 나이트라이드(Plasma Enhanced nitride)막, 옥사이드(oxide) 막, SiON 막, 스트론튬 산화막(SROx)등이 사용될 수 있다. 아래의 표 4은 CVD 텅스텐막과 비정질 탄소막 사이에 PE 나이트라이드막을 적층하여 형성하였을 때 각각의 막에 대한 응력과 응력 집중 계수 및 상기 적층막에 대한 응력 집중 계수를 나타낸다.
| 막 종류 | 두께(Å) | 응력(dyn/cm2) | KC (MPa/m0.5) |
| 비정질 탄소막 | 2000 | 9.00e+08 | 0.059 |
| PE 나이트라이드막 | 300 | -2.6e+09 | -0.066 |
| CVD 텅스텐막 | 800 | 1.5e+10 | 0.619 |
| 적층막의 총 KC | 0.338 | ||
표 4를 참조하면, 상기 적층막의 응력 집중 계수는 0.338MPa/m0. 5 으로 리프팅이 발생하지 않는다.
그러나, 본 발명은 앞서 설명한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 앞서 설명한 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, 인장 응력을 가지는 피식각층 상에 하드 마스크 및 반사 방지막으로써 비정질 탄소막을 적층하여 형성할 때 리프팅 현상이 발생하지 않기 때문에 보다 미세한 패턴을 형성할 수 있다. 따라서 보다 고집적화 미세화된 반도체 소자의 제조가 가능하다.
Claims (9)
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- 반도체 기판상에 인장 응력을 가지는 피식각층이 형성되는 단계;상기 피식각층 상에 비정질 탄소막을 증착하는 단계; 및상기 비정질 탄소막을 증착한 뒤 상기 피식각층의 인장 응력을 제거하기 위하여 열처리를 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 열처리는 아르곤 분위기에서 300℃∼500℃의 온도로 0.5 ∼ 2시간 동안 실시하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 열처리는 아르곤 분위기에서 300℃∼500℃의 온도로 1 ∼ 20분 동안 RTA(Rapid Thermal Annealing)로 실시하는 반도체 소자의 제조 방법.
- 반도체 기판상에 인장 응력을 가지는 피식각층을 형성하는 단계;상기 피식각층 상에 압축 응력을 가지는 압축 응력막을 형성하는 단계; 및상기 압축 응력막 상에 비정질 탄소막을 증착하여 적층막을 형성하는 단계를 포함하며,상기 압축 응력막의 상기 압축 응력으로 인하여 상기 적층막의 인장 응력이 완화되는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 압축 응력막은 PE 나이트라이드(Plasma Enhanced nitride), 옥사이드(oxide), SiON, 스트론튬 산화막(SROx) 중 적어도 어느 하나로 형성하는 반도체 소자의 제조 방법.
- 제3항 내지 제7항 중 어느 한 항에 있어서,상기 피식각층은 도전층인 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 도전층은 CVD 텅스텐, 알루미늄, TiCl4-TiN, 폴리 실리콘 중 하나로 형성하는 반도체 소자의 제조 방법.
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