KR100714039B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상부에 도전막과 텅스텐실리사이드막을 순차적으로 형성하는 단계; 상기 텅스텐실리사이드막 상부에 불활성 가스로 플라즈마 공정을 실시하여 상기 텅스텐실리사이드막의 입자성장을 크게 하는 단계; 전체구조상부에 어닐공정을 실시한 후, 하드마스크막을 형성하는 단계; 게이트 식각공정을 실시하는 단계를 포함한 반도체 소자의 제조 방법을 개시한다.
텅스텐실리사이드, 입자성장, 어닐, 화학적 기상증착법, 플라즈마 기상증착법, 불활성 가스
Description
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 순서적으로 도시한 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 터널 산화막
104 : 플로팅게이트용 도전막 106 : 유전체막
108 : 컨드롤게이트용 도전막 110 : 텅스텐실리사이드(WSix)막
112 : 하드마스크막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 형성공정 중 텅스텐실리사이드막 형성 후, 불활성 가스를 이용한 플라즈마 공정으로 미리 에너지를 공급하여, 후공정인 어닐(Anneal) 공정시 텅스텐실리사이드막의 입자성장을 크게함으로써, 상기 텅스텐실리사이드막의 저항을 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 대용량, 소형화 및 고속화가 요구됨에 따라 게이트 저항 을 감소시키는 다양한 연구가 진행되고 있다.
종래 반도체 소자의 제조 공정을 간략히 설명하면, 반도체 기판 상부에 소정 두께의 터널 산화막, 플로팅 게이트용 도전막, 유전체막 및 컨트롤 게이트용 도전막을 순차적으로 형성한다. 유전체막은 산화막, 질화막, 산화막이 순차적으로 적층된다. 컨트롤 게이트용 도전막의 상부에는 텅스텐실리사이드막(WSix)이 증착되어 컨트롤 게이트 전극이 형성되고, 컨트롤 게이트 전극의 상부에 게이트 하드마스크를 증착한 후 사진 및 식각 공정으로 게이트들을 형성한다.
종래의 반도체 소자의 제조 공정에서는 상기 텅스텐실리사이드막 증착방법으로, WF6 및 MS(SiH4)를 사용하거나 WF6 및 DCS(SiH2Cl2)를 사용하는 화학적 기상증착법(CVD)을 사용하는 것이 보편적이다. 그러나, 화학적 기상증착법을 사용하는 텅스텐실리사이드막 증착방법은 텅스텐실리사이드의 비저항이 높은 관계로 60 나노(nm)이하의 반도체 소자에서는 저항특성을 만족시키는데 한계가 있다. 따라서 일반적으로 후속 열처리 공정을 이용하여 저항을 감소시키는 방법을 사용하고 있나, 900℃ 이상의 열처리 공정을 실시할 경우 소자 특성열화를 유발하여 고온 열처리 적용이 불가능한 문제점이 있다.
또한, 보다 낮은 스퍼터링을 이용한 플라즈마 기상증착법(PVD)을 사용한 텅스텐실리사이드막 증착방법이 있으나, 상기 방법도 후속 열처리 공정을 진행하면서 화학적 기상증착법을 사용한 텅스텐실리사이드막 증착방법과 유사한 입자성장이 발생되어 최종적인 저항값이 유사하게 된다. 결국 텅스텐실리사이드 합성방법과 무관 하게 후속 열처리 공정 만으로는 저항감소에 한계가 있으며 향후 게이트 임계치수가 더 줄게 되면 저항개선이 더욱 어려워지는 문제점이 있다.
본 발명은 게이트 형성공정 중 텅스텐실리사이드막 형성 후, 불활성 가스를 이용한 플라즈마 공정으로 미리 에너지를 공급하여, 후공정인 어닐링 공정시 텅스텐실리사이드막의 입자성장을 크게함으로써, 상기 텅스텐실리사이드막의 저항을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 도전막과 텅스텐실리사이드막을 순차적으로 형성하는 단계; 상기 텅스텐실리사이드막 상부에 불활성 가스로 플라즈마 공정을 실시하여 상기 텅스텐실리사이드막의 입자성장을 크게 하는 단계; 전체구조상부에 어닐공정을 실시한 후, 하드마스크막을 형성하는 단계; 및 게이트 식각공정을 실시하는 단계를 포함한다.
상기 불활성 가스로는 아르곤(Ar), 헬륨(He) 또는 질소(N2) 중 어느 하나를 사용한다. 상기 플라즈마 공정은 300 내지 1500 W 의 바이어스 파워, 1000 내지 3000 W 의 플라즈마 소스 파워, 1 내지 5 mTorr의 압력, 100 내지 500 ℃ 의 온도하에서 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 순서적으로 도시한 단면도 이다.
도 1a를 참조하면, 반도체기판(100) 상부에 소정두께를 갖는 터널 산화막(Tunnel Oxide)(102), 플로팅게이트용 도전막(104), 유전체막(106), 컨트롤게이트용 도전막(108) 및 텅스텐실리사이드막(WSix)(110)을 순차적으로 형성한다. 이때, 텅스텐실리사이드막(110)의 증착방법은 화학적 기상증착법(CVD)을 이용할 수도 있고, 플라즈마 기상증착법(PVD)을 이용할 수도 있다.
도 1b를 참조하면, 전체구조상부에 플라즈마(Plasma) 공정을 실시한다. 플라즈마 공정은 불활성 가스를 사용하여, 300 내지 1500 W 의 바이어스 파워, 1000 내지 3000 W 의 플라즈마 소스 파워, 1 내지 5 mTorr의 압력, 100 내지 500 ℃ 의 온도하에서 실시한다. 상기 불활성 가스는 텅스텐실리사이드막(110)과 반응하지 않는 가스로, 바람직하게는 아르곤(Ar), 헬륨(He) 또는 질소(N2) 중 어느 하나를 사용한다.
즉, 플라즈마 공정은 텅스텐실리사이드막(110) 표면에 댐핑(Damping)하여 변형에너지를 인가하는 공정으로, 플라즈마 공정을 실시하면 저항개선 뿐만 아니라 플라즈마 이온의 충돌로 인한 표면 거칠기 개선도 가능하다. 따라서, 후공정인 게이트 식각공정시 잔류물(Residue)이 남지 않게 된다.
플라즈마 공정에 의해 텅스텐실리사이드막(110)에는 이미 에너지가 공급되어 전체구조상부에 어닐(Anneal) 공정을 실시하면, 상기 텅스텐실리사이드막(110)의 입자성장이 크게 되고, 그로인해 상기 텅스텐실리사이드막(110)의 저항이 감소된다.
도 1c를 참조하면, 전체구조상부에 하드마스크막(112)을 형성한 후, 하드마스크막(112), 텅스텐실리사이드막(110), 컨트롤게이트용 도전막(108), 유전체막(106), 플로팅게이트용 도전막(104) 및 터널산화막(102)의 소정영역을 식각하는 게이트 식각공정을 실시하여 게이트를 형성한다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 게이트 형성공정 중 텅스텐실리사이드막 형성 후, 불활성 가스를 이용한 플라즈마 공정으로 미리 에너지를 공급하여, 후공정인 어닐(Anneal) 공정시 텅스텐실리사이드막의 입자성장을 크게함으로써, 상기 텅스텐실리사이드막의 저항을 감소시킬 수 있다.
Claims (3)
- 반도체 기판 상부에 도전막과 텅스텐실리사이드막을 순차적으로 형성하는 단계;상기 텅스텐실리사이드막 상부에 불활성 가스로 플라즈마 공정을 실시하여 상기 텅스텐실리사이드막의 입자성장을 크게 하는 단계;전체구조상부에 어닐공정을 실시한 후, 하드마스크막을 형성하는 단계; 및게이트 식각공정을 실시하는 단계;를 포함한 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 불활성 가스는 아르곤(Ar), 헬륨(He) 또는 질소(N2) 중 어느 하나인 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 플라즈마 공정은 300 내지 1500 W 의 바이어스 파워, 1000 내지 3000 W 의 플라즈마 소스 파워, 1 내지 5 mTorr의 압력, 100 내지 500 ℃ 의 온도하에서 실시하는 반도체 소자의 제조 방법.
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Cited By (1)
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|---|---|---|---|---|
| US8440560B2 (en) * | 2007-07-02 | 2013-05-14 | Hynix Semiconductor Inc. | Method for fabricating tungsten line and method for fabricating gate of semiconductor device using the same |
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2006
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