JPS63276244A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63276244A JPS63276244A JP11191887A JP11191887A JPS63276244A JP S63276244 A JPS63276244 A JP S63276244A JP 11191887 A JP11191887 A JP 11191887A JP 11191887 A JP11191887 A JP 11191887A JP S63276244 A JPS63276244 A JP S63276244A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
半導体装置の高集積化、微細化のために耐熱性、耐薬品
性の高融点金属硅化物が配線材料として用いられる。
性の高融点金属硅化物が配線材料として用いられる。
第３図（ａ）、（ｂ）は従来の半導体装置の製造方法を
説明するための半導体チップの断面図である。
説明するための半導体チップの断面図である。
第３図（ａ）に示すように、Ｐ型半導体基板１の表面に
素子形成領域を区画するフィールド絶縁膜２を設け、前
記素子形成領域の表面に熱酸化法によりゲート絶縁膜３
を設ける。次に、前記素子形成領域中に選択的にＮ＋型
拡散領域５を設けた後、Ｎ“型拡散領域５の上のゲート
絶縁膜３に選択的に開孔部を設ける。
素子形成領域を区画するフィールド絶縁膜２を設け、前
記素子形成領域の表面に熱酸化法によりゲート絶縁膜３
を設ける。次に、前記素子形成領域中に選択的にＮ＋型
拡散領域５を設けた後、Ｎ“型拡散領域５の上のゲート
絶縁膜３に選択的に開孔部を設ける。
次に、第３図（ｂ）に示すように、全面に例えばタング
ステン硅化物層のような高融点金属硅化物層を堆積し、
選択的にエツチングして、Ｎ＋型拡散領域５と接続する
配線を形成する。
ステン硅化物層のような高融点金属硅化物層を堆積し、
選択的にエツチングして、Ｎ＋型拡散領域５と接続する
配線を形成する。
上述した従来の半導体装置の製造方法は、微細化配線と
して耐熱性、耐薬品性にすぐれた電極配線が得られるが
、抵抗が大きいという問題点がある。
して耐熱性、耐薬品性にすぐれた電極配線が得られるが
、抵抗が大きいという問題点がある。
また、比抵抗の小さいチタン硅化物を使用した場合も後
工程の熱処理によって配線抵抗が増大するという問題点
がある。
工程の熱処理によって配線抵抗が増大するという問題点
がある。
本発明の目的は、耐熱性、耐薬品性にすぐれ、且つ抵抗
が安定して小さい配線を有する半導体装置の製造方法を
提供することにある。
が安定して小さい配線を有する半導体装置の製造方法を
提供することにある。
本発明の半導体装置の製造方法は、半導体素子形成領域
が形成されている半導体基板上に絶縁膜を形成する工程
と、前記素子形成領域の上の前記絶縁膜を選択的に開口
する工程と、前記開口部及び絶縁膜上に高融点金属とシ
リコンの混合層を堆積し選択的にエツチングして配線パ
ターン層を形成する工程と、前記配線パターン層を含む
表面にチタン層を堆積する工程と、熱処理により前記配
線パターン層の高融点金属およびシリコンとチタンを反
応させて高融点金属硅化物とチタン硅化物との混合層を
形成し未反応チタン層をエツチングで除去して電極配線
を形成する工程とを含んで構成される。
が形成されている半導体基板上に絶縁膜を形成する工程
と、前記素子形成領域の上の前記絶縁膜を選択的に開口
する工程と、前記開口部及び絶縁膜上に高融点金属とシ
リコンの混合層を堆積し選択的にエツチングして配線パ
ターン層を形成する工程と、前記配線パターン層を含む
表面にチタン層を堆積する工程と、熱処理により前記配
線パターン層の高融点金属およびシリコンとチタンを反
応させて高融点金属硅化物とチタン硅化物との混合層を
形成し未反応チタン層をエツチングで除去して電極配線
を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、Ｐ型半導体基板１の表面に
素子形成領域を区画するフィールド絶縁膜２を設け、前
記素子形成領域を含む表面にゲート絶縁Ｍ３を設ける。
素子形成領域を区画するフィールド絶縁膜２を設け、前
記素子形成領域を含む表面にゲート絶縁Ｍ３を設ける。
次に、全面にタングステンとシリコンを低温で焼結した
ターゲットを用いたスパッタリング法でタングステンと
シリコンとの混合層を０．２μｍの厚さに堆積し、選択
的にエツチングして配線パターン層４を形成する。
ターゲットを用いたスパッタリング法でタングステンと
シリコンとの混合層を０．２μｍの厚さに堆積し、選択
的にエツチングして配線パターン層４を形成する。
次に、第１図（ｂ）に示すように、配線パターン層４お
よびフィールド絶縁膜２をマスクとしてイオン注入でＮ
型拡散領域５を形成する０次に、ゲート絶縁膜３を選択
的にエツチングしてコンタクト用開口部を設ける。 ゛ 次に第１図（Ｃ）に示すように、前記コンタクト用開口
部を含む表面にチタン層６を６０ｎｍの厚さに堆積する
。
よびフィールド絶縁膜２をマスクとしてイオン注入でＮ
型拡散領域５を形成する０次に、ゲート絶縁膜３を選択
的にエツチングしてコンタクト用開口部を設ける。 ゛ 次に第１図（Ｃ）に示すように、前記コンタクト用開口
部を含む表面にチタン層６を６０ｎｍの厚さに堆積する
。
次に、第１図（ｄ）に示すように、７００℃の窒素雰囲
気中で６０分間の熱処理を行い、配線パターン層４とチ
タン層６とを反応させたタングステン硅化物とチタン硅
化物との混合層７とＮ型拡散領域５とチタン層６とを反
応させたチタン硅化物層８を形成する。
気中で６０分間の熱処理を行い、配線パターン層４とチ
タン層６とを反応させたタングステン硅化物とチタン硅
化物との混合層７とＮ型拡散領域５とチタン層６とを反
応させたチタン硅化物層８を形成する。
次−に、第１図（ｅ）に示すように、未反応・チタン層
６をエツチングで除去し、Ｎ型拡散領域５と接続するチ
タン硅化物層８とタングステン硅化物とチタン硅化物の
混合層７からなる電極配線を形成する。
６をエツチングで除去し、Ｎ型拡散領域５と接続するチ
タン硅化物層８とタングステン硅化物とチタン硅化物の
混合層７からなる電極配線を形成する。
第２図（ａ）〜（ｄ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、ｐ型半導体基板１の表面に
素子形成領域を区画するフィールド絶縁膜２を設け、前
記素子形成領域を含む表面に・ゲート絶縁膜３を設ける
。次に、全面に多結晶シリコン層９およびタングステン
とシリコンの混合層１０を順次堆積し選択的に順次エツ
チングしてゲート電極を形成する。次に、該ゲート電極
およびフィールド絶縁膜２をマスクとして不純物をイオ
ン注入しＮ″′型拡散領域１１を形成する。
素子形成領域を区画するフィールド絶縁膜２を設け、前
記素子形成領域を含む表面に・ゲート絶縁膜３を設ける
。次に、全面に多結晶シリコン層９およびタングステン
とシリコンの混合層１０を順次堆積し選択的に順次エツ
チングしてゲート電極を形成する。次に、該ゲート電極
およびフィールド絶縁膜２をマスクとして不純物をイオ
ン注入しＮ″′型拡散領域１１を形成する。
次に、第２図（ｂ）に示すように、全面にＣＶＤ法によ
りシリコン酸化膜１２を形成する。
りシリコン酸化膜１２を形成する。
次に、第２図（Ｃ＞に示すように、異方性エツチングに
より前記ゲート電極の側壁にのみシリコン酸化膜１２を
残してシリコン酸化膜１２およびゲート絶縁膜３を除去
する。これによりＮ型拡散領域１１にコンタクト用窓が
あけられる。次に、前記ゲート電極およびゲート電極側
壁のシリコン酸化膜１２とフィールド絶縁膜２をマスク
としてＮ−型拡散領域１１にＮ型不純物を導入しＮ＋拡
散領域５を形成する。次に、全面にスパッタリング法で
チタン層６を５Ｑｎｍの厚さに堆積する。
より前記ゲート電極の側壁にのみシリコン酸化膜１２を
残してシリコン酸化膜１２およびゲート絶縁膜３を除去
する。これによりＮ型拡散領域１１にコンタクト用窓が
あけられる。次に、前記ゲート電極およびゲート電極側
壁のシリコン酸化膜１２とフィールド絶縁膜２をマスク
としてＮ−型拡散領域１１にＮ型不純物を導入しＮ＋拡
散領域５を形成する。次に、全面にスパッタリング法で
チタン層６を５Ｑｎｍの厚さに堆積する。
次に、第２図（ｄ）に示すように、窒素雰囲気中て６０
０℃、６０分の熱処理を行い、タングステンとシリコン
の混合層１０とチタン層６を反応させて前記ゲート電極
の上部にタングステン硅化物とチタン硅化物の混合層７
を形成し、同時にＮ＋型拡散領域５の表面とチタン層６
を反応させてチタン硅化物層８を形成する。次に、未反
応チタン層６をエツチングして除去する。
０℃、６０分の熱処理を行い、タングステンとシリコン
の混合層１０とチタン層６を反応させて前記ゲート電極
の上部にタングステン硅化物とチタン硅化物の混合層７
を形成し、同時にＮ＋型拡散領域５の表面とチタン層６
を反応させてチタン硅化物層８を形成する。次に、未反
応チタン層６をエツチングして除去する。
なお、タングステンの代りにモリブデン、タンタル、ジ
ルコニウム等の高融点金属を用いても良い。
ルコニウム等の高融点金属を用いても良い。
以上説明したように、本発明は、高融点金属とシリコン
の混合層とチタン層を積層して熱処理し、高融点金属硅
化物とチタン硅化物の混合層を形成することにより、耐
熱性、耐薬品性にすぐれ、後工程の熱処理によっても安
定に低抵抗が保持できる配線を有する半導体装置の製造
方法が得られるという効果がある。
の混合層とチタン層を積層して熱処理し、高融点金属硅
化物とチタン硅化物の混合層を形成することにより、耐
熱性、耐薬品性にすぐれ、後工程の熱処理によっても安
定に低抵抗が保持できる配線を有する半導体装置の製造
方法が得られるという効果がある。
第１図（ａ）〜（ｅ）および第２図（ａ）〜（ｄ）は本
発明の第１および第２の実施例を説明するための工程順
に示した半導体チップの断面図、第３図＜ａ）、（ｂ）
は従来の半導体装置の製造方法を説明するための半導体
チップの断面図である。 １・・・Ｐ型半導体基板、２・・・フィールド絶縁膜、
３・・・ゲート絶縁膜、４・・・配線パターン層、５・
・・Ｎ＋型拡散領域、６・・・チタン層、７・・・タン
グステン硅化物とシリコン硅化物との混合層、８・・・
チタン硅化物層、９・・・多結晶シリコン層、１０・・
・タングステンとシリコンとの混合層、１１・・・Ｎ−
型拡散領域、１２・・・シリコン酸化膜。
発明の第１および第２の実施例を説明するための工程順
に示した半導体チップの断面図、第３図＜ａ）、（ｂ）
は従来の半導体装置の製造方法を説明するための半導体
チップの断面図である。 １・・・Ｐ型半導体基板、２・・・フィールド絶縁膜、
３・・・ゲート絶縁膜、４・・・配線パターン層、５・
・・Ｎ＋型拡散領域、６・・・チタン層、７・・・タン
グステン硅化物とシリコン硅化物との混合層、８・・・
チタン硅化物層、９・・・多結晶シリコン層、１０・・
・タングステンとシリコンとの混合層、１１・・・Ｎ−
型拡散領域、１２・・・シリコン酸化膜。
Claims (1)
- 半導体素子形成領域が形成されている半導体基板上に絶
縁膜を形成する工程と、前記素子形成領域の上の前記絶
縁膜を選択的に開口する工程と、前記開口部及び絶縁膜
上に高融点金属とシリコンの混合層を堆積し選択的にエ
ッチングして配線パターン層を形成する工程と、前記配
線パターン層を含む表面にチタン層を堆積する工程と、
熱処理により前記配線パターン層の高融点金属およびシ
リコンとチタンを反応させて高融点金属硅化物とチタン
硅化物との混合層を形成し未反応チタン層をエッチング
で除去して電極配線を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191887A JPS63276244A (ja) | 1987-05-08 | 1987-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191887A JPS63276244A (ja) | 1987-05-08 | 1987-05-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276244A true JPS63276244A (ja) | 1988-11-14 |
| JPH0567066B2 JPH0567066B2 (ja) | 1993-09-24 |
Family
ID=14573378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11191887A Granted JPS63276244A (ja) | 1987-05-08 | 1987-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276244A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510295A (en) * | 1993-10-29 | 1996-04-23 | International Business Machines Corporation | Method for lowering the phase transformation temperature of a metal silicide |
| US5828131A (en) * | 1993-10-29 | 1998-10-27 | International Business Machines Corporation | Low temperature formation of low resistivity titanium silicide |
-
1987
- 1987-05-08 JP JP11191887A patent/JPS63276244A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510295A (en) * | 1993-10-29 | 1996-04-23 | International Business Machines Corporation | Method for lowering the phase transformation temperature of a metal silicide |
| US5828131A (en) * | 1993-10-29 | 1998-10-27 | International Business Machines Corporation | Low temperature formation of low resistivity titanium silicide |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0567066B2 (ja) | 1993-09-24 |
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Legal Events
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