JPS6344725A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6344725A
JPS6344725A JP8158587A JP8158587A JPS6344725A JP S6344725 A JPS6344725 A JP S6344725A JP 8158587 A JP8158587 A JP 8158587A JP 8158587 A JP8158587 A JP 8158587A JP S6344725 A JPS6344725 A JP S6344725A
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JP
Japan
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gas
silicon
semiconductor device
sih
diffusion region
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Pending
Application number
JP8158587A
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English (en)
Inventor
Shuichi Samata
秀一 佐俣
Yoshiaki Matsushita
松下 嘉明
Mitsuchika Saitou
光親 斉藤
Hisayo Sasaki
佐々木 寿代
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JPS6344725A publication Critical patent/JPS6344725A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分升) この発明は電橿の形成方法を改良した半導体装置の製造
方法に関する。
(従来の技術) MO8型半導体装置は、従来、次のような方法によって
製造されている。すなわち、第4図の断面図で示される
ように、まず基板61をフィールド絶縁膜62で分離し
、素子領域の基板表面にゲート電極63を形成し、この
ゲート電極63を拡散のマスクとして使用して基板表面
に拡散を行ないソース領域64、ドレイン領域65を形
成し、さらに基板全面にCVD法(化学的気相成長法)
によりシリコン酸化膜66を堆積し、この上にBPSG
(ボロン・リン・シリコンガラス)膜67を堆積し、次
に上記シリコン酸化1I66及びBPSG膜67からな
る積層膜に対し、上記ソース領域64及びドレイン領域
65それぞれの表面に達する一対のコンタク1〜ホール
68及び69を開口し、次に全面にアルミニュームをス
パッタリング法により堆積し、このアルミニュームをバ
ターニングしてソース電極70及びドレイン電極71を
形成し、この上に保護用の絶縁膜72を堆積するように
している。
ところが、このような方法では次のような問題点がある
■ コンタクトホール68.69の側面でアルミニュー
ムからなる電極70.71の膜厚が薄くなり、これらア
ルミニューム電極のエレクトロ・マイグレーション耐性
が悪化する。
■ コンタクトホール68.69を開口する際のPEP
(写真蝕刻技術)工程におけるマスク合せずれにより、
これらコンタクトホール68.69がフィールド絶縁W
A62の領域に開口されてしまうと、アルミニューム電
極が基板61と短絡する。このため、ソース領域64、
ドレイン領域65に対してコンタクトホール68.69
を開口する際の位置合せ余裕を大きく取る必要があり、
これにより素子の寸法が大きくなってしまう。
■ 電極70.71上に堆積される保護用の絶縁膜72
に図示のような空洞ができ易くなり、これにより信頼性
が低下する。
■ アルミニュームをバターニングする際、PEP工程
のマスク合せずれにより、アルミニューム電極の端部が
コンタクトホールに重なると、基板61がエツチングさ
れ、ソース領域64、ドレイン領域65と基板61との
絶縁性が低下する。このため、コンタクトホールとアル
ミニューム電極との位置合せ余裕を大きく取る必要があ
り、これにより素子の寸法が大きくなってしまう。
(発明が解決しようとする問題点) このように従来の方法で製造される半導体装置は信頼性
が低いものになり、かつ素子の寸法が大きくなるという
欠点がある。
そこでこの発明では信頼性が高く、しかも寸法を縮小化
することができる半導体装置を製造することができる半
導体装置の製造方法を提供することを目的としている。
し発明の構成] (問題点を解決するための手段) この発明は、半導体基体上に絶縁膜が存在し、この絶縁
膜に対し上記基体に遅するような開口部が設けられ、少
なくともH2ガス、 5iH2Cλ2ガス及びHCλガスを用いて上記開口部
内にSi層を選択的に成長させるようにした半導体装置
の製造方法において、上記5tH2cj22ガスとHC
クガスの流量比5i)(2Cρ2/HCnを0.2〈 S i H2cQ2/)−1cffi<0.5に設定し
、5iH2Cffi2ガスとH2ガスの流量比Si H
2CQ2/H2を2X10−’<5tH2CJ22 /
H2<1X104に設定し、かつ全体の圧力を300T
orr以下に設定するようにしている。
(作用) この発明の半導体装置のI!造造波法は、絶縁膜に形成
された開口部内を選択気相成長法によりシリコン層で埋
め込み、この気相成長時に第2導電型の不純物をシリコ
ン層に導入する。このとき、シリコン層の選択気相成長
がs o o ’cないし950℃の範囲の温度で行わ
れるため、この選択気相成長時にドーピングガス中に含
まれる第2導電型の不純物が基板に拡散される。また、
5iH2Cn2ガスとHcρガスの流量比S 1H2C
Q2/HC(lを0.2ないし0.5の間に、5iH2
cffizガスとH2ガスの流量比S t H2c12
2/H2を2X104ないし1×l0”の間それぞれ設
定することにより、絶Fi股上にはシリコン層が析出せ
ず、かつ下地拡散領域のシリコンをエツチングすること
なく、選択的に開口部内をシリコン層で埋め込むことが
できる。
(実施例) 以下、図面を参照してこの発明の一実施例を説明する。
第1図はこの発明の方法をNチャネルMOSトランジス
タの製造に実施した場合の製造工程を順次示す断面図で
ある。
まず、例えば比抵抗が1Ω・cmのP型のシリコン半導
体基板11の表面に、コブシナ−法によりフィールド絶
縁膜12を形成する。次に、通常の多結晶シリコンゲー
トNチャネルMOSプロセスにより、ゲート電極13及
びN型のソース拡散領域14とドレイン拡散領域15を
形成する。次にCVD法により全面にシリコン酸化膜1
6を例えば3000人の厚みで堆積し、その上にBPS
GI117を例えば7000人の厚みで堆積する。そし
てこの後、BPSG膜17の表面をPOCl3の雰囲気
中で例えば950°Cで60分間アニールすることによ
りその表面を平坦化する。この後、周知のPEP工程に
より、上記シリコン酸化膜16及びBPSG膜17から
なる積層膜に対し、上記ソース拡散領域14、ドレイン
拡散領域15それぞれの表面に達するコンタクトホール
18.19を開口する。ここまでの工程が終了したもの
を第1図(a)に示す。
次に、第1図(b)に示すように、シリコン選択気相成
長法により、上記コンタクトホール18.19の内部を
シリコン層20で埋める。このときの条件は、例えばH
2ガスを100λ/分、5IH2CQ2ガスを4000
C/分、Hcgガスを1り7分、ドーピングガスとして
のPH3ガスを200cc/分、それぞれの流量で反応
室に供給する。また、反応室の全圧力は100Torr
の減圧状態とし、かつ反応室の温度を900℃に設定す
る。ここで9o○℃の温度で選択気相成長を行なうと、
ドーピングガス中に含まれる不純物P(リン)が基板1
1に拡散される。従って、仮に上記コンタクトホール1
8.19を開口する工程のとき、このコンタクトホール
が正規の位置からずれてフィールド絶縁膜12の部分に
形成されたとしても、シリコン1i20から基板11に
対してN型の不純物が拡散され、ソースもしくはドレイ
ン拡散領域と接続された領域が形成される。また、選択
気相成長時の全圧力を100Tor rに設定すること
により、シリコン層20の埋め込み量の均一性が向上す
る。すなわち、各コンタクトホール18.19内に埋め
込まれたシリコン層20の厚みが均一にされる。また、 5it−hcffi2ガスとHCfiガスの流量比を0
.4に設定すると、図示するように絶縁膜17上にはシ
リコン層が析出せず、かつ下地拡散領域14.15のシ
リコンがエツチングされることなく、コンタクトホール
18.1つ内に選択的にシリコン層20で埋め込むこと
ができる。なお、このときの温度は800℃〜950℃
の範囲ならば自由に選択が可能である。
この選択気相成長時の各ガスの流山比とシリコン層20
の析出状態との関係を示したのが第2図の特性図である
。第2図において横軸は 5iH2Cj22ガスとキャリアーガスとしてのH2ガ
スとの流H比A1すなわち5i82CI2/H2をとっ
たものであり、縦軸はHc/2ガスとH2ガスとの流量
比B、すなわちHC2/H2をとったものである。そし
て図中、領域■の範囲はシリコン層20が堆積される下
地基板がエツチングされる条件のときであり、領域■の
範囲はシリコン層20がBPSGl+7の表面にも析出
される条件のときであり、実線で囲んだ領域■の範囲が
コンタクトホール18.19から露出している基板の表
面にのみシリコン[20が順次析出される条件のときで
ある。
上記シリコン層20を成長した後は、シリコンを1%含
むアルミニューム−シリコン合金からなる膜を例えば6
000人の厚みに堆積し、これをパターニングして上記
一方のコンタクトホール18に埋め込まれたシリコン層
20の表面に電気的に接続されたソース電極21と他方
のコンタクトホール19に埋め込まれたシリコン層20
の表面に電気的に接続されたドレイン電極22を形成す
る。ここで、仮にこの電極21.22を形成する際に、
マスクずれが生じとしても、コンタクトホール18.1
9内にはシリコン層20が形成されているので、アルミ
ニューム−シリコン合金膜のエツチングの際にこのシリ
コン層20がわずかにエツチングされるだけであり、従
来のように拡散領域がエツチングされる恐れはない。
なお、図示していないが、上記ゲート電極13(このゲ
ート電極は多結晶シリコンで構成されている)について
も、上記と同様にその表面に達するコンタクトホールが
間口され、このコンタク1〜ホール内部にシリコン層が
堆積され、さらに上記ソース雪掻21、ドレイン電極2
2を形成する際に、同時にこのシリコン4@の表面と電
気的に接続する配線が形成されるので、このゲート電極
13に配線を接続する場合のマスク合せ余裕を従来より
も少なくできる。すなわち、この実施例の方法によれば
従来、問題になっていた前記■〜■の事項が全て解決さ
れる。この結果、この方法によって製造される装置の信
頼性を高くすることができ、しかも素子寸法を縮小する
ことができる。
第3図はこの発明の方法をNチャネル、Pチャネル、’
vl OS トランジスタの両方を含むCM OSトラ
ンジスタに実施した場合の製造工程を順次示す断面図で
ある。
まず、例えば比抵抗が4Ω・cmのN型のシリコン半導
体基板31の表面にP型つェルflA域32を形成し、
次にコブラナー法によりフィールド絶縁嘆33を形成す
る。次に通常の多結晶シリコンゲートル10Sプロセス
により、N型基板31にはゲート電極34及びP型のソ
ース拡散領域35とドレイン拡散領域36を形成してP
チャネルM OS I−ランジスクを、P型つェル須域
32にはゲート電極37及びN型のソース拡散領域38
とドレイン拡散領域3つを形成してNチャネルMOSト
ランジスタを形成する。
次に上記第1図の実施例の場合と同[1、CV D法に
より全面にシリコン酸化1t!J40を例えば3000
人の厚みで堆積し、その上にBPSG141を例えば7
000人の厚みでlf?Iする。そしてこの後、8PS
G膜41の表面をPOCffi3の雰囲気中で例えば9
50℃で60分間アニールすることによりその表面を平
坦化する。この後、周知のPEP工程により、上記Nチ
ャネル〜10Sトランジスタ側でシリコン酸化膜40及
びBPSG膜41からなる積層膜に対し、上記N型のソ
ース拡散領域38、ドレイン拡散領域39それぞれの表
面に達するコンタクトホール42.43を開口した後、
上記第1図の実施例の場合と同様の条件によるシリコン
選択気相成長法により、このコンタクトホール42.4
3の内部をシリコン層44で埋める。ここまでの工程が
終了したものを第3図(a)に示す。
次に上記シリコン層44の表面を例えば熱酸化などの方
法により酸化して例えば500人の厚みのシリコン酸化
膜45で覆う。しかる後、PEP工程により、上記Pチ
ャネルMOSトランジスタ側でシリコン酸化II!I4
0及びBPSG膜41からなる積層膜に対し、上記P型
のソース拡散領域35、ドレイン拡散領域36それぞれ
の表面に達するコンタクトホール46.47を開口する
。ここまでの工程が終了したものを第3図(b)に示す
次に、上記と同様の条件によるシリコン選択気相成長法
により、上記コンタクトホール46.47の内部をシリ
コンWJ48で埋める。このときのドーピングガスはP
H3ガスの代わりにホウ素(B)を含む8286ガスを
使用する。このため、この成長時に形成されるシリコン
層48は、P型のソース拡散領域35、ドレイン拡散壜
戚36と同じ導電型となる。この後、上記シリコン酸化
膜45をエツチング除去する。このとき、下地のBPS
G膜41もエツチングされるが問題はない。
次に、シリコンを1%含むアルミニューム−シリコン合
金からなる膜を例えば60oO人の厚みに堆積し、これ
をバターニングして前記各コンタクトホール42.43
.46.47に埋め込まれたシリコン層44もしくは4
8の表面に電気的に接続された電極49ないし52を形
成する。
なお、この場合にも、図示していないが、上記各ゲート
電極34.37についても、前記第1図の実施例の場合
と同様にその表面に達するコンタクトホールが開口され
、このコンタクトホール内部にシリコン層が堆積され、
この後、アルミニューム−シリコン合金からなる配線が
形成される。
この実施例の場合にも上記実施例の場合と同様の理由に
より、前記■〜■の問題は全て解決されており、この方
法によって製造される半導体装置は信頼性が十分高く、
しかも寸法が縮小化されたものとなる。例えば、寸法の
縮小化については、拡散領域とコンタクトホールとの寸
法余裕が、従来では1μm必要であったものが、上記各
実施例では0.2μmに削減することができた。また、
コンタクトホール内部に形成されるシリコン層とアルミ
ニューム−シリコン合金配線との寸法余裕が従来では1
μm必要であったものが、上記各実施例では0.2μm
に削減することができた。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例ではソース、ドレイン領域である単結晶S
i層上にシリコン層を成長ざぜる場合について説明した
が、これは多結晶シリコン膜上に成長させる場合にも実
施可能であることはいうまでもない。ざらに開口部くコ
ンタクトホール)が設けられる層がシリコン酸化膜とB
PSG膜からなる2居積1蕾膜である場合について説明
したが、これはシリコン酸化膜 (SiO2)、PSG膜、BSGyA、BPSGP/A
Si3N4のうち少なくとも1Fiで構成されているも
のであればよい。
[発明の効果] 以上、説明したようにこの発明によれば、信頼性が高く
かつ寸法の縮小化が可能な半導体装置を製造することが
できる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
第1図はこの発明の一実施例に係る方法を説明するため
の断面図、第2図は上記実施例を説明するだの特性図、
第3図はこの発明の他の実施例に係る方法を説明するた
めの断面図、第4図は従来方法を説明するための断面図
である。 11、31・・・シリコン半導体基板、12.33・・
・フィールド絶縁膜、13.34.37・・・ゲート電
極、14.35゜38・・・ソース拡散領域、15.3
6.38・・・ドレイン拡散領域、16.40・・・シ
リコン酸化膜、17、41・・・BPSG膜、18.1
9.42.43.46.47・・・コンタクトホール、
20.44.48・・・シリコン層、21゜49、51
・・・ソース電極、22.50.52・・・ドレイン電
極、32・・・P型ウェル領域。 出願人代理人 弁理士 鈴江弐彦 第1図 第2図 83図

Claims (4)

    【特許請求の範囲】
  1. (1)半導体基体上に絶縁膜が存在し、この絶縁膜に対
    し上記基体に達するような開口部が設けられ、少なくと
    もH_2ガス、SiH_2Cl_2ガス及びHClガス
    を用いて上記開口部内にSi層を選択的に成長させるよ
    うにした半導体装置の製造方法において、上記SiH_
    2Cl_2ガスとHClガスの流量比SiH_2Cl_
    2/HClを0.2<SiH_2Cl_2/HCl<0
    .5に設定し、SiH_2Cl_2ガスとH_2ガスの
    流量比SiH_2Cl_2/H_2を2×10^−^4
    <SiH_2Cl_2/H_2<1×10^−^2に設
    定し、かつ全体の圧力を300Torr以下に設定する
    ようにしたことを特徴とする半導体装置の製造方法。
  2. (2)前記絶縁膜に設けられた開口部から露出している
    前記半導体基体の一部が第1導電型半導体領域上に設け
    られた第2導電型の拡散領域であり、この拡散領域上に
    Si層を選択成長させる際の温度が800℃から950
    ℃の範囲にされ、選択成長されたSi層には第2導電型
    の不純物が導入され、選択成長されたSi層が上記拡散
    領域と電気的に接続された配線を構成する特許請求の範
    囲第1項に記載の半導体装置の製造方法。
  3. (3)前記拡散領域の代わりに多結晶シリコン膜が用い
    られる特許請求の範囲第2項に記載の半導体装置の製造
    方法。
  4. (4)前記絶縁膜がSiO_2、PSG、BSG、BP
    SG、Si_3N_4のうち少なくとも1種から構成さ
    れている特許請求の範囲第1項に記載の半導体装置の製
    造方法。
JP8158587A 1986-04-02 1987-04-02 半導体装置の製造方法 Pending JPS6344725A (ja)

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JP61-75837 1986-04-02

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US5057899A (en) * 1989-08-29 1991-10-15 Kabushiki Kaisha Toshiba Semiconductor device with improved wiring contact portion
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