JP3086836B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3086836B2 JP3086836B2 JP03125416A JP12541691A JP3086836B2 JP 3086836 B2 JP3086836 B2 JP 3086836B2 JP 03125416 A JP03125416 A JP 03125416A JP 12541691 A JP12541691 A JP 12541691A JP 3086836 B2 JP3086836 B2 JP 3086836B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に埋込層を形成する工程からエピタキシャル
層を成長させる工程への移行過程に特徴がある半導体装
置の製造方法に関する。
に関し、特に埋込層を形成する工程からエピタキシャル
層を成長させる工程への移行過程に特徴がある半導体装
置の製造方法に関する。
【０００２】
【従来の技術】半導体ＩＣ等の半導体装置におけるｐ+
埋込層は、アップ・ダウン−アイソレーション方式を行
う場合、即ちアイソレーション領域をエピタキシャル層
の表面からだけでなく、エピタキシャル層の下から（つ
まり基板側から）も上方向に再拡散させる場合などで、
アイソレーション時間の短縮によってアイソレーション
（ｐ拡散）領域の横拡がりを押さえて、チップ面積の縮
小化や、ｎ+ のような上方拡散の低減による耐圧改善を
図ることを意図して設けられる。
埋込層は、アップ・ダウン−アイソレーション方式を行
う場合、即ちアイソレーション領域をエピタキシャル層
の表面からだけでなく、エピタキシャル層の下から（つ
まり基板側から）も上方向に再拡散させる場合などで、
アイソレーション時間の短縮によってアイソレーション
（ｐ拡散）領域の横拡がりを押さえて、チップ面積の縮
小化や、ｎ+ のような上方拡散の低減による耐圧改善を
図ることを意図して設けられる。
【０００３】埋込層を有する半導体装置としてｎｐｎ型
トランジスタを例にすると、このトランジスタの製造方
法における埋込層の作製工程は、図５〜図８に示す如く
である。まず、図５に示す段階１において、シリコン等
からなるｐ型基板１１上に、埋込層を形成する領域の基
板１１の表面が露出するように、ＳｉＯ2 からなる酸化
膜マスク１２を設ける。マスク１２を設けない基板１１
の表面を窓領域Ｗとする。
トランジスタを例にすると、このトランジスタの製造方
法における埋込層の作製工程は、図５〜図８に示す如く
である。まず、図５に示す段階１において、シリコン等
からなるｐ型基板１１上に、埋込層を形成する領域の基
板１１の表面が露出するように、ＳｉＯ2 からなる酸化
膜マスク１２を設ける。マスク１２を設けない基板１１
の表面を窓領域Ｗとする。
【０００４】次に、図６の段階２で、ｐ型不純物として
例えばボロン（Ｂ）を窓領域Ｗから基板１１内にイオン
注入し、基板１１内にイオン注入領域１３を形成する。
図７の段階３では、乾燥酸素又は水蒸気のような酸化雰
囲気中にて、基板１１全体を温度８００〜１３００℃程
度まで加熱する。これにより、ｐ型不純物が基板１１内
に拡散され、窓領域Ｗの下方に拡散領域としてのｐ+ 領
域１４’が形成される。拡散の際、基板１１の窓領域Ｗ
にはＳｉＯ2 酸化膜１５も形成される。
例えばボロン（Ｂ）を窓領域Ｗから基板１１内にイオン
注入し、基板１１内にイオン注入領域１３を形成する。
図７の段階３では、乾燥酸素又は水蒸気のような酸化雰
囲気中にて、基板１１全体を温度８００〜１３００℃程
度まで加熱する。これにより、ｐ型不純物が基板１１内
に拡散され、窓領域Ｗの下方に拡散領域としてのｐ+ 領
域１４’が形成される。拡散の際、基板１１の窓領域Ｗ
にはＳｉＯ2 酸化膜１５も形成される。
【０００５】図８の段階４で、ＳｉＯ2 マスク１２とＳ
ｉＯ2 酸化膜１５を除去し、基板１１の窓領域Ｗにｐ+
領域１４’を現出し、これをｐ+ 埋込層１４とする。な
お、酸化膜１５の除去により、窓領域Ｗの周辺部に相当
するｐ+ 埋込層１４の部分には段差１４ａが生ずる。得
られた半導体は、ｎｐｎ型トランジスタとして完成させ
るために次の工程に供する。例えば、図９の段階５に示
すように、更に基板１１の表面にエピタキシャル層１６
を成長させる。
ｉＯ2 酸化膜１５を除去し、基板１１の窓領域Ｗにｐ+
領域１４’を現出し、これをｐ+ 埋込層１４とする。な
お、酸化膜１５の除去により、窓領域Ｗの周辺部に相当
するｐ+ 埋込層１４の部分には段差１４ａが生ずる。得
られた半導体は、ｎｐｎ型トランジスタとして完成させ
るために次の工程に供する。例えば、図９の段階５に示
すように、更に基板１１の表面にエピタキシャル層１６
を成長させる。
【０００６】
【発明が解決しようとする課題】上記の如き埋込層の作
製工程によると、埋込層１４を形成するために、図６の
段階２でイオン注入を行い、図７の段階３で加熱処理を
施している。段階２でイオン注入を行うと、基板１１の
窓領域Ｗの表面が大きな損傷を受ける。表面に損傷が有
る状態のまま、次の段階３で加熱処理を施してｐ+ 領域
１４’を形成すると、図８の段階４でｐ+ 領域１４’を
ｐ+ 埋込層１４とした際に、埋込層１４に表面欠陥が現
れる。これは、製品としてのトランジスタに構造欠陥を
発生させる要因になるため好ましくない。
製工程によると、埋込層１４を形成するために、図６の
段階２でイオン注入を行い、図７の段階３で加熱処理を
施している。段階２でイオン注入を行うと、基板１１の
窓領域Ｗの表面が大きな損傷を受ける。表面に損傷が有
る状態のまま、次の段階３で加熱処理を施してｐ+ 領域
１４’を形成すると、図８の段階４でｐ+ 領域１４’を
ｐ+ 埋込層１４とした際に、埋込層１４に表面欠陥が現
れる。これは、製品としてのトランジスタに構造欠陥を
発生させる要因になるため好ましくない。
【０００７】更に、最も好ましくないのは、図７の段階
３の加熱処理で拡散が基板１の表面まで達してしまい、
エピタキシャル成長時にオートドーピングが起きること
である。従って、本発明の目的は、上記問題点に鑑み、
埋込層を形成する領域となる基板表面にオートドーピン
グを生じさせないと共に、表面にできるだけ損傷を与え
ず、しかも表面欠陥のない埋込層を作製できる半導体装
置の製造方法を提供することにある。
３の加熱処理で拡散が基板１の表面まで達してしまい、
エピタキシャル成長時にオートドーピングが起きること
である。従って、本発明の目的は、上記問題点に鑑み、
埋込層を形成する領域となる基板表面にオートドーピン
グを生じさせないと共に、表面にできるだけ損傷を与え
ず、しかも表面欠陥のない埋込層を作製できる半導体装
置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明の請求項1記載の半導体装置の製造方法は、
基板上に埋込層を形成するための開口を有するマスクを
形成する工程と、前記開口を介して不純物をイオン注入
する工程と、前記マスクを除去した後、前記基板を非酸
化雰囲気に調整された成長炉内に設置し、前記成長炉内
で、前記注入されたイオンを活性化するアニールを行
い、イオン注入領域を形成する工程と、前記成長炉をエ
ピタキシャル成長温度まで昇温し、前記イオン注入領域
を拡張して埋込層を形成する工程と、エピタキシャル成
長温度に到達した前記成長炉内で引き続き連続して、前
記基板表面にエピタキシャル成長層を形成させる工程と
を含むことを特徴とする。
に、本発明の請求項1記載の半導体装置の製造方法は、
基板上に埋込層を形成するための開口を有するマスクを
形成する工程と、前記開口を介して不純物をイオン注入
する工程と、前記マスクを除去した後、前記基板を非酸
化雰囲気に調整された成長炉内に設置し、前記成長炉内
で、前記注入されたイオンを活性化するアニールを行
い、イオン注入領域を形成する工程と、前記成長炉をエ
ピタキシャル成長温度まで昇温し、前記イオン注入領域
を拡張して埋込層を形成する工程と、エピタキシャル成
長温度に到達した前記成長炉内で引き続き連続して、前
記基板表面にエピタキシャル成長層を形成させる工程と
を含むことを特徴とする。
【０００９】この製造方法は、イオン注入のなされた基
板をエピタキシャル成長炉内を昇温する過程においてア
ニールおよびイオン注入領域の拡張を行い、そのままエ
ピタキシャル成長工程に入るようにし、一連の工程を連
続して行うものである。この製造方法によれば、 I. 連続工程であるため、各工程の温度および雰囲気を
高精度に制御することにより、拡散長などの諸条件を高
精度に制御することができる。また原料ガスの流入によ
ってのみエピタキシャル成長が開始するため、工程のス
ィッチング時間が迅速となり、高精度の制御が可能とな
る。また不純物領域の伸びの生じ易い高温工程は、安定
した昇温工程および恒温工程（エピタキシャル成長工
程）であるため、拡散長を高精度に制御することがで
き、再現性の向上を図ることが可能となる。 I I.イオン注入後に非酸化性雰囲気でアニーリングを行
い、OSF（Oxigen Stacking Fault）などの結晶欠陥を軽
減し、徐々に昇温させながら不純物領域の拡張を行い、
エピタキシャル成長温度に到達したところで、原料ガス
を流入し、エピタキシャル成長に入るため、表面状態を
極めて良好に維持した状態でエピタキシャル成長層を形
成することができ、界面特性が良好で膜質の良好なエピ
タキシャル成長層を得ることが可能となる。（一旦ＯＳ
Ｆが形成されてしまうとこの欠陥を受けついだかたちで
エピタキシャル成長層が形成されてしまい、回復が極め
て困難であり、また途中の温度サイクルや外気との遭遇
によるダメージを受け、表面欠陥が生じた場合にもそれ
をエピタキシャル成長層が引き継いでしまうという問題
があるが、本発明の方法によれば欠陥のない表面に極め
て良好なエピタキシャル成長層を形成することが可能と
なる） III.また、基板自体の受ける昇温−降温サイクルが著し
く軽減され、熱ストレスによる欠陥を大幅に低減するこ
とができる。 IV. 途中温度を室温まで下げることなく行うことができ
製造時間の短縮および製造工程の簡素化をはかることが
可能である。という顕著な効果を奏する。
板をエピタキシャル成長炉内を昇温する過程においてア
ニールおよびイオン注入領域の拡張を行い、そのままエ
ピタキシャル成長工程に入るようにし、一連の工程を連
続して行うものである。この製造方法によれば、 I. 連続工程であるため、各工程の温度および雰囲気を
高精度に制御することにより、拡散長などの諸条件を高
精度に制御することができる。また原料ガスの流入によ
ってのみエピタキシャル成長が開始するため、工程のス
ィッチング時間が迅速となり、高精度の制御が可能とな
る。また不純物領域の伸びの生じ易い高温工程は、安定
した昇温工程および恒温工程（エピタキシャル成長工
程）であるため、拡散長を高精度に制御することがで
き、再現性の向上を図ることが可能となる。 I I.イオン注入後に非酸化性雰囲気でアニーリングを行
い、OSF（Oxigen Stacking Fault）などの結晶欠陥を軽
減し、徐々に昇温させながら不純物領域の拡張を行い、
エピタキシャル成長温度に到達したところで、原料ガス
を流入し、エピタキシャル成長に入るため、表面状態を
極めて良好に維持した状態でエピタキシャル成長層を形
成することができ、界面特性が良好で膜質の良好なエピ
タキシャル成長層を得ることが可能となる。（一旦ＯＳ
Ｆが形成されてしまうとこの欠陥を受けついだかたちで
エピタキシャル成長層が形成されてしまい、回復が極め
て困難であり、また途中の温度サイクルや外気との遭遇
によるダメージを受け、表面欠陥が生じた場合にもそれ
をエピタキシャル成長層が引き継いでしまうという問題
があるが、本発明の方法によれば欠陥のない表面に極め
て良好なエピタキシャル成長層を形成することが可能と
なる） III.また、基板自体の受ける昇温−降温サイクルが著し
く軽減され、熱ストレスによる欠陥を大幅に低減するこ
とができる。 IV. 途中温度を室温まで下げることなく行うことができ
製造時間の短縮および製造工程の簡素化をはかることが
可能である。という顕著な効果を奏する。
【００１０】上記製造方法において、エピタキシャル層
を成長させる工程を、埋込層を形成する工程において拡
張されるイオン注入領域が基板の表面に現れていない状
態で開始すること（請求項２）により、埋込層を形成す
る領域となる基板表面の損傷が少なくなると共に、基板
表面にオートドーピングは起こらず、埋込層の表面の欠
陥も全く生じない。
を成長させる工程を、埋込層を形成する工程において拡
張されるイオン注入領域が基板の表面に現れていない状
態で開始すること（請求項２）により、埋込層を形成す
る領域となる基板表面の損傷が少なくなると共に、基板
表面にオートドーピングは起こらず、埋込層の表面の欠
陥も全く生じない。
【００１１】また請求項３記載の半導体装置の製造方法
は、エピタキシャル層を成長させる工程に先立ち、塩化
水素ガスを前記成長炉内に流入し前記基板表面をクリー
ニングする工程を含むことを特徴とするものである。か
かる構成によれば V.エピタキシャル成長層の形成に先立ち、基板表面が極
めて良好な状態に清浄化されるため、より、膜質の優れ
たエピタキシャル成長層を得ることが可能となるという
効果を奏効する。
は、エピタキシャル層を成長させる工程に先立ち、塩化
水素ガスを前記成長炉内に流入し前記基板表面をクリー
ニングする工程を含むことを特徴とするものである。か
かる構成によれば V.エピタキシャル成長層の形成に先立ち、基板表面が極
めて良好な状態に清浄化されるため、より、膜質の優れ
たエピタキシャル成長層を得ることが可能となるという
効果を奏効する。
【００１２】この製造方法では、埋込層を形成する工程
において拡張されるイオン注入領域が基板の表面に現れ
ていない状態で、エピタキシャル層を成長させる工程を
開始するので、基板表面の損傷を軽減できると共に、オ
ートドーピングを防止でき、しかも結晶欠陥を軽減でき
る。
において拡張されるイオン注入領域が基板の表面に現れ
ていない状態で、エピタキシャル層を成長させる工程を
開始するので、基板表面の損傷を軽減できると共に、オ
ートドーピングを防止でき、しかも結晶欠陥を軽減でき
る。
【００１３】本発明の製造方法でイオン注入する不純物
としては、ｐ+ 埋込層を形成するので、伝導型がｐ型で
あれば特に限定はなく、ボロン（Ｂ）、アルミニウム
（Ａｌ）が例示される。又、イオン注入後に行うアニー
リングによれば、注入した不純物イオンが活性化される
と同時に拡散され、イオン注入領域であるｐ+ 領域が或
る程度まで拡がる。この拡散は非酸化雰囲気中で行うた
め、従来の製造方法で起こるような酸化（図７の酸化膜
１５の生起）は発生しない。アニーリングを行う際の雰
囲気となるガスは非酸化性であれば特定はない。例え
ば、Ｈ2 ガス、Ｎ2 ガス、Ａｒガス、Ｈｅガスがある。
としては、ｐ+ 埋込層を形成するので、伝導型がｐ型で
あれば特に限定はなく、ボロン（Ｂ）、アルミニウム
（Ａｌ）が例示される。又、イオン注入後に行うアニー
リングによれば、注入した不純物イオンが活性化される
と同時に拡散され、イオン注入領域であるｐ+ 領域が或
る程度まで拡がる。この拡散は非酸化雰囲気中で行うた
め、従来の製造方法で起こるような酸化（図７の酸化膜
１５の生起）は発生しない。アニーリングを行う際の雰
囲気となるガスは非酸化性であれば特定はない。例え
ば、Ｈ2 ガス、Ｎ2 ガス、Ａｒガス、Ｈｅガスがある。
【００１４】アニーリング後には、アニーリングによっ
て拡散されたｐ+ 領域を更に拡張する。この拡張は、埋
込層作製後に行うエピタキシャル成長を開始する温度
（約１０００℃）まで基板の温度を徐々に上げていくこ
とにより行う。但し、ｐ+ 領域が基板表面に達しないよ
うにｐ+ 領域を拡張することが肝要である。換言すると
注入イオンが格子点に入る程度まで活性化すればよい。
そして、エピタキシャル成長を開始し、エピタキシャル
結晶を基板上に成長させる。
て拡散されたｐ+ 領域を更に拡張する。この拡張は、埋
込層作製後に行うエピタキシャル成長を開始する温度
（約１０００℃）まで基板の温度を徐々に上げていくこ
とにより行う。但し、ｐ+ 領域が基板表面に達しないよ
うにｐ+ 領域を拡張することが肝要である。換言すると
注入イオンが格子点に入る程度まで活性化すればよい。
そして、エピタキシャル成長を開始し、エピタキシャル
結晶を基板上に成長させる。
【００１５】本発明の製造方法における埋込層を形成す
る工程（エピタキシャル層を成長させる工程も含む）以
降の工程は、従来と同様の製造プロセスを用いて、埋込
層（及びエピタキシャル層）を設けた半導体を半導体装
置として完成させることができる。
る工程（エピタキシャル層を成長させる工程も含む）以
降の工程は、従来と同様の製造プロセスを用いて、埋込
層（及びエピタキシャル層）を設けた半導体を半導体装
置として完成させることができる。
【００１６】
【実施例】以下、本発明の半導体装置の製造方法を実施
例に基づいて説明する。本実施例では、前記従来技術に
開示の製造方法と対比させて本発明と従来との相違を明
確にするために、前記従来技術と同様にｎｐｎ型トラン
ジスタを例にして述べる。
例に基づいて説明する。本実施例では、前記従来技術に
開示の製造方法と対比させて本発明と従来との相違を明
確にするために、前記従来技術と同様にｎｐｎ型トラン
ジスタを例にして述べる。
【００１７】図１〜図４にマスク形成工程、イオン注入
工程、埋込層形成工程、及びエピタキシャル層成長工程
（段階１〜４）までを示す。まず図１の段階１に示すよ
うに、シリコン等からなるｐ型基板１上において、ｐ+
埋込層を形成する領域を開口して表面をレジスト（マス
ク）２で覆う。レジスト２を設けない基板１の開口を窓
領域Ｗとする。なお、基板１上にＳｉＯ2 膜を設けても
よく、実際には基板１上には１０００Å程度のＳｉＯ2
膜が存在する。ＳｉＯ2 膜により、損傷を更に低減でき
る。
工程、埋込層形成工程、及びエピタキシャル層成長工程
（段階１〜４）までを示す。まず図１の段階１に示すよ
うに、シリコン等からなるｐ型基板１上において、ｐ+
埋込層を形成する領域を開口して表面をレジスト（マス
ク）２で覆う。レジスト２を設けない基板１の開口を窓
領域Ｗとする。なお、基板１上にＳｉＯ2 膜を設けても
よく、実際には基板１上には１０００Å程度のＳｉＯ2
膜が存在する。ＳｉＯ2 膜により、損傷を更に低減でき
る。
【００１８】次に、図２に示す段階２で、ｐ型不純物と
して例えばボロン（Ｂ）を窓領域Ｗから基板１内にイオ
ン注入し、基板１内にイオン注入領域（ｐ+ 領域）３を
形成する。そして、図３の段階３で、レジスト２を除去
する。ここで、次の段階４に移る前に、基板１を化学洗
浄した後、基板１をエピタキシャル成長炉に入れる。な
お、ＳｉＯ2 膜が在る場合は、これをエッチングにより
除去しておく。
して例えばボロン（Ｂ）を窓領域Ｗから基板１内にイオ
ン注入し、基板１内にイオン注入領域（ｐ+ 領域）３を
形成する。そして、図３の段階３で、レジスト２を除去
する。ここで、次の段階４に移る前に、基板１を化学洗
浄した後、基板１をエピタキシャル成長炉に入れる。な
お、ＳｉＯ2 膜が在る場合は、これをエッチングにより
除去しておく。
【００１９】その後、図４の段階４で、まず成長炉内に
存在する酸素に対して、Ｎ2 ガスによるパージングを行
って酸素を除く。次に、成長炉内にＨ2 ガスを導入する
と共に炉内のＮ2 ガスを排気し、Ｎ2 ガスをＨ2 ガスに
全部（１００％）置換する。これにより、成長炉内にＨ
2 ガスを充満させ、非酸化雰囲気を調製する。このＨ2
ガスの雰囲気中で、基板１をアニーリングし、ボロンイ
オンを活性化すると同時に拡散させる。この拡散では、
ボロンイオンが活性化されればよく、ｐ+ 領域３の拡が
りは大きくなくてもよい。ボロンイオンを十分に活性化
したら、アニーリングを終了する。
存在する酸素に対して、Ｎ2 ガスによるパージングを行
って酸素を除く。次に、成長炉内にＨ2 ガスを導入する
と共に炉内のＮ2 ガスを排気し、Ｎ2 ガスをＨ2 ガスに
全部（１００％）置換する。これにより、成長炉内にＨ
2 ガスを充満させ、非酸化雰囲気を調製する。このＨ2
ガスの雰囲気中で、基板１をアニーリングし、ボロンイ
オンを活性化すると同時に拡散させる。この拡散では、
ボロンイオンが活性化されればよく、ｐ+ 領域３の拡が
りは大きくなくてもよい。ボロンイオンを十分に活性化
したら、アニーリングを終了する。
【００２０】アニーリング後に、埋込層作製後に行うエ
ピタキシャル成長を開始する温度（約１０００℃）まで
成長炉内を徐々に昇温して、基板１内のｐ+ 領域３が基
板１の表面の窓領域Ｗに達しないように注意しながらｐ
+ 領域３を更に拡張し、ｐ+埋込層４を形成する。ｐ+
領域３が基板１の表面の窓領域Ｗに達しない時点で、エ
ピタキシャル結晶が析出する温度（１０００℃以上）ま
で更に昇温した後、基板１上にエピタキシャル層５を成
長させる。なお、エピタキシャル成長前に、ＨＣｌガス
を成長炉内に流して基板１の表面を極薄く（１０００Å
程度）エッチングしてクリーニングしておくと一層好ま
しい。但し、エッチングによって、ｐ+領域３が基板１
の表面に現れないようにすることが重要である。
ピタキシャル成長を開始する温度（約１０００℃）まで
成長炉内を徐々に昇温して、基板１内のｐ+ 領域３が基
板１の表面の窓領域Ｗに達しないように注意しながらｐ
+ 領域３を更に拡張し、ｐ+埋込層４を形成する。ｐ+
領域３が基板１の表面の窓領域Ｗに達しない時点で、エ
ピタキシャル結晶が析出する温度（１０００℃以上）ま
で更に昇温した後、基板１上にエピタキシャル層５を成
長させる。なお、エピタキシャル成長前に、ＨＣｌガス
を成長炉内に流して基板１の表面を極薄く（１０００Å
程度）エッチングしてクリーニングしておくと一層好ま
しい。但し、エッチングによって、ｐ+領域３が基板１
の表面に現れないようにすることが重要である。
【００２１】このようにしてｐ+ 埋込層４及びエピタキ
シャル層５を設けた半導体は、更に通常の半導体製造プ
ロセスを用いてｎｐｎ型トランジスタとして完成させれ
ばよい。上記実施例では、半導体装置としてｎｐｎ型ト
ランジスタを挙げたが、本発明の製造方法は、これに限
定されないことは言うまでもなく、埋込層を有する半導
体装置であればどのような装置にも適用することができ
る。又、上記実施例では、ｐ型基板を用いた例である
が、ｎ型基板でも同様に行うことができ、作用効果もｐ
型基板の場合と遜色がない。
シャル層５を設けた半導体は、更に通常の半導体製造プ
ロセスを用いてｎｐｎ型トランジスタとして完成させれ
ばよい。上記実施例では、半導体装置としてｎｐｎ型ト
ランジスタを挙げたが、本発明の製造方法は、これに限
定されないことは言うまでもなく、埋込層を有する半導
体装置であればどのような装置にも適用することができ
る。又、上記実施例では、ｐ型基板を用いた例である
が、ｎ型基板でも同様に行うことができ、作用効果もｐ
型基板の場合と遜色がない。
【００２２】更に、本発明の製造方法は、ｎ型不純物
（Ａｓ又はＳｂ）によるｎ+ 埋込層にも適用できる。こ
の場合、高エネルギーのイオン注入或いはダブルチャー
ジ方式を用いて注入すればよい。
（Ａｓ又はＳｂ）によるｎ+ 埋込層にも適用できる。こ
の場合、高エネルギーのイオン注入或いはダブルチャー
ジ方式を用いて注入すればよい。
【００２３】
【発明の効果】以上説明したように、本発明の請求項１
に係る発明によれば、埋込層を形成する工程及びエピタ
キシャル層を成長させる工程を同炉内で行うようにした
ので、これらの工程を別炉で行う場合に比べて（加熱処
理とエピタキシャル層成長を別個に行う従来の製造方法
に比べて）、下記の効果（１）〜（３）を得ることがで
きる。 （１）埋込層を形成する工程及びエピタキシャル層を成
長させる工程において基板を炉に対して出し入れする時
の昇温−降温（室温まで）による温度サイクルの影響を
基板が受けることを少なくすることができ、熱ストレス
による結晶欠陥を著しく軽減できる。 （２）途中温度を室温まで下げることなく行うことがで
き、製造時間の短縮及び製造工程の簡素化を図り得る。 （３）イオン注入後に非酸化雰囲気中でアニーリングを
行うため、ＯＳＦ（Oxide induced Stacking Fault）等
の結晶欠陥を軽減できる。
に係る発明によれば、埋込層を形成する工程及びエピタ
キシャル層を成長させる工程を同炉内で行うようにした
ので、これらの工程を別炉で行う場合に比べて（加熱処
理とエピタキシャル層成長を別個に行う従来の製造方法
に比べて）、下記の効果（１）〜（３）を得ることがで
きる。 （１）埋込層を形成する工程及びエピタキシャル層を成
長させる工程において基板を炉に対して出し入れする時
の昇温−降温（室温まで）による温度サイクルの影響を
基板が受けることを少なくすることができ、熱ストレス
による結晶欠陥を著しく軽減できる。 （２）途中温度を室温まで下げることなく行うことがで
き、製造時間の短縮及び製造工程の簡素化を図り得る。 （３）イオン注入後に非酸化雰囲気中でアニーリングを
行うため、ＯＳＦ（Oxide induced Stacking Fault）等
の結晶欠陥を軽減できる。
【００２４】請求項２に係る発明によれば、上記効果
（１）〜（３）に加えて、更に次の効果（４），（５）
を得ることができる。 （４）エピタキシャル成長を開始する時点で注入不純物
が基板表面に現れていないため、オートドーピングが起
こらず、エピタキシャル成長の不純物プロファイルの制
御を高精度に行える。 （５）埋込層を形成する領域となる基板表面の窓領域に
与える損傷が少なく、表面欠陥のない埋込層を作製する
ことができる。
（１）〜（３）に加えて、更に次の効果（４），（５）
を得ることができる。 （４）エピタキシャル成長を開始する時点で注入不純物
が基板表面に現れていないため、オートドーピングが起
こらず、エピタキシャル成長の不純物プロファイルの制
御を高精度に行える。 （５）埋込層を形成する領域となる基板表面の窓領域に
与える損傷が少なく、表面欠陥のない埋込層を作製する
ことができる。
【００２５】
【図１】本発明の製造方法におけるマスク形成工程を説
明するための図である。
明するための図である。
【図２】本発明の製造方法におけるイオン注入工程を説
明するための図である。
明するための図である。
【図３】本発明の製造方法における埋込層形成工程を説
明するための図である。
明するための図である。
【図４】本発明の製造方法におけるエピタキシャル層成
長工程を説明するための図である。
長工程を説明するための図である。
【図５】従来の製造方法における埋込層作製工程の段階
１を説明するための図である。
１を説明するための図である。
【図６】従来の製造方法における埋込層作製工程の段階
２を説明するための図である。
２を説明するための図である。
【図７】従来の製造方法における埋込層作製工程の段階
３を説明するための図である。
３を説明するための図である。
【図８】従来の製造方法における埋込層作製工程の段階
４を説明するための図である。
４を説明するための図である。
【図９】従来において埋込層作製工程の次の工程の段階
５を説明するための図である。
５を説明するための図である。
１ ｐ型基板 ２ レジスト（マスク） ３ イオン注入領域（ｐ+ 領域） ４ ｐ+ 埋込層 ５ エピタキシャル層 Ｗ 開口
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−151349（ＪＰ，Ａ) 特開 昭59−27521（ＪＰ，Ａ) 特開 昭56−56628（ＪＰ，Ａ) 特開 昭63−86513（ＪＰ，Ａ) 特開 昭55−24413（ＪＰ，Ａ) 特開 昭61−219128（ＪＰ，Ａ) 特開 平２−258979（ＪＰ，Ａ) 特開 昭53−135571（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 半導体基板上に窓領域を有するレジスト
を設ける工程と、 前記窓領域から前記半導体基板内に不純物をイオン注入
して前記半導体基板内にイオン注入領域を形成する工程
と、 前記レジストを除去して後、前記半導体基板を洗浄する
工程と、 前記半導体基板をエピタキシャル成長炉へ入れる工程
と、 前記成長炉内を非酸化性ガスで置換して非酸化雰囲気を
調整する工程と、 前記成長炉内において前記非酸化雰囲気中で、ＯＳＦ
（Oxide Induced Stacking Fault）を生じさせないよう
に、前記半導体基板をアニーリングして前記イオン注入
された不純物を十分に活性化する工程と、 前記アニーリングを終了した後、更に続いて、ＯＳＦを
生じさせないように、1000℃まで前記成長炉内を徐々に
昇温して前記非酸化雰囲気中で前記不純物を拡散させて
埋込層を形成し、エピタキシャル成長温度に到達させる
工程と、 前記埋込層が前記半導体基板表面に到達しない時点でエ
ピタキシャル成長に切り替え、前記半導体基板上にエピ
タキシャル成長層を形成する工程とを含み、 前記アニーリングする工程およびそれに続く昇温する工
程を経ることによって表面欠陥のない埋込層を作製する
ようにしたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記レジストを設ける工程に先立ち、前
記半導体基板表面に酸化シリコン層を形成する工程を含
むことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記半導体基板上に前記エピタキシャル
成長層を形成する工程に先立ち、前記成長炉内に塩化水
素ガスを流して前記半導体基板表面をクリーニングする
工程を含むことを特徴とする請求項１または２記載の半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03125416A JP3086836B2 (ja) | 1991-04-27 | 1991-04-27 | 半導体装置の製造方法 |
| US09/212,915 US6884701B2 (en) | 1991-04-27 | 1998-12-16 | Process for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03125416A JP3086836B2 (ja) | 1991-04-27 | 1991-04-27 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12141699A Division JP3365972B2 (ja) | 1999-04-28 | 1999-04-28 | 半導体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328846A JPH04328846A (ja) | 1992-11-17 |
| JP3086836B2 true JP3086836B2 (ja) | 2000-09-11 |
Family
ID=14909566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03125416A Expired - Lifetime JP3086836B2 (ja) | 1991-04-27 | 1991-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086836B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4016371B2 (ja) * | 1999-11-10 | 2007-12-05 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
| JP5533067B2 (ja) * | 2010-03-15 | 2014-06-25 | 富士電機株式会社 | 超接合半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55151349A (en) * | 1979-05-15 | 1980-11-25 | Matsushita Electronics Corp | Forming method of insulation isolating region |
| JPS5927521A (ja) * | 1982-08-06 | 1984-02-14 | Hitachi Ltd | 半導体基体の製法 |
-
1991
- 1991-04-27 JP JP03125416A patent/JP3086836B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04328846A (ja) | 1992-11-17 |
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