JP4676708B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、特に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の製造方法に関する。

近年、パンチスルー型のＩＧＢＴに、ノンパンチスルー型のＩＧＢＴで採用されている、厚みの薄い低注入効率のアノード（ドレイン）構造を採用することにより、オン電圧とターンオフ時間のトレードオフ関係が改善されることが知られるようになってきている。これは、ライフタイム制御を行わずにＩＧＢＴの高速化が図れるためである。

しかしながら、この構造においては、例えば耐圧６００Ｖ系の素子の場合、ＩＧＢＴの総厚は６０μｍ程度と、極めて薄い構造となるために、通常の半導体製造装置ではＭＯＳゲート構造等が形成できなくなってしまう。また、１２００Ｖ系の素子においても、従来構造と比較して非常に薄い構造となるために、同様の問題が生じる。そこで、厚い構造のまま処理して、ＭＯＳゲート構造等を形成した後に薄くする方法が種々提案されている。

その一つは、従来のｎ⁻ドリフト層、ｎ^＋バッファ層、及びｐ^＋ドレイン基板からなる厚いエピタキシャルウェハを用い、ＭＯＳゲート構造等を形成した後に、ｐ^＋ドレイン基板の裏面から研削等を行って薄いｐ^＋ドレイン層を形成するものである。

この場合、裏面研削量のばらつきにより、最終的なｐ^＋ドレイン層の厚みが大きく変化してしまう。そうすると、ドレイン層の最も不純物濃度の高い領域の厚みが変化するので、正孔の注入量も大きく変化してしまう。その結果、裏面研削量のばらつきが±３μｍであるとしても、得られるデバイスの電気的特性が目標値より大きくはずれてしまうという問題が生じる。

これに対して、図１２は、ウェハの裏面研削量のばらつきを吸収する低濃度層を備えた、従来技術に係る他の構造を示している（この種の半導体装置の事例として、特許文献１参照）。

図１２の構造においては、低濃度層１８を研削する前にＭＯＳゲート構造等を形成し、その後、低濃度層１８を所定の厚みになるまで研削する。そして、その研削面にイオン注入及び熱処理によりｐ^＋ドレイン層１７を形成する。この結果、裏面研削量がばらついても、正孔の注入量の変化が少ないデバイスが得られる。

しかしながらこの場合、ｐ^＋ドレイン層１７は、不純物をイオン注入し、素子表面側のデバイス構造に影響を与えない程度の熱処理（アニール）でイオンを活性化して形成している。この時、注入された不純物イオンは、アニール時の温度や時間によって活性化率が大きく変化する。そのため、ｐ^＋ドレイン層１７の特性を一定にすることが難しいという問題点がある。

これに対して、図１３は、低濃度層の両側にｐ^＋層を備えた、従来技術に係るさらに別の構造を示している（この種の半導体装置の事例として、特許文献２参照）。

図１３の構造においては、まず、低濃度層１８の上のｎ^＋バッファ層１３側に、正孔の注入量を決めるｐ^＋ドレイン層１７をイオン注入及び熱処理で形成する。この時、ＭＯＳゲート構造等はまだ形成していないので、十分な熱処理を施すことが可能であり、イオンの活性化率はほぼ１００％である。

続いて、ＭＯＳゲート構造等を形成し、その後、低濃度層１８を所定の厚みになるまで研削する。そして、その研削面にイオン注入及び熱処理によりｐ^＋コンタクト層１９を形成する。このｐ^＋コンタクト層１９は、ドレイン電極３０とのオーミックコンタクトをとるためだけに機能すれば良い。この結果、ｐ^＋コンタクト層１９の特性がばらついても、正孔の注入量の変化が少ないデバイスが得られる。

しかしながらこの場合、先に示した図１２の構造でも同様であるが、ウェハを薄くした後にイオン注入及び熱処理を行う必要がある。
特開２００３−６９０２０号公報（第５頁、図１） 特開２００２−３０５３０５号公報（第９頁、図１１−図１３）

上記のように、ＩＧＢＴにおけるウェハ研削量のばらつきを吸収するための従来構造では、ウェハを薄くした後にイオン注入及び熱処理が必要であり、薄いウェハに対応した特殊な製造装置を必要としたり、ウェハの割れや欠けが生じ易いという問題点を有していた。

本発明の目的は、良好な電気的特性を有する薄い構造のＩＧＢＴを安定して作製することが可能な製造方法を提供するものである。

上記目的を達成するために、本発明の半導体装置の製造方法は、相対的に不純物濃度が低い第１導電型の低濃度ドレイン層と、前記低濃度ドレイン層の上面に形成された相対的に不純物濃度が高い第１導電型の高濃度ドレイン層と、前記高濃度ドレイン層の上面に形成された第２導電型のバッファ層と、前記バッファ層の上面に形成された第２導電型のドリフト層と、前記ドリフト層の表面領域に形成されたベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造と、前記低濃度ドレイン層の下面に形成されたアルミニウムを含むドレイン電極とを具備する製造方法を提供している。

従って、ウェハを薄くした後に、イオン注入及びそれに伴う熱処理（アニール）を行う必要がない。

本発明によれば、薄いウェハの搬送に対処した特殊なイオン注入装置を必要としない。また、アニール処理時に伴うウェハの割れや欠けの機会も無くなる。従って、良好な電気的特性を有するＩＧＢＴを安定して作製することが可能となる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

図１は、本発明の第１の実施例に係るＩＧＢＴの構成を示している。ｎ⁻ドリフト層１４の表面領域には、ｐベース領域１５、ｎ^＋ソース領域１６、ゲート絶縁膜２１、層間絶縁膜２２、ゲート電極３２及びソース電極３３が形成されている。一方、ｎ⁻ドリフト層１４の下には、ｎ^＋バッファ層１３、ｐ^＋高濃度ドレイン層１２、ｐ⁻低濃度ドレイン層１１及びドレイン電極３１が形成されている。

図２乃至図４は、図１のＩＧＢＴの製造方法を示すものである。先ず、図２に示すように、低濃度でｐ型の基板１０を用意し、イオン注入及び熱処理によりｐ^＋高濃度ドレイン層１２が形成される。この場合、エピタキシャル成長等によってもｐ^＋高濃度ドレイン層１２を形成することは可能であるが、高濃度で厚みの薄い層を精度良く形成するためには、イオン注入法の利用が望ましい。

次に、図３に示すように、ｐ^＋高濃度ドレイン層１２の上に、エピタキシャル成長でｎ^＋バッファ層１３が形成される。この場合、イオン注入及び熱処理によってｎ^＋バッファ層１３を形成することも可能である。さらに、ｎ^＋バッファ層１３の上に、エピタキシャル成長でｎ⁻ドリフト層１４が形成される。この時、ｎ^＋バッファ層１３は厚みが例えば１０μｍとなるように制御され、ｎ⁻ドリフト層１４は厚みが例えば５０μｍとなるように制御される。

次いで、図４に示すように、ｎ⁻ドリフト層１４の表面領域に、ＭＯＳゲート構造等が周知のプロセスにより形成される。この後、ｐ⁻低濃度基板１０の裏面に研削やエッチング等が施され、所定の厚みのｐ⁻低濃度ドレイン層１１が形成される。

この時、上記所定の厚みは、基板裏面の研削やエッチングのばらつき量から決定される。例えば、ばらつき量を±３μｍとすると、所定の厚みは３μｍ程度となる。最後に、ｐ⁻低濃度ドレイン層１１にアルミニウムを含むドレイン電極３１が形成され、ＩＧＢＴが完成される。

上記構成のＩＧＢＴによれば、基板裏面研削量がばらついても、ｐ^＋高濃度ドレイン層１２の厚みが変化することはなく、ｐ⁻低濃度ドレイン層１１の厚みがばらつくだけである。そのため、正孔の注入量のばらつきも小さい。また、ウェハ全体を薄くした後にイオン注入を行う工程が無く、製造プロセスが極めて容易となる。

図５は、完成したＩＧＢＴの各層の膜厚と不純物濃度の関係を模式的に示したものである。図５では、例えば３μｍの厚みのｐ⁻低濃度ドレイン層１１が存在するが、基板裏面の研削やエッチングのばらつきにより、図６に示すように、ｐ⁻低濃度ドレイン層１１がほとんど残っていない場合がある。しかしながら、この場合でも、ｐ^＋高濃度ドレイン層１２の厚みはほとんど変化しないので、正孔の注入量の変化は僅かであり、所望の特性のＩＧＢＴが得られる。

ここで、上記構成のＩＧＢＴが実施可能であるのは、アルミニウムを含むドレイン電極３１がｐ⁻低濃度ドレイン層１１に対して、ショットキ接合とならずにオーミック接合を形成することによる。

例えばアルミニウムでは、例えば非特許文献１に開示されたように、不純物濃度の低い側で１．５×１０^１６ｃｍ^−３のｐ型シリコンに対しても、オーミック接合を形成することが知られている。従って、オーミックコンタクトの観点から、ｐ⁻低濃度ドレイン層１１の不純物濃度は、１．５×１０^１６ｃｍ^−３以上であることが望ましい。
コロナ社、パワーデバイス・パワーＩＣハンドブック、２４頁、表２．１

一方、基板裏面研削量がばらついても、正孔の注入量が大きく変化することのないようにするためには、ｐ⁻低濃度ドレイン層１１の不純物濃度は低い方が好ましく、ｐ^＋高濃度ドレイン層１２の不純物濃度の１／１０以下にすることが望ましい。本発明によれば、ｐ^＋高濃度ドレイン層１２の不純物濃度は、従来構造で用いられている高濃度基板と同程度の３×１０^１８ｃｍ^−３かそれ以上でまで高めることが可能である。従って、ｐ⁻低濃度ドレイン層１１の不純物濃度は、３×１０^１７ｃｍ^−３以下であることが望ましい。

さらに、ドレイン電極３１は、通常、異種金属による多層構造で形成されるため、ｐ⁻低濃度ドレイン層１１に直接接触する金属層にアルミニウムを含んでいることが必要である。この場合、純アルミニウム又はアルミニウムシリコン合金が望ましい。

次に、本発明の第２の実施例について説明する。図７及び図８は、本発明の第２の実施例に係る半導体装置の製造方法を示すものである。先ず、図７に示すように、基板９を用意し、エピタキシャル成長によりｐ⁻低濃度ドレイン層１１が形成される。この場合、拡散等によってもｐ⁻低濃度ドレイン層１１を形成することは可能であるが、一定の濃度のｐ⁻低濃度ドレイン層１１を形成するためには、エピタキシャル成長法の利用が望ましい。

次いで、図８に示すように、ｐ⁻低濃度ドレイン層１１の上に、イオン注入及び熱処理によりｐ^＋高濃度ドレイン層１２が形成される。この後、実施例１の図３及び図４と同様のプロセスを経て、ＩＧＢＴが完成される。この時、第１の実施例では、低濃度でｐ型の基板１０が所定の厚みだけ残るように加工してｐ⁻低濃度ドレイン層１１が形成されたが、この第２の実施例では、基板９は全て除去され、露出したｐ⁻低濃度ドレイン層１１が所定の厚みになるように加工している。

実施例２では、実施例１に対して、基板９の導電型及び不純物濃度を特に指定する必要が無い。そのため、価格の安い基板を使用することができるという利点を有する。

さらに、本発明の第３の実施例について説明する。図９乃至図１１は、本発明の第３の実施例に係る半導体装置の製造方法を示すものである。先ず、図９に示すように、低濃度でｎ型の基板８を用意し、エピタキシャル成長でｎ^＋バッファ層１３が形成される。ここで、ｎ⁻基板８は、最終的にＩＧＢＴのｎ⁻ドリフト層となるので、ＩＧＢＴに要求される耐圧に応じた厚み及び不純物濃度を有していることが必要である。

次に、図１０に示すように、ｎ^＋バッファ層１３の上に、エピタキシャル成長によりｐ^＋高濃度ドレイン層１２が形成され、さらにその上に、エピタキシャル成長でｐ⁻低濃度ドレイン層１１が形成される。

続いて、図１１に示すように、ｎ⁻基板８の反対側の面に、ＭＯＳゲート構造等が周知のプロセスにより形成される。この後、ｐ⁻低濃度ドレイン層１１に研削やエッチングが施され、所定の厚みのｐ⁻低濃度ドレイン層１１が形成される。最後に、ｐ⁻低濃度ドレイン層１１にアルミニウムを含むドレイン電極３１が形成され、ＩＧＢＴが完成される。

実施例３は、ｎ⁻ドリフト層をｎ⁻基板８で形成していることを特徴としている。ＩＧＢＴの耐圧クラスが高くなると、ｎ⁻ドリフト層の厚みを厚くする必要がある。この時、ｎ⁻ドリフト層をエピタキシャル成長で形成していると、その厚みが厚くなるに連れてコストが高くなる。従って、実施例３では、耐圧クラスの高いＩＧＢＴの場合にコストが低くなるという利点を有する。

以上、プレーナゲート型のＩＧＢＴを例にとって説明したが、本発明は、上記実施形態にのみ限定されるものではなく、トレンチゲート型のＩＧＢＴについても同等の効果が得られることは明らかである。

本発明の第１の実施例に係る半導体装置の断面図である。 図１に示した半導体装置の製造工程を示す断面図である。 図２に続く製造工程を示す断面図である。 図３に続く製造工程を示す断面図である。 図１に示した半導体装置の各層の膜厚と不純物濃度の関係を模式的に示す図である。 図１に示した半導体装置の各層の膜厚と不純物濃度の関係を模式的に示す他の図である。 本発明の第２の実施例に係る半導体装置の製造方法を示す断面図である。 図７に続く製造工程を示す断面図である。 本発明の第３の実施例に係る半導体装置の製造方法を示す断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 従来の半導体装置の構造を示す断面図である。 従来の半導体装置の他の構造を示す要部断面図である。

符号の説明

８ ｎ⁻基板
９ 基板
１０ ｐ⁻低濃度基板
１１ ｐ⁻低濃度ドレイン層
１２ ｐ^＋高濃度ドレイン層
１３ ｎ^＋バッファ層
１４ ｎ⁻ドリフト層
１５ ｐベース領域
１６ ｎ^＋ソース領域
１７ ｐ^＋ドレイン層
１８ 低濃度層
１９ ｐ^＋コンタクト層
２１ ゲート絶縁膜
２２ 層間絶縁膜
３０ ドレイン電極
３１ ドレイン電極
３２ ゲート電極
３３ ソース電極

Claims (6)

1. 相対的に不純物濃度が低い第１導電型の低濃度ドレイン層と、
   前記低濃度ドレイン層の上面に形成された相対的に不純物濃度が高い第１導電型の高濃度ドレイン層と、
   前記高濃度ドレイン層の上面に形成された第２導電型のバッファ層と、
   前記バッファ層の上面に形成された第２導電型のドリフト層と、
   前記ドリフト層の表面領域に形成されたベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造と、
   前記低濃度ドレイン層の下面に形成されたアルミニウムを含むドレイン電極とを具備することを特徴とする半導体装置において、
   相対的に不純物濃度が低い第１導電型の基板の第１の面に相対的に不純物濃度が高い第１導電型の高濃度ドレイン層を形成する工程と、
   前記高濃度ドレイン層上に第２導電型のバッファ層を形成する工程と、
   前記バッファ層上に第２導電型のドリフト層をエピタキシャル成長で形成する工程と、
   前記ドリフト層の表面領域にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
   前記基板の前記第１の面と反対の第２の面を前記基板が所定の厚さになるまで除去する工程と、
   前記基板の露出面にアルミニウムを含むドレイン電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
2. 前記低濃度ドレイン層の不純物濃度は、１．５×１０^１６ｃｍ^−３以上、３×１０^１７ｃｍ^−３以下であることを特徴とする請求項１記載の半導体装置の製造方法。
3. 第１の基板の第１の面に相対的に不純物濃度が低い第１導電型の低濃度ドレイン層を形成する工程と、
   前記低濃度ドレイン層上に相対的に不純物濃度が高い第１導電型の高濃度ドレイン層を形成する工程と、
   前記高濃度ドレイン層上に第２導電型のバッファ層を形成する工程と、
   前記バッファ層上に第２導電型のドリフト層をエピタキシャル成長で形成する工程と、
   前記ドリフト層の表面領域にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
   前記第１の基板の前記第１の面と反対の第２の面を前記低濃度ドレイン層が露出するまで除去する工程と、
   前記低濃度ドレイン層の露出面を前記低濃度ドレイン層が所定の厚さになるまで除去する工程と、
   前記低濃度ドレイン層の最終的な露出面にアルミニウムを含むドレイン電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
4. 第２導電型の基板の第１の面に第２導電型のバッファ層を形成する工程と、
   前記バッファ層上に相対的に不純物濃度が高い第１導電型の高濃度ドレイン層を形成する工程と、
   前記高濃度ドレイン層上に相対的に不純物濃度が低い第１導電型の低濃度ドレイン層をエピタキシャル成長で形成する工程と、
   前記基板の前記第１の面と反対の第２の面にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
   前記低濃度ドレイン層を前記低濃度ドレイン層が所定の厚さになるまで除去する工程と、
   前記低濃度ドレイン層の露出面にアルミニウムを含むドレイン電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
5. 前記高濃度ドレイン層を、イオン注入及び熱処理によって形成することを特徴とする請求項１又は３記載の半導体装置の製造方法。
6. 前記低濃度ドレイン層を、エピタキシャル成長によって形成することを特徴とする請求項３記載の半導体装置の製造方法。