JP2011166034A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ウェハの反りを抑制し、製造コストを低減することができる半導体装置の製造方法を提供する。
【解決手段】まず、シリコン基板３０の表面に、裏面素子構造として、少なくともｐ⁺コレクタ層１となる第１エピタキシャル層、ｎ⁺バッファ層２となる第２エピタキシャル層、およびｎ^-ドリフト層３となる第３エピタキシャル層を積層する。ついで、第３エピタキシャル層の表面に、おもて面素子構造として、ｐベース領域となる第４エピタキシャル層を堆積する。ついで、第４エピタキシャル層上に、おもて面素子構造として、少なくともｎ⁺エミッタ領域、およびゲート電極などのゲート構造を形成する。ついで、シリコン基板３０を除去する。ついで、第１エピタキシャル層を、シリコン基板３０に接していた側から、ＦＳ型ＩＧＢＴ完成時にｐ⁺コレクタ層１となる領域の厚さになるまで一様に薄くする。
【選択図】図３

Description

この発明は、半導体装置の製造方法に関する。

ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）などのパワーデバイスは、比較的大きな電力を制御する目的や整流する目的で用いられている。近年、ＩＧＢＴでは、高性能化および低コスト化が重要な課題となっている。このため、スイッチング損失の低減と高速スイッチング特性の改善が可能であり、尚且つ低コスト化が可能であるノンパンチスルー型ＩＧＢＴが主流となっている。そして、ＩＧＢＴの特性をさらに向上させるために、フィールドストップ（以下、ＦＳとする）層を用いた薄型のＩＧＢＴ構造が用いられるようになっている。

以下、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。

図１４は、フィールドストップ型ＩＧＢＴの構造について示す断面図である。図１４に示すように、フィールドストップ型ＩＧＢＴでは、ｎ^-ドリフト層３の表面層に、例えばウェハのおもて面側に形成される表面構造（以下、おもて面素子構造とする）として、ｐベース領域４が設けられている。また、ｐベース領域４の表面層の一部に、ｎ⁺エミッタ領域５が設けられている。そして、ｎ⁺エミッタ領域５を貫通し、ｎ^-ドリフト層３に達するトレンチ１０が設けられている。トレンチ１０の内部には、ゲート酸化膜６を介してゲート電極７が設けられている。また、ゲート酸化膜６およびゲート電極７の上には絶縁膜１１が設けられている。エミッタ電極８は、ｐベース領域４およびｎ⁺エミッタ領域５に接する。また、エミッタ電極８は、絶縁膜１１によってゲート電極７と絶縁されている。

また、ウェハの裏面側に形成される表面構造（以下、裏面素子構造とする）として、ｎ^-ドリフト層３の表面層に、ｎ⁺バッファ層２およびｐ⁺コレクタ層１がこの順で設けられている。コレクタ電極９は、ｐ⁺コレクタ層１に接する。このようなＦＳ型ＩＧＢＴでは、ｎ⁺バッファ層２をフィールドストップ層として用いている。これにより、キャリアの低注入、高輸送効率という効果を奏しながら、ノンパンチスルー構造よりもベース層を薄くすることで更なるオン電圧、ターンオフ損失特性が改善されたものとなっている。

ＦＳ型ＩＧＢＴの製造方法について説明する。図１５〜図１７は、従来のフィールドストップ型ＩＧＢＴの製造方法について示す断面図である。ＦＳ型ＩＧＢＴを作製する基板には、例えば浮遊帯（ＦＺ：Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法やＭＣＺ（Ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ａｐｐｌｉｅｄ Ｃｚｏｃｈｒａｌｓｋｉ）法によるシリコン（Ｓｉ）ウェハが用いられる。まず、図１５に示すように、例えばｎ^-ドリフト層３となるｎ型のウェハのおもて面側におもて面素子構造を形成する。ついで、図１６に示すように、所望の素子特性を得ることができる適正な厚さまで、ウェハの裏面を例えば研磨やエッチングによって除去して、ウェハを薄くする。ついで、図１７に示すように、ウェハの裏面側に、裏面素子構造として、ｎ⁺バッファ層２およびｐ⁺コレクタ層１を形成する。ついで、ｐ⁺コレクタ層１に接するコレクタ電極９を形成することにより、図１４に示すＦＳ型ＩＧＢＴが完成する。

このようにウェハを薄くした場合（図１６参照）、ウェハの剛性は著しく低下してしまう。その結果、ウェハ全体が大きく反ってしまい、その後の工程において、ウェハの取り扱いが著しく困難となる恐れがある。このような傾向は、特に８インチ径などの大口径ウェハにおいて顕著に現れる。

このような問題を解決するため、ウェハの裏面にリブ構造を設けたウェハ（以下、リブウェハとする）が提案されている。図１８は、リブウェハの構造について示す平面図である。図１８に示すように、リブウェハ２０は、例えば、ウェハにおいて、電子回路の形成されていない領域の裏面側の外周端部の全周または一部を残して補強部（リブ部）２２として、電子回路の形成されている領域２１の裏面側のみを研削、研磨または混酸エッチングなどを組み合せて薄化することで作製される。リブ部２２の幅および厚みは、例えば１〜５ｍｍ程度および１２０〜８００μｍ程度である。

このようなリブウェハ２０では、薄いウェハの剛性が維持され、ウェハ全体の反りが大幅に緩和される。また、ウェハの厚みを外周端部において厚く残した状態で、その後の工程を行うことができるため、ウェハ端部のチッピングまたはウェハ全体のワレや欠けを軽減することができる。

また、ウェハの反りを抑制する別の方法として、次の方法が提案されている。まず、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、からなるエピタキシャル基板を準備する。ついで、前記エピタキシャル層の主表面にＭＯＳ構造を形成する工程を行う。ついで、前記半導体基板を裏面から研磨する工程を行う。ついで、前記半導体基板の裏面に電極材を蒸着してコレクタ電極を形成する工程を行う（例えば、下記特許文献１参照。）。

また、上述した特許文献１に示す技術のように、基板上にｎ型エピタキシャル層を備える装置として、次の装置が提案されている。ｐ型シリコンウェハ上には、ｎ型不純物の濃度が高い第１のエピタキシャル層が設けられている。また、第１のエピタキシャル層上には、第１のエピタキシャル層よりも低濃度の第２のエピタキシャル層が設けられている（例えば、下記特許文献２参照。）。

また、基板上にｐ型エピタキシャル層を形成する方法として、ｎ^-シリコン基板の裏面側にシリコン窒化膜を形成した後、表面側にｎ⁺バッファ層およびｐ＋層を順次エピタキシャル成長し、ｎ^-シリコン基板を裏面側から所定の厚さまで減厚加工および／または研磨加工する方法が提案されている（例えば、下記特許文献３参照。）。

特開２００８−０４２０１３号公報 特開２００６−１５６６８７号公報 特開平０８−０７８６７９号公報

しかしながら、上述したリブウェハは、ウェハ全体が一様に平坦な従来のウェハと形状が異なる。このため、ウェハ裏面に裏面素子構造としてｎ⁺バッファ層、ｐ⁺コレクタ層およびコレクタ電極を形成する工程や、ダイシングによって個々のチップに切断する工程など、複数の工程において、従来の通常の装置をそのまま使用することができない。例えば、ウェハ搬送時や各工程時にウェハを設置する保持治具を、リブウェハの形状に合せた特殊な形状に変更する必要が生じる。このため、各装置をリブウェハの形状に合せた特殊仕様の装置に変更することとなり、製造コストが著しく増大してしまう。

また、素子構造を形成するための基板（以下、デバイス基板とする）として、例えばＦＺ法やＭＣＺ法による結晶欠陥の少ないシリコンインゴットに中性子線を照射し、一様な抵抗分布に仕上げたシリコンウェハが用いられている。しかしながら、このようなシリコンウェハは、将来的に不足することが考えられる。このため、これらのシリコンウェハに代えて、結晶欠陥の少ない高品質なデバイス基板の開発が必要とされる。

この発明は、上述した従来技術による問題点を解消するため、ウェハの反りを抑制する半導体装置の製造方法を提供することを目的とする。また、製造コストを低減する半導体装置の製造方法を提供することを目的とする。また、結晶欠陥の少ないデバイス基板を作製する半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、基板の表面に、第１導電型の第１エピタキシャル層を堆積する工程と、前記第１エピタキシャル層の表面に、第２導電型の第２エピタキシャル層を堆積する工程と、前記第２エピタキシャル層の表面に、第２導電型の第３エピタキシャル層を、当該第２エピタキシャル層よりも低いキャリア濃度で堆積する工程と、前記第３エピタキシャル層上に、おもて面素子構造を形成する工程と、を含むことを特徴とする。

また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記第１エピタキシャル層は、絶縁ゲート型バイポーラトランジスタのコレクタ領域と同一の導電型および同一のキャリア濃度で形成され、前記第２エピタキシャル層は、絶縁ゲート型バイポーラトランジスタのバッファ領域と同一の導電型および同一のキャリア濃度で形成され、前記第３エピタキシャル層は、絶縁ゲート型バイポーラトランジスタのドリフト領域と同一の導電型および同一のキャリア濃度で形成されることを特徴とする。

また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記おもて面素子構造を形成した後、前記基板を除去し、前記コレクタ領域の厚さよりも厚く堆積した前記第１エピタキシャル層を、前記基板に接していた側から、当該コレクタ領域の厚さになるまで薄くする工程をさらに含むことを特徴とする。

また、請求項４の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記第１エピタキシャル層を薄くする工程では、当該第１エピタキシャル層を一様に薄くすることを特徴とする。

また、請求項５の発明にかかる半導体装置の製造方法は、第１導電型の基板の表面に、第２導電型の第２エピタキシャル層を堆積する工程と、前記第２エピタキシャル層の表面に、第２導電型の第３エピタキシャル層を、当該第２エピタキシャル層よりも低いキャリア濃度で堆積する工程と、前記第３エピタキシャル層上に、おもて面素子構造を形成する工程と、を含むことを特徴とする。

また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記基板は、絶縁ゲート型バイポーラトランジスタのコレクタ領域と同一の導電型を有し、前記第２エピタキシャル層は、絶縁ゲート型バイポーラトランジスタのバッファ領域と同一の導電型および同一のキャリア濃度で形成され、前記第３エピタキシャル層は、絶縁ゲート型バイポーラトランジスタのドリフト領域と同一の導電型および同一のキャリア濃度で形成されることを特徴とする。

また、請求項７の発明にかかる半導体装置の製造方法は、請求項５または６に記載の発明において、前記コレクタ領域の厚さよりも厚い前記基板を、当該基板の、前記おもて面素子構造が形成された面に対して反対側から、当該コレクタ領域の厚さになるまで薄くする工程をさらに含むことを特徴とする。

また、請求項８の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、前記基板を薄くする工程では、当該基板を一様に薄くすることを特徴とする。

また、請求項９の発明にかかる半導体装置の製造方法は、請求項１〜８のいずれか一つに記載の発明において、おもて面素子構造として、少なくとも第１導電型のベース領域、第２導電型のエミッタ領域および制御電極を形成することを特徴とする。

また、請求項１０の発明にかかる半導体装置の製造方法は、請求項１〜９のいずれか一つに記載の発明において、前記ベース領域は、前記第３エピタキシャル層の表面に、当該ベース領域となる第４エピタキシャル層を、当該ベース領域と同一の導電型および同一のキャリア濃度で堆積することで形成されることを特徴とする。

上述した発明によれば、基板の表面に第１〜第３エピタキシャル層を順次積層し、これらのエピタキシャル層に半導体装置のコレクタ領域、バッファ領域およびドリフト領域を形成するので、デバイス基板が基板によって補強された状態でデバイスを製造することができる。また、シリコン基板によってデバイス基板を補強するため、デバイス基板をリブ構造などの特殊な形状にする必要がない。このため、例えばウェハを設置する保持治具などを、リブ構造のウェハ形状に合せた特殊な仕様に変更する必要がなくなる。また、複数のエピタキシャル層が積層されてなるデバイス基板を作製することができる。

また、請求項５〜１０によれば、デバイス基板を補強する基板を、コレクタ領域とすることができる。このため、コレクタ領域を形成する工程を減らすことができる。

本発明にかかる半導体装置の製造方法によれば、ウェハの反りを抑制することができるという効果を奏する。また、コストを低減することができるという効果を奏する。結晶欠陥の少ないデバイス基板を作製することができるという効果を奏する。

実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態２にかかる半導体装置の製造方法を示す断面図である。 実施の形態２にかかる半導体装置の製造方法を示す断面図である。 実施の形態２にかかる半導体装置の製造方法を示す断面図である。 実施の形態２にかかる半導体装置の製造方法を示す断面図である。 実施の形態２にかかる半導体装置の製造方法を示す断面図である。 フィールドストップ型ＩＧＢＴの各領域の形成条件について示す図である。 フィールドストップ型ＩＧＢＴの電気的特性について示す特性図である。 フィールドストップ型ＩＧＢＴの構造について示す断面図である。 従来のフィールドストップ型ＩＧＢＴの製造方法について示す断面図である。 従来のフィールドストップ型ＩＧＢＴの製造方法について示す断面図である。 従来のフィールドストップ型ＩＧＢＴの製造方法について示す断面図である。 リブウェハの構造について示す平面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１〜図６は、実施の形態１にかかる半導体装置の製造方法を示す断面図である。例えばトレンチ構造のフィールドストップ（ＦＳ）型ＩＧＢＴの製造方法について説明する。はじめに、図１に示すように、例えばシリコン（Ｓｉ）単結晶からなるシリコン基板３０を準備する。シリコン基板３０は、素子構造が形成される基板（以下、デバイス基板とする）を補強する。

ついで、図１〜図３に示すように、ＦＳ型ＩＧＢＴの裏面素子構造（図１４参照）を形成する。まず、図１に示すように、シリコン基板３０の表面に、ｐ⁺コレクタ層１となる第１エピタキシャル層を堆積する。このとき、第１エピタキシャル層は、ｐ⁺コレクタ層１と同一の導電型および同一のキャリア濃度で堆積されてもよい。また、第１エピタキシャル層は、ＦＳ型ＩＧＢＴの完成後にｐ⁺コレクタ層１となる領域よりも厚く堆積される。第１エピタキシャル層は、ｐ⁺コレクタ層１の厚さに、例えば後の工程における研削やエッチングなどによって除去される第１エピタキシャル層の厚さ（以下、研削しろとする）を足し合せた厚さで堆積してもよい。ここで、ＦＳ型ＩＧＢＴ完成時におけるｐ⁺コレクタ層１の厚さは、例えばＦＳ型ＩＧＢＴの設計時に予め決定されている。以下、ＦＳ型ＩＧＢＴ完成時における他の領域の厚さも、同様に予め決定されている。

次に、図２に示すように、第１エピタキシャル層（ｐ⁺コレクタ層１）の表面に、ｎ⁺バッファ層２となる第２エピタキシャル層を堆積する。このとき、第２エピタキシャル層は、ｎ⁺バッファ層２と同一の導電型および同一のキャリア濃度で堆積されてもよい。また、第２エピタキシャル層は、ＦＳ型ＩＧＢＴの完成後にｎ⁺バッファ層２となる領域と同一の厚さで堆積される。

次に、図３に示すように、第２エピタキシャル層（ｎ⁺バッファ層２）の表面に、ｎ^-ドリフト層３となる第３エピタキシャル層を堆積する。このとき、第３エピタキシャル層は、ｎ^-ドリフト層３と同一の導電型および同一のキャリア濃度で堆積されてもよい。また、第３エピタキシャル層は、第２エピタキシャル層よりも低いキャリア濃度となるように堆積される。第３エピタキシャル層は、ＦＳ型ＩＧＢＴの完成後にｎ^-ドリフト層３となる領域と同一の厚さで堆積される。

ここで、ｎ^-ドリフト層３の厚さは、例えば耐圧に応じて決定される。具体的には、例えば、耐圧が１２００ＶのＩＧＢＴを作製する場合、ｎ^-ドリフト層３の厚さを１２０μｍから１３０μｍ程度にしてもよい。また、耐圧が６００ＶのＩＧＢＴを作製する場合、ｎ^-ドリフト層３の厚さを６０μｍから７０μｍ程度にしてもよい。そのような厚さにすることで、十分に所望の性能を得ることができる。

ここまでの工程によって、シリコン基板３０上にデバイス基板が形成される。デバイス基板は、少なくとも上述した第１エピタキシャル層、第２エピタキシャル層および第３エピタキシャル層の３層のエピタキシャル層が積層されてできている。第１〜第３エピタキシャル層は、エピタキシャル成長中に、例えばリン（Ｐ）や、ボロン（Ｂ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などのドーパントが適宜導入されることで、導電型およびキャリア濃度が制御される。また、裏面素子構造の形成では、裏面素子構造として、少なくともｐ⁺コレクタ層１、ｎ⁺バッファ層２およびｎ^-ドリフト層３が形成されるように、複数のエピタキシャル層を積層するのがよい。

ついで、図４および図５に示すように、デバイス基板の第３エピタキシャル層側に、おもて面素子構造（図１４参照）を形成する。まず、図４に示すように、第３エピタキシャル層（ｎ^-ドリフト層３）の表面に、ｐベース領域４となる第４エピタキシャル層を堆積する。このとき、第４エピタキシャル層は、ｐベース領域４と同一の導電型および同一のキャリア濃度で堆積されてもよい。また、第４エピタキシャル層は、ＦＳ型ＩＧＢＴの完成後にｐベース領域４となる領域と同一の厚さで堆積される。第４エピタキシャル層は、上述した第１〜第３エピタキシャルと同様の方法で、導電型およびキャリア濃度が制御される。

次に、図５に示すように、第４エピタキシャル層（ｐベース領域４）の表面層の一部に、ｎ⁺エミッタ領域５を形成する。そして、ｎ⁺エミッタ領域５および第４エピタキシャル層を貫通し、第３エピタキシャル層に達するトレンチ１０を形成する。次に、トレンチ１０の内部に、ゲート酸化膜６を介してゲート電極７を形成する。次に、ゲート酸化膜６およびゲート電極７の上に絶縁膜１１を形成する。次に、ｐベース領域４およびｎ⁺エミッタ領域５に接するエミッタ電極８を形成する。エミッタ電極８は、絶縁膜１１によってゲート電極７と絶縁する。ここでは、おもて面素子構造として、少なくともｐベース領域４、ｎ⁺エミッタ領域５およびゲート電極７などのゲート構造が形成されていればよい。ゲート電極７は、制御電極に相当する。

ついで、図６に示すように、シリコン基板３０を除去する。ついで、第１エピタキシャル層を、シリコン基板３０に接していた側から、例えばＦＳ型ＩＧＢＴ完成時にｐ⁺コレクタ層１となる領域の厚さになるまで一様に薄くする。例えば、第１エピタキシャル層を形成した際に、研削しろとして堆積した第１エピタキシャル層の厚みだけ、第１エピタキシャル層を除去して薄くする。

シリコン基板３０の除去および第１エピタキシャル層の薄化の方法として、例えばレジノイド系やビトリファイド系の結合剤にダイヤモンド砥粒を分散させた構造の砥石による研削、ダイヤモンド砥粒を含む研磨砥液を染み込ませた不織布による研磨、または二酸化ケイ素（ＳｉＯ_２）かその水和物のコロイド（コロイダルシリカ）を含む研磨砥液を染み込ませた不織布による研磨、もしくはこれらの複数を組み合わせた方法を用いてもよい。また、別の方法として、例えば水酸化カリウム（ＫＯＨ）や有機アルカリ系の溶剤を含むエッチング液を用いた異方性エッチングや、弗酸（ＨＦ）を含むエッチング液や、弗酸および硝酸（ＨＮＯ_３）を含むエッチング液や、硝酸、酢酸（ＣＨ_３ＣＯＯＨ）および燐酸（Ｈ_３ＰＯ_４）などを適宜混ぜ合わせたエッチング液を用いた等方性エッチングを行ってもよい。シリコン基板３０の除去および第１エピタキシャル層の薄化は、同一の方法を用いて連続した工程として行ってもよいし、異なる方法を用いて別々の工程として行ってもよい。

ついで、第１エピタキシャル層の薄化を行った表面に接するコレクタ電極を形成する。また、おもて面素子構造のうち、まだ形成されていない領域を形成してもよい。ついで、デバイス基板を個々のチップに切り分けることで、図１４に示すようなＦＳ型ＩＧＢＴが完成する。

また、上述した工程では、第４エピタキシャル層を堆積してｐベース領域４を形成しているが、ｎ^-ドリフト層３とｐベース領域４の厚さを足し合せた厚さで第３エピタキシャル層を堆積した後、例えばイオン注入によって、第３エピタキシャル層の表面層にｐベース領域４を形成してもよい。

以上、説明したように、実施の形態１によれば、シリコン基板３０の表面に第１〜第３エピタキシャル層を順次積層し、これらのエピタキシャル層にＩＧＢＴのｐ⁺コレクタ層１、ｎ⁺バッファ層２およびｎ^-ドリフト層３を形成するので、デバイス基板がシリコン基板３０によって補強された状態でデバイスを製造することができる。従って、おもて面素子構造および裏面素子構造を形成する工程によって、デバイス基板に反りが生じることを抑制することができる。また、裏面素子構造を形成する工程では、薄化した基板に裏面素子構造を形成する従来の製造方法（図１５〜図１７参照）に比べて、デバイス基板に反りが生じることを抑制することができる。また、デバイス基板の反りを抑制することができるため、その後の工程における基板の取り扱いが容易になる。また、シリコン基板３０によってデバイス基板を補強するため、デバイス基板をリブ構造などの特殊な形状にする必要がない。このため、例えばウェハを設置する保持治具などを、リブ構造のウェハ形状に合せた特殊な仕様に変更する必要がなくなる。これにより、製造コストを低減することができる。また、複数のエピタキシャル層を積層することで、結晶欠陥の少ないデバイス基板を作製することができる。これにより、例えばＦＺ法やＭＣＺ法により成長したシリコン単結晶に中性子照射を行い、抵抗分布を一様にした特殊なシリコンウェハを用いることなく、ＦＳ型ＩＧＢＴを作製することができる。

（実施の形態２）
図７〜図１１は、実施の形態２にかかる半導体装置の製造方法を示す断面図である。実施の形態１において、シリコン基板は、さらにｐ⁺コレクタ層と同一の導電型および同一のキャリア濃度を有してもよい。

実施の形態２では、はじめに、図７に示すように、シリコン（Ｓｉ）単結晶からなるｐ⁺シリコン基板３１を準備する。ｐ⁺シリコン基板３１は、ｐ⁺コレクタ層と同一の導電型および同一のキャリア濃度を有していてもよい。ｐ⁺シリコン基板３１には、ＦＳ型ＩＧＢＴの完成後にｐ⁺コレクタ層（図１４参照）となる領域が含まれている。つまり、ｐ⁺シリコン基板３１の厚さは、ＦＳ型ＩＧＢＴの完成後にｐ⁺コレクタ層となる領域の厚さよりも厚い。そして、ｐ⁺シリコン基板３１は、実施の形態１と同様に、後の工程でその表面に積層されるデバイス基板を補強する。

ついで、図７に示すように、ｐ⁺シリコン基板３１の表面に、ｎ⁺バッファ層２となる第２エピタキシャル層を堆積する。ついで、図８に示すように、実施の形態１と同様に、ｎ^-ドリフト層３となる第３エピタキシャル層を堆積する。ここまでの工程によって、ｐ⁺シリコン基板３１上にデバイス基板が形成される。デバイス基板は、ｐ⁺シリコン基板３１と、少なくとも上述した第２エピタキシャル層および第３エピタキシャル層の２層のエピタキシャル層とによって形成されている。

ついで、図９および図１０に示すように、実施の形態１と同様に、ｐベース領域４となる第４エピタキシャル層、ｎ⁺エミッタ領域５、ゲート電極７などのゲート構造、エミッタ電極８、絶縁膜１１を形成する。これにより、ｐ⁺シリコン基板３１の表面に、ＦＳ型ＩＧＢＴのｐ⁺コレクタ層を除く素子構造が形成される。各領域の形成条件は、実施の形態１と同様である。

ついで、図１１に示すように、ｐ⁺シリコン基板３１を、おもて面素子構造が形成された面に対して反対側から、例えばＦＳ型ＩＧＢＴ完成時にｐ⁺コレクタ層となる領域の厚さになるまで一様に薄くする。ｐ⁺シリコン基板３１の薄化の方法は、実施の形態１における第１エピタキシャル層の薄化の方法と同様である。薄化後のｐ⁺シリコン基板３１が、図１４に示すｐ⁺コレクタ層となる。ついで、実施の形態１と同様に、ｐ⁺シリコン基板３１の薄化を行った表面に接するコレクタ電極を形成する。ついで、以降の工程を行うことで、図１４に示すようなＦＳ型ＩＧＢＴが完成する。それ以外の製造方法は、実施の形態１と同様である。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、デバイス基板を補強するｐ⁺シリコン基板３１を、ｐ⁺コレクタ層とすることができる。このため、ｐ⁺コレクタ層を形成する工程を減らすことができる。これにより、ｐ⁺コレクタ層を形成する工程に費やされる分の製造コストを低減することができる。

（実施例）
図１２は、フィールドストップ型ＩＧＢＴの各領域の形成条件について示す図である。また、図１３は、フィールドストップ型ＩＧＢＴの電気的特性について示す特性図である。実施の形態１，２にかかる半導体装置の製造方法によって作製した各試料の電気的特性について検証した。次に示すように、試料として、２通りの製造方法で作製されたＦＳ型ＩＧＢＴを準備した。実施の形態１に従い、ＦＳ型ＩＧＢＴを作製した（以下、第１実施例とする）。実施の形態２に従い、ＦＳ型ＩＧＢＴを作製した（以下、第２実施例とする）。各試料は、８インチのシリコンウェハ（実施の形態のシリコン基板に相当）を用いて、それぞれ５０枚ずつ作製している。また、各試料の耐圧を１２００Ｖとした。

また、図１２に示すように、第１，２実施例の各ＦＳ型ＩＧＢＴには、次に示す条件で各領域が形成されている。ｐ⁺コレクタ層のドーパント濃度および厚さを、それぞれ３．５×１０¹⁵ａｔｏｍｓ／ｃｍ³および３μｍとした。ｎ⁺バッファ層のドーパント濃度および厚さを、それぞれ１．５×１０¹⁶ａｔｏｍｓ／ｃｍ³および８μｍとした。ｎ^-ドリフト層のドーパント濃度および厚さを、それぞれ１．５×１０¹⁴ａｔｏｍｓ／ｃｍ³および１２０μｍとした。ｐベース領域のドーパント濃度および厚さを、それぞれ５×１０¹⁷ａｔｏｍｓ／ｃｍ³および４μｍとした。ｎ⁺エミッタ領域のドーパント濃度および厚さを、それぞれ１×１０¹⁹ａｔｏｍｓ／ｃｍ³および０．５μｍとした。

比較として、従来と同様の製造方法（図１５〜図１７参照）で、ＦＳ型ＩＧＢＴを作製した（以下、比較例とする）。比較例では、ｎ^-ドリフト層と同一の導電型および同一のキャリア濃度を有するシリコン基板を用いた。比較例のそれ以外の構成は、第１実施例と同様である。

そして、図１３に示す６通りの項目を測定した。コレクタ電流１ｍＡおよび温度１３０℃のときのコレクタ−エミッタ間遮断電圧を測定した（以下、第１検証項目とする）。コレクタ−エミッタ間電圧１２００Ｖおよび温度１２５℃のときのコレクタ−エミッタ間漏れ電流密度を測定した（以下、第２検証項目とする）。温度１２５℃のときのコレクタ−エミッタ間飽和電圧を測定した（以下、第３検証項目とする）。コレクタ−エミッタ間電圧６００Ｖ、ゲート電圧＋／−１５Ｖおよび温度１２５℃のときのターンオン損失を測定した（以下、第４検証項目とする）。コレクタ−エミッタ間電圧６００Ｖ、ゲート電圧＋／−１５Ｖおよび温度１２５℃のときのターンオフ損失を測定した（以下、第５検証項目とする）。製造工程途中において、シリコンウェハ上に形成された複数のエピタキシャル層からなるデバイス基板において、基板端部のチッピングまたは基板全体のワレが生じた（以下、ワレ不良とする）枚数を計数した（以下、第６検証項目とする）。

また、測定には、各試料をそれぞれ個々のチップに切り分け、切り分けた複数のチップのうち、中央部近傍の１つ、および周辺部近傍の４つの計５つのチップを用いた。但し、製造工程途中で、デバイス基板全体にワレが生じた場合には、第１〜第５検証項目の測定は行っていない。測定値は、５つのチップの測定結果の平均値である。

図１３に示す結果より、第１〜第５検証項目の測定では、第１，２実施例のいずれも正常に動作した。第１〜第３エピタキシャル層が積層されてなるデバイス基板を、結晶欠陥の少ない状態で作製することができたためと推測される。また、第６検証項目の測定では、第１，２実施例において、ワレ不良が発生したデバイス基板は０枚であった。一方、比較例では、５０枚中１２枚のデバイス基板において、基板端部のチッピングまたは基板全体のワレが生じた。第１，２実施例では、デバイス基板がシリコンウェハによって補強され、デバイス基板の反りを抑制することができるため、デバイス基板のワレ不良を防止することができると推測される。

以上において本発明では、トレンチゲート構造のＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）やプレーナ構造のＩＧＢＴなど、基板のおもて面および裏面に素子構造を形成する半導体装置に適用することが可能である。ただし、ＭＯＳＦＥＴの場合には、上述した実施の形態１では第１エピタキシャル層を堆積する工程が省略され、上述した実施の形態２ではデバイス基板を支持する基板としてｎ型のシリコン基板が用いられる。

なお、上述した実施の形態では、第１エピタキシャル層を、予めＦＳ型ＩＧＢＴのｐ⁺コレクタ層と同一の導電型および同一のキャリア濃度で形成しなくてもよく、第１エピタキシャル層の堆積後に例えばドーパントを導入することでｐ⁺コレクタ層と同一の導電型および同一のキャリア濃度にしてもよい。第２〜第４エピタキシャル層についても同様である。また、ＦＳ型ＩＧＢＴの完成後にｐ⁺コレクタ層となる領域を一様に薄くしているが、これに限らず、ｐ⁺コレクタ層の表面層に例えばリブ構造や段差などを形成してもよい。

以上のように、本発明にかかる半導体装置の製造方法は、インバータなどの電力変換装置などに使用されるパワー半導体装置に有用である。

１ ｐ⁺コレクタ層
２ ｎ⁺バッファ層
３ ｎ^-ドリフト層
３０ シリコン基板

Claims (10)

1. 基板の表面に、第１導電型の第１エピタキシャル層を堆積する工程と、
   前記第１エピタキシャル層の表面に、第２導電型の第２エピタキシャル層を堆積する工程と、
   前記第２エピタキシャル層の表面に、第２導電型の第３エピタキシャル層を、当該第２エピタキシャル層よりも低いキャリア濃度で堆積する工程と、
   前記第３エピタキシャル層上に、おもて面素子構造を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第１エピタキシャル層は、絶縁ゲート型バイポーラトランジスタのコレクタ領域と同一の導電型および同一のキャリア濃度で形成され、
   前記第２エピタキシャル層は、絶縁ゲート型バイポーラトランジスタのバッファ領域と同一の導電型および同一のキャリア濃度で形成され、
   前記第３エピタキシャル層は、絶縁ゲート型バイポーラトランジスタのドリフト領域と同一の導電型および同一のキャリア濃度で形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記おもて面素子構造を形成した後、前記基板を除去し、前記コレクタ領域の厚さよりも厚く堆積した前記第１エピタキシャル層を、前記基板に接していた側から、当該コレクタ領域の厚さになるまで薄くする工程をさらに含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第１エピタキシャル層を薄くする工程では、当該第１エピタキシャル層を一様に薄くすることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 第１導電型の基板の表面に、第２導電型の第２エピタキシャル層を堆積する工程と、
   前記第２エピタキシャル層の表面に、第２導電型の第３エピタキシャル層を、当該第２エピタキシャル層よりも低いキャリア濃度で堆積する工程と、
   前記第３エピタキシャル層上に、おもて面素子構造を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 前記基板は、絶縁ゲート型バイポーラトランジスタのコレクタ領域と同一の導電型を有し、
   前記第２エピタキシャル層は、絶縁ゲート型バイポーラトランジスタのバッファ領域と同一の導電型および同一のキャリア濃度で形成され、
   前記第３エピタキシャル層は、絶縁ゲート型バイポーラトランジスタのドリフト領域と同一の導電型および同一のキャリア濃度で形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記コレクタ領域の厚さよりも厚い前記基板を、当該基板の、前記おもて面素子構造が形成された面に対して反対側から、当該コレクタ領域の厚さになるまで薄くする工程をさらに含むことを特徴とする請求項５または６に記載の半導体装置の製造方法。
8. 前記基板を薄くする工程では、当該基板を一様に薄くすることを特徴とする請求項７に記載の半導体装置の製造方法。
9. おもて面素子構造として、少なくとも第１導電型のベース領域、第２導電型のエミッタ領域および制御電極を形成することを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
10. 前記ベース領域は、前記第３エピタキシャル層の表面に、当該ベース領域となる第４エピタキシャル層を、当該ベース領域と同一の導電型および同一のキャリア濃度で堆積することで形成されることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。

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