JP5287796B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、基板裏面にオートドープ防止膜を形成して基板表面に半導体層をエピタキシャル成長させる半導体装置の製造方法に関し、特にデフォーカスや発塵を防ぐことができる半導体装置の製造方法に関する。

ＩＧＢＴ（Insulated Gate Bipolar Transistor）には、ｐ型半導体基板上にｎ型バッファ層及びｎ⁻型層をエピタキシャル成長させた２層エピタキシャル基板が用いられる。ｐ型半導体基板はコレクタ電極との間で十分に低抵抗なオーミック接触を持つ必要があるため、１０〜２０ｍΩ・ｃｍ程度の低抵抗なボロンドープのＣＺ（Czochralski）単結晶基板が用いられる。高速なスイッチング特性のＩＧＢＴを実現するには、ｎ型バッファ層を高濃度化して数十〜数百ｍΩ・ｃｍ程度の比較的低抵抗にする必要がある。一方、耐圧を保持するためには、ｎ⁻型層の抵抗率を数十〜数百Ω・ｃｍの高抵抗にし、かつｎ⁻型層の厚さを６００Ｖクラス品で６０μｍ程度又は１２００Ｖ品で１２０μｍ程度にする必要がある。

低抵抗のボロンドープのｐ型半導体基板上に高抵抗のｎ⁻型層をエピタキシャル成長させる場合にオートドープが起きる。このオートドープにより、ｐ型半導体基板からエピ炉中に放出されたボロン原子が、トリクロルシラン等のＳｉソースガスとともにｎ⁻型層中に取り込まれる。従って、ｎ⁻型層の抵抗率が高くなってしまい、深さ方向のプロファイルがずれてしまう。これを防ぐために、エピ成長前に基板裏面にオートドープ防止膜としてＣＶＤ(Chemical Vapor Deposition)酸化膜が設けられる（例えば、特許文献１参照）。

図１４は、従来のエピタキシャル基板の端部を示す断面図である。従来の製造方法では、まずｐ型半導体基板１００の裏面と側面にＣＶＤ酸化膜１０２を形成する。ただし、ｐ型半導体基板１００の側面には厚く緻密なＣＶＤ酸化膜１０２が形成されない。次に、ｐ型半導体基板１００上に半導体層１０４をエピタキシャル成長させる。

ここで、エピ炉中で半導体層１０４が成長するのは基板表面だけではない。ある程度の高温条件に保たれてソースガスの供給があれば、基板の裏面や側面でも半導体層１０４は成長する。従って、基板側面の緻密でないＣＶＤ酸化膜１０２の空隙にも部分的に半導体層１０４が成長する。そして、供給されるソースガスを小さな底面積で消費するため、基板側面の半導体層１０４は高さの高い突起状に成長する。これをシリコンノジュール１０６という。

シリコンノジュール１０６はウエハプロセス流動時の発塵源や、クラックの起点となる。そこで、シリコンノジュール１０６を無くすために、実際にはウエハ周辺部分のＣＶＤ酸化膜１０２を一定の幅で削除する。最小の幅でＣＶＤ酸化膜１０２を除去できれば、オートドープを抑えつつ、シリコンノジュール１０６の発生も防止することができる。

但し、この場合も基板の側面や裏面でのエピタキシャル成長が無くなるわけではなく、これらの部分へのソースガスの供給の多い場合はエピタキシャル成長し易くなる。例えばＩＧＢＴ用エピウエハでもその大口径化とともに用いられるようになってきた枚葉炉では、基板表面に対し垂直方向の炉体サイズを小さくしソースガスを基板側面から層流として供給する。このようなエピ炉では、従来タイプの炉に比べて基板の側面や裏面でエピタキシャル成長し易くなる。また、加熱方式が誘導加熱のミニバッチ炉の場合、基板をセットするサセプターを誘導加熱するため、基板裏面が高温になり易い。従って、基板の側面や裏面でのエピタキシャル成長が特に顕著である。

図１５は、従来のエピタキシャル基板の端部を示す断面図である。ソースガスを基板側面から層流として供給し、かつ誘導加熱のミニバッチ炉を用いている。この場合、基板裏面の最外周部のみならず、ＣＶＤ酸化膜１０２との境界部分に、高い突起状の半導体層１０４が成長しやすい。これを裏面クラウン１０８という。

この裏面クラウン１０８が形成された基板を、写真製版時にステッパーなどのアライナーのステージ上に置き、真空吸着等によりステージに吸着させた場合、裏面クラウン１０８の高さの分だけ基板が押し上げられるため、部分的にマスクパターンのフォーカスが合わないデフォーカスが発生する

基板表面にエピタキシャル成長させる半導体層１０４が厚いほど裏面クラウン１０８も高くなる。従って、ＩＧＢＴのｎ⁻型層のように厚さが６０〜１２０μｍ程度もある半導体層１０４を成長させる場合は大きな問題である。また、近年パターンの微細化が進んできているＩＧＢＴにおいても大きな問題である。

ただし、この問題は、基板を載せるステージを工夫すれば避けることができる。即ち、裏面クラウン１０８が発生しうる場所においてステージに凹部を形成すれば、裏面クラウン１０８とステージが接触しないようにできる。また、ＣＶＤ酸化膜１０２を除去する幅をできるだけ小さくすれば、裏面クラウン１０８の発生位置を基板の最外周部分のみにすることができる。従って、デフォーカスの発生を防ぐことができる。

しかし、突起状の裏面クラウンがステージや搬送機構その他と接触して一部損壊し、発塵源となる。ＩＧＢＴは、非常に多くのユニットセルが並列接続された構造をしている。大電流／高電圧を扱うというＩＧＢＴの特性上、一つのユニットセルにパターン異常があった場合の影響は大きく、素子の破壊に直接結びつく可能性が高い。従って、発塵によるパターン異常は近年パターンの微細化が進んできているＩＧＢＴにおいても大きな問題である。ただし、各種装置のステージや搬送機構に上記と同様な工夫を加えることで、この問題もある程度防ぐことができる。

特開平８−１８６０７６号公報

特に２００ｍｍφ以上のウエハでは、位置合わせのためにオリエンテーションノッチが外周部分に形成される。このオリエンテーションノッチの内壁にピンを接触させることで位置合わせが行われる。従って、オリエンテーションノッチの近傍においてピン等のウエハ位置合わせ機構を設けるため、ステージに凹部を形成するのは難しい。これにより、オリエンテーションノッチの近傍でデフォーカスや発塵が生じる。

また、オリエンテーションノッチの内壁は加工により様々な結晶面が表れている。エピタキシャル成長の速度は面方位により差があるため、オリエンテーションノッチの内壁には部分的に尖った半導体層が成長されやすい。特にエピ厚の大きいＩＧＢＴ用エピでは尖った半導体層が成長されやすい。この尖った半導体層が、位置合わせに用いるピンと接触して一部損壊し、発塵源になるという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的はデフォーカスや発塵を防ぐことができる半導体装置の製造方法を得るものである。

本発明は、第１導電型の半導体基板の外周部の一部にオリエンテーションノッチを形成する工程と、前記半導体基板の裏面にオートドープ防止膜を形成する工程と、前記オリエンテーションノッチ及び前記オートドープ防止膜を形成した後に、前記半導体基板の表面に第１導電型又は第２導電型の半導体層をエピタキシャル成長させる工程とを備え、前記オリエンテーションノッチの近傍における前記半導体基板の外周と前記オートドープ防止膜との間隔を、前記オリエンテーションノッチの近傍以外における前記半導体基板の外周と前記オートドープ防止膜との間隔よりも大きくすることを特徴とする半導体装置の製造方法である。

本発明により、デフォーカスや発塵を防ぐことができる。

実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係るエピタキシャル基板の裏面の端部を示す平面図である。 図２のＡ−Ａ´に沿った断面図である。 図２のＢ−Ｂ´に沿った断面図である。 実施の形態１に係るエピタキシャル基板をステージ上に載せた状態を示す断面図である。 実施の形態２に係るエピタキシャル基板の裏面の端部を示す平面図である。 実施の形態３に係る半導体装置の製造方法のフローチャートである。 実施の形態３に係る半導体装置の製造方法を説明するための斜視図である。 実施の形態３に係る半導体装置の製造方法を説明するための斜視図である。 実施の形態３に係る半導体装置の製造方法を説明するための斜視図である。 実施の形態３に係る半導体装置の製造方法を説明するための斜視図である。 実施の形態３に係る半導体装置の製造方法を説明するための斜視図である。 実施の形態３に係る半導体装置の製造方法を説明するための斜視図である。 従来のエピタキシャル基板の端部を示す断面図である。 従来のエピタキシャル基板の端部を示す断面図である。

本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係る半導体装置を示す断面図である。この半導体装置は縦型ＩＧＢＴである。ｐ型半導体基板１０上に順にｎ型バッファ層１２とｎ−型層１４が形成されている。ｎ−型層１４の表面には、ｐ型不純物を選択的に拡散することによりｐ型ベース領域１６が形成されている。ｐ型ベース領域１６の表面には、高濃度のｎ型不純物を選択的に拡散することによりｎ＋型エミッタ領域１８が形成されている。ｎ−型層１４とｎ＋型エミッタ領域１８で挟まれたｐ型ベース領域１６の表面領域がチャネル領域２０となる。このチャネル領域２０上にゲート絶縁膜２２を介してゲート電極２４が形成されている。ゲート電極２４は層間絶縁膜２６で覆われている。ｐ型ベース領域１６とｎ＋型エミッタ領域１８に共通してエミッタ電極２８が接続されている。ｐ型半導体基板１０の裏面にコレクタ電極３０が接続されている。

続いて、実施の形態１に係る半導体装置の製造方法について図２〜図４を参照して説明する。図２は、実施の形態１に係るエピタキシャル基板の裏面の端部を示す平面図である。図３は図２のＡ−Ａ´に沿った断面図であり、図４は図２のＢ−Ｂ´に沿った断面図である。図５は、実施の形態１に係るエピタキシャル基板をステージ上に載せた状態を示す断面図である。

まず、ウエハ状のｐ型半導体基板１０の外周部の一部に、Ｖ字状の切り欠きであるオリエンテーションノッチ３２を形成する。次に、ｐ型半導体基板１０の裏面にオートドープ防止膜３４を形成する。その後に、ｐ型半導体基板１０の表面に半導体層３６をエピタキシャル成長させる。この半導体層３６は図１のｎ型バッファ層１２とｎ−型層１４である。このエピタキシャル成長において、オートドープ防止膜３４の外周に沿って裏面クラウン３８が形成される。

次に、図５に示すように、ｐ型半導体基板１０をアライナーのステージ４０上に置く。このステージ４０には、裏面クラウン３８の形成位置に凹部４２が形成されている。この凹部４２により、裏面クラウン３８とステージ４０が接触しないようにできる。そして、オリエンテーションノッチ３２の内壁にピン４４を接触させることで、ｐ型半導体基板１０を位置合わせする。位置合わせをした状態で真空吸着等によりｐ型半導体基板１０をステージ４０に吸着させる。その後、ｐ型ベース領域１６等を形成することで実施の形態１に係る半導体装置が製造される。

本実施の形態では、オリエンテーションノッチ３２の近傍におけるｐ型半導体基板１０の外周とオートドープ防止膜３４との間隔Ｗ１を、オリエンテーションノッチ３２の近傍以外におけるｐ型半導体基板１０の外周とオートドープ防止膜３４との間隔Ｗ２よりも大きくする。これにより、オリエンテーションノッチ３２の近傍では他の領域に比べて、裏面クラウン３８が基板内側に形成される。従って、オリエンテーションノッチ３２の近傍に形成されたピン４４等のウエハ位置合わせ機構と干渉することなく、ステージ４０の凹部４２を裏面クラウン３８の形成位置に設けることができる。よって、裏面クラウン３８によるデフォーカスや発塵を防ぐことができる。

実施の形態２．
実施の形態２に係る半導体装置の製造方法について図６を参照して説明する。図６は、実施の形態２に係るエピタキシャル基板の裏面の端部を示す平面図である。

まず、ウエハ状のｐ型半導体基板１０の外周部の一部に、Ｖ字状の切り欠きであるオリエンテーションノッチ３２を形成する。次に、６５０℃前後での減圧ＣＶＤにより、オリエンテーションノッチ３２の内壁にポリシリコン膜４６を形成する。次に、ｐ型半導体基板１０の裏面にオートドープ防止膜３４を形成する。その後に、ｐ型半導体基板１０の表面に半導体層３６をエピタキシャル成長させる。この半導体層３６は図１のｎ型バッファ層１２とｎ−型層１４に相当する。さらに、ｐ型ベース領域１６等を形成することで実施の形態２に係る半導体装置が製造される。

課題の欄で説明したように、オリエンテーションノッチ３２の内壁は加工により様々な結晶面が表れているため、この内壁が露出していると半導体層３６をエピタキシャル成長させる際に尖った半導体層３６が成長されやすい。この尖った半導体層３６が、位置合わせに用いるピンと接触すると、一部損壊して発塵源になる。

そこで、本実施の形態では、オリエンテーションノッチ３２の内壁にポリシリコン膜４６を形成する。エピタキシャル成長工程において、このポリシリコン膜４６上に成長する層もポリシリコン膜となる。この際に成長速度は全体として均一化しほぼ一様な厚みの尖らないポリシリコン膜を成長させることができる。従って、このポリシリコン膜に、位置合わせに用いるピン４４が接触しても、その一部が欠けて発塵源になることはない。よって、発塵を防ぐことができる。

なお、オリエンテーションノッチ３２の内壁のシリコン単結晶の影響を受けず、エピタキシャル成長工程においてポリシリコン膜を成長させるために、内壁に形成するポリシリコン膜４６の厚さを１．０μｍ以上とする。

実施の形態３．
実施の形態３に係る半導体装置の製造方法について図７〜図１２を参照して説明する。図７は、実施の形態３に係る半導体装置の製造方法のフローチャートである。図８〜図１３は、実施の形態３に係る半導体装置の製造方法を説明するための斜視図である。

まず、図８に示すように、ＣＺ法などで単結晶インゴット４８を形成する（ステップＳ１）。単結晶インゴット４８はボロンがドープされており、その抵抗は１０〜２０ｍΩ・ｃｍ程度である。

次に、図９に示すように、単結晶インゴット４８の側面を研削して円筒状のブロック５０を形成する（ステップＳ２）。次に、図１０に示すように、ブロック５０の側面の所定位置に、長さ方向に一本のオリエンテーションノッチ３２を形成する（ステップＳ３）。

次に、図１１に示すように、抵抗率などの特性や加工枚数に合わせて、ブロック５０を適度な長さに切断する（ステップＳ４）。切断時の汚染除去のためにブロック５０を洗浄する（ステップＳ５）。酸エッチング等を実施する場合もある。

次に、図１２に示すように、６５０℃前後での減圧ＣＶＤにより、ブロック５０のオリエンテーションノッチ３２の内壁にポリシリコン膜４６を形成する（ステップＳ６）。なお、ブロック５０はウエハに比べて熱容量が大きいために、ブロック５０状態で上昇できる温度には上限がある。しかし、６５０℃は可能な範囲の温度である。

次に、図１３に示すように、ポリシリコン膜４６を形成した後に、ブロック５０をウエハ状にスライスして、鏡面研磨などの通常のミラーウエハ加工工程を行って、ｐ型半導体基板１０を形成する（ステップＳ７）。なお、ポリシリコン膜４６はオリエンテーションノッチ３２だけでなくウエハ外周全体に形成される。ただし、ウエハ加工工程及びその後の面取工程により、オリエンテーションノッチ３２以外のポリシリコン膜４６を除去することができる。従って、オリエンテーションノッチ３２の内部のみにポリシリコン膜４６を残せる。

次に、ｐ型半導体基板１０の検査及び洗浄を行う（ステップＳ８）。その後、実施の形態２と同様のエピタキシャル工程を行う。即ち、ｐ型半導体基板１０の裏面にオートドープ防止膜３４を形成し、ｐ型半導体基板１０の表面に半導体層３６をエピタキシャル成長させる。さらに、ｐ型ベース領域１６等を形成することで実施の形態３に係る半導体装置が製造される。

本実施の形態では、ブロック５０の状態でオリエンテーションノッチ３２の内壁にポリシリコン膜４６を形成する。このため、複数のウエハについて同時にポリシリコン膜４６を形成することができる。これにより、実施の形態２と同様の効果が得られるだけでなく、製造工程を簡略化することができる。

１０ ｐ型半導体基板（半導体基板）
３２ オリエンテーションノッチ
３４ オートドープ防止膜
３６ 半導体層
４６ ポリシリコン膜
４８ 単結晶インゴット
５０ ブロック

Claims (4)

1. 第１導電型の半導体基板の外周部の一部にオリエンテーションノッチを形成する工程と、
   前記半導体基板の裏面にオートドープ防止膜を形成する工程と、
   前記オリエンテーションノッチ及び前記オートドープ防止膜を形成した後に、前記半導体基板の表面に第１導電型又は第２導電型の半導体層をエピタキシャル成長させる工程とを備え、
   前記オリエンテーションノッチの近傍における前記半導体基板の外周と前記オートドープ防止膜との間隔を、前記オリエンテーションノッチの近傍以外における前記半導体基板の外周と前記オートドープ防止膜との間隔よりも大きくすることを特徴とする半導体装置の製造方法。
2. 第１導電型の半導体基板の外周部の一部にオリエンテーションノッチを形成する工程と、
   前記オリエンテーションノッチの内壁にポリシリコン膜を形成する工程と、
   前記半導体基板の裏面にオートドープ防止膜を形成する工程と、
   前記オートドープ防止膜及び前記ポリシリコン膜を形成した後に、前記半導体基板の表面に第１導電型又は第２導電型の半導体層をエピタキシャル成長させる工程とを備えることを特徴とする半導体装置の製造方法。
3. 単結晶インゴットの側面を研削して円筒状のブロックを形成する工程と、
   前記ブロックに前記オリエンテーションノッチを形成する工程と、
   前記ブロックの前記オリエンテーションノッチの内壁に前記ポリシリコン膜を形成する工程と、
   前記ポリシリコン膜を形成した後に、前記ブロックをウエハ状にスライスして前記半導体基板を形成する工程とを更に備えることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記ポリシリコン膜の厚さを１．０μｍ以上とすることを特徴とする請求項２又は３に記載の半導体装置の製造方法。

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