JP6136731B2 - 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法 Download PDF

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Description

本発明は、炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法に関し、特に、高温に加熱処理されても平坦性の高い炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法に関する。
近年、半導体装置の製造に用いられる半導体基板として炭化珪素（ＳｉＣ）結晶の利用が進められつつある。ＳｉＣは、より一般的に用いられているシリコン（Ｓｉ）に比べて大きなバンドギャップを有する。そのため、ＳｉＣを用いた半導体装置は、耐圧が高く、オン抵抗が低く、また高温環境下での特性の低下が小さい、といった利点を有する。
さらに、炭化珪素半導体装置を効率的に製造するために、炭化珪素半導体基板の大口径化が進められている。しかし、炭化珪素半導体基板の外径をたとえば６インチ程度とした場合には、炭化珪素半導体基板の平坦性が損なわれる。
特開２０１２−２１４３７６号公報には、直径が少なくとも約７５ミリメートル（３インチ）であって、歪みが約５μｍ未満であり、反りが約５ｍｍ未満であり、ＴＴＶが約２．０μｍ未満であるＳｉＣウエハが記載されている。具体的には、ＳｉＣブールを薄切りにしてウエハ状とし、薄切りにしたウエハを両面ラッパ上においてウエハを折り曲げるのに必要な下方力よりも小さい下方力を用いて、ラッピング・プロセスを開始することにより、歪み、反り及びＴＴＶが低いウエハを生産することができることが記載されている。
特開２０１２−２１４３７６号公報
しかしながら、室温において炭化珪素半導体基板の反りおよびＴＴＶが特開２０１２−２１４３７６号公報に記載されている範囲内にあっても、高温に加熱処理されることにより、平坦性が悪化する炭化珪素半導体基板が確認されている。たとえば、一般に炭化珪素半導体装置の製造方法におけるドーピングは、高温下においてイオン注入により行われるが、平坦性の悪い炭化珪素半導体基板は注入装置の静電チャックステージに吸着させることが困難であり、場合によっては基板が割れるなどの問題が生じることが確認されている。
また、平坦性の悪い炭化珪素半導体基板に対してイオン注入を行うと、イオンの注入方向に対して表面が垂直な領域と、イオンの注入方向に対して表面が垂直ではなく傾斜している領域とが生じることになる。この場合、炭化珪素半導体基板において形成される不純物領域の形状にはばらつき生じる。
また、このような高温下における平坦性の悪化は、１００ｍｍ以上の大口径の炭化珪素半導体基板において特に深刻な問題となっている。つまり、効率よく炭化珪素半導体装置を得るために大口径（特に１００ｍｍ以上）の炭化珪素半導体基板を用いても、上述のような平坦性の悪化により炭化珪素半導体装置を歩留まり良く作製することは困難であった。
本発明は上記のような課題を解決するためになされたものである。本発明の主たる目的は、高温下においても平坦性の高い炭化珪素半導体基板およびその製造方法、ならびに短歌珪素半導体装置の製造方法を提供することにある。また、大口径の炭化珪素半導体基板を用いて炭化珪素半導体装置を歩留まり良く作製することができる炭化珪素半導体装置の製造方法を提供することにある。
本発明に従った炭化珪素半導体基板１０は、外径が１００ｍｍ以上である主表面を有し、単結晶炭化珪素からなるベース基板１と、主面１Ａ上に形成されたエピタキシャル層２とを備える。炭化珪素半導体基板１０は、基板温度が室温であるときの反り量は−１００μｍ以上１００μｍ以下であり、基板温度が４００℃であるときの反り量は−１．５ｍｍ以上１．５ｍｍ以下である。
本発明に従った炭化珪素半導体基板の製造方法は、外径が１００ｍｍ以上である主表面を有し、単結晶炭化珪素からなるベース基板を準備する工程と、前記主表面上にエピタキシャル層を形成する工程と、前記ベース基板において前記主表面の反対側に位置する裏面の少なくとも一部を除去して、炭化珪素半導体基板を準備する工程と、前記炭化珪素半導体基板に不純物イオンを注入する工程とを備える。
本発明によれば、高温下においても平坦性の高い炭化珪素半導体基板を得ることができる。また、炭化珪素半導体装置を歩留まり良く作製することができる炭化珪素半導体装置の製造方法を提供することができる。
実施の形態に係る炭化珪素半導体基板の概略図である。 炭化珪素半導体基板の反り量の定義を説明するための模式図である。 炭化珪素半導体基板の反り量の定義を説明するための模式図である。 実施の形態に係る炭化珪素半導体基板の製造方法のフローチャートである。 実施の形態に係る炭化珪素半導体装置の製造方法を説明するための図である。 実施の形態に係る炭化珪素半導体装置の製造方法を説明するための図である。 実施の形態に係る炭化珪素半導体装置の製造方法を説明するための図である。 実施の形態に係る炭化珪素半導体装置の概略図である。 実施の形態に係る炭化珪素半導体装置の製造方法のフローチャートである。 実施の形態に係る炭化珪素半導体装置の製造方法の作用効果を説明するための図である。 実施の形態に係る炭化珪素半導体装置の製造方法の作用効果を説明するための図である。 実施の形態に係る炭化珪素半導体装置の製造方法の作用効果を説明するための参考図である。 実施の形態に係る炭化珪素半導体装置の製造方法の作用効果を説明するための参考図である。
[本願発明の実施形態の説明]
以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
はじめに、本発明の実施の形態の概要を列挙する。
（１）図１を参照して、本実施の形態に係る炭化珪素半導体基板１０は、外径が１００ｍｍ以上である主面２Ａを有し、単結晶炭化珪素からなるベース基板１と、主面２Ａ上に形成されたエピタキシャル層２とを備え、基板温度が室温であるときの反り量は−１００μｍ以上１００μｍ以下であり、基板温度が４００℃であるときの反り量は−１．５ｍｍ以上１．５ｍｍ以下である。ここで、図２および図３を参照して、炭化珪素半導体基板１０の「反り量」とは、炭化珪素半導体基板１０を平面Ｓ１に載置したときの、炭化珪素半導体基板１０の主面２Ａにおいて平面Ｓ１に対して最も高い位置と最も低い位置との間の高さの差である。ここで、反り量の正負は、図２を参照して、炭化珪素半導体基板１０の主面２Ａが下に凸の場合（炭化珪素半導体基板１０の中心位置が外周位置よりも平面Ｓ１に対して低く位置する場合）をマイナスとし、図３を参照して、上方に凸の場合（炭化珪素半導体基板１０の中心位置が外周位置よりも平面Ｓ１に対して高く位置する場合）をプラスとする。また、「基板温度」とは、炭化珪素半導体基板１０の主面２Ａ側から放射温度計により測定される温度であり、たとえばイオン注入装置などの半導体製造装置において測定される。なお、本実施の形態に係る炭化珪素半導体基板１０は、外径が１００ｍｍ以上の大口径基板であって、好ましくは外径が１２５ｍｍ以上であり、より好ましくは外径が１５０ｍｍ以上である。
つまり、本実施の形態に係る炭化珪素半導体基板１０は、外径が１００ｍｍ以上と大口径基板であって、基板温度が４００℃であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下と、高温下においても平坦性が高い。これにより、炭化珪素半導体基板１０を用いて炭化珪素半導体装置の製造方法を実施する際に、当該製造プロセス中において炭化珪素半導体基板１０に割れ等の異常が発生するリスクを低減することができる。具体的には、たとえば炭化珪素半導体装置の製造方法におけるドーピングが高温下での炭化珪素半導体基板１０に対するイオン注入により行われる場合であって、炭化珪素半導体基板１０をイオン注入装置の静電チャックステージで吸着する場合を考える。この場合、炭化珪素半導体基板１０の高温（４００℃）での反り量は十分に小さいため、炭化珪素半導体基板１０には吸着によって大きな応力が加えられることない。そのため、炭化珪素半導体基板１０に割れやクラックなどの異常が発生するリスクを低減することができる。
さらに、本実施の形態に係る炭化珪素半導体基板１０は外径が１００ｍｍ以上と大口径基板であって、高温下においても平坦性が高いため、炭化珪素半導体基板１０を用いて炭化珪素半導体装置の製造プロセスを進捗させたときに炭化珪素半導体基板１０上に特性バラつきの小さい炭化珪素半導体装置を作製することができる。具体的には、たとえば炭化珪素半導体基板１０に対するイオン注入など、特定の方向から炭化珪素半導体基板１０の主面２Ａに対して加工を行う工程においても主面２Ａの平坦性が高いため、主面２Ａに対する被加工領域（注入領域）の配置や形態が主面２Ａ内で局所的に変動するといった問題の発生を抑制できる。この結果、主面２Ａ上における当該加工のバラつきを低減することができる。
また、炭化珪素半導体基板１０は、高精度の露光を行うために、たとえばＬＴＶ（Ｌｏｃａｌ Ｔｈｉｃｋｎｅｓｓ Ｖａｒｉａｔｉｏｎ）が１μｍ以下であることが要求される。この場合、炭化珪素半導体基板の実際の厚み変動が１μｍ以下と小さくても、露光装置の真空チャックステージ上に吸着したときに炭化珪素半導体基板の反り量が大きいと、見かけ上のＬＴＶが大きくなってしまう場合がある。これに対し、本実施の形態に係る炭化珪素半導体基板１０は反り量が小さいため、見かけ上のＬＴＶが大きくなることはなく、高精度の露光を行うことができる。以上より、大口径でかつ平坦性の高い炭化珪素半導体基板１０を用いて炭化珪素半導体装置の製造プロセスを進捗させることにより、炭化珪素半導体装置を歩留まり良く作製することができる。
（２）本実施の形態に係る炭化珪素半導体基板１０は、主面１Ａ，２Ａに垂直な方向におけるベース基板１の厚みが２００μｍ以上７００μｍ以下であってもよい。このようにしても、本実施の形態に係る炭化珪素半導体基板１０は、基板温度が４００℃であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下とすることができる。一般的に、炭化珪素基板において、ベース基板１の主面１Ａ上に形成されるエピタキシャル層２の厚みは、数μｍ以上１００μｍ以下程度である。そのため、ベース基板１の厚みが薄い場合には、炭化珪素半導体基板１０の反り量は大きくなる。一方で、ベース基板１の厚みが厚い場合には、製造コストが高くなる。これに対して、本実施の形態に係る炭化珪素半導体基板１０は、ベース基板１が７００μｍを超える程の厚みを有していなくても、高温下においても高い平坦性を有することができる。つまり、本実施の形態に係る炭化珪素基板の製造方法によれば、高温下においても高い平坦性を有する炭化珪素半導体基板１０を低コストで得ることができる。
（３）本実施の形態に係る炭化珪素半導体基板１０では、ベース基板１において、主面２Ａの反対側に位置する裏面１Ｂの表面粗度は１０ｎｍ以下であるのが好ましい。ベース基板１の裏面１Ｂの表面粗度が高い場合には、たとえば裏面１Ｂを構成する炭化珪素のうち珪素（Ｓｉ）が高温環境下において過剰に抜けて、炭化した層（ダメージ層３）が形成されていることが考えられる。本発明者らは、ベース基板１の主面１Ａ上にエピタキシャル層２を形成した後のベース基板１の裏面１Ｂの表面粗度を１０ｎｍ以下とした炭化珪素半導体基板は、上述のように基板温度が４００℃であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下であることを見出した。つまり、炭化珪素半導体基板１０の基板温度を高温としたときに反り量が増大する原因の一つは、炭化珪素半導体基板１０において、ベース基板１の裏面１Ｂに形成されたダメージ層３の残留歪みに起因した応力が生じるためであると推測される。
（４）本実施の形態に係る炭化珪素半導体基板の製造方法は、外径が１００ｍｍ以上である主面２Ａを有し、単結晶炭化珪素からなるベース基板１を準備する工程（Ｓ１０）と、主面２Ａ上にエピタキシャル層２を形成する工程（Ｓ３０）と、ベース基板１において主面２Ａの反対側に位置する裏面１Ｂの少なくとも一部を除去する工程（Ｓ３０）とを備えている。
つまり、本実施の形態に係る炭化珪素半導体基板の製造方法は、外径が１００ｍｍ以上であり単結晶炭化珪素からなるベース基板１の主面１Ａ上にエピタキシャル層２が形成された後に、ベース基板１の裏面１Ｂの一部が除去される。これにより、エピタキシャル層２を形成する工程（Ｓ２０）においてベース基板１の裏面１Ｂにダメージ層３が生じても、ベース基板１の裏面１Ｂの一部を除去する工程（Ｓ３０）においてダメージ層３は除去される。このようにして得られた炭化珪素半導体基板１０は、外径が１００ｍｍ以上であるとともに基板温度が室温であるときの反り量が−１００μｍ以上１００μｍ以下であり、基板温度が４００℃であるときの反り量は−１．５ｍｍ以上１．５ｍｍ以下である。つまり、本実施の形態に係る炭化珪素半導体基板の製造方法によれば外径が１００ｍｍ以上であっても高温環境下においても平坦性の高い炭化珪素半導体基板１０を得ることができる。
（５）本実施の形態に係る炭化珪素半導体基板の製造方法において、除去する工程（Ｓ３０）は、裏面１Ｂを化学研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）することにより行ってもよい。このようにしても、エピタキシャル層２を形成する工程（Ｓ２０）においてベース基板１の裏面１Ｂにダメージ層３が生じても、ベース基板１の裏面１Ｂを化学研磨することによりダメージ層３を確実に除去することができる。
（６）本実施の形態に係る炭化珪素半導体基板の製造方法において、除去する工程（Ｓ３０）は、裏面１Ｂを反応性イオンエッチングすることにより行ってもよい。このようにしても、エピタキシャル層２を形成する工程（Ｓ２０）においてベース基板１の裏面１Ｂにダメージ層３が生じても、ベース基板１の裏面１Ｂを反応性イオンエッチングすることによりダメージ層３を確実に除去することができる。
（７）本実施の形態に係る炭化珪素半導体基板の製造方法において、除去する工程（Ｓ３０）は、裏面１Ｂをハロゲンガス雰囲気下において熱エッチングすることにより行ってもよい。このようにしても、エピタキシャル層２を形成する工程（Ｓ２０）においてベース基板１の裏面１Ｂにダメージ層３が生じても、ベース基板１の裏面１Ｂを熱エッチングすることによりダメージ層３を確実に除去することができる。
（８）本実施の形態に係る炭化珪素半導体基板の製造方法において、除去する工程（Ｓ３０）は、裏面１Ｂを熱酸化膜を形成した後、熱酸化膜をフッ化水素酸を用いてエッチングすることにより行ってもよい。このようにしても、エピタキシャル層２を形成する工程（Ｓ２０）においてベース基板１の裏面１Ｂにダメージ層３が生じても、ベース基板１の裏面１Ｂに形成した熱酸化膜をフッ化水素酸を用いてエッチングすることによりダメージ層３を確実に除去することができる。
（９）本実施の形態に係る炭化珪素半導体装置の製造方法は、外径が１００ｍｍ以上である主面２Ａを有し、単結晶炭化珪素からなるベース基板１を準備する工程（Ｓ１０）と、主面２Ａ上にエピタキシャル層２を形成する工程（Ｓ２０）と、ベース基板１において主面２Ａの反対側に位置する裏面１Ｂの少なくとも一部を除去して、炭化珪素半導体基板１０を準備する工程（Ｓ３０）と、炭化珪素半導体基板１０に不純物イオンを注入する工程（Ｓ４０）とを備える。
つまり、本実施の形態に係る炭化珪素半導体装置の製造方法は、本実施の形態に係る炭化珪素半導体基板の製造方法により得られた炭化珪素半導体基板１０を用い、炭化珪素半導体基板１０上に炭化珪素半導体装置を製造する。上述のように、本実施の形態に係る炭化珪素半導体基板の製造方法により得られる炭化珪素半導体基板１０は、外径が１００ｍｍ以上であるとともに、基板温度が室温であるときの反り量が−１００μｍ以上１００μｍ以下であり、基板温度が４００℃であるときの反り量は−１．５ｍｍ以上１．５ｍｍ以下である。つまり、炭化珪素半導体基板１０に不純物イオンを注入する工程（Ｓ４０）において、たとえば基板温度が４００℃程度にまで加熱されたときにも、炭化珪素半導体基板１０の反りを抑制して平坦性を維持することができる。そのため、工程（Ｓ４０）において炭化珪素半導体基板１０の主面２Ａに対して不純物の注入方向のなす角度は、炭化珪素半導体基板１０の外径が１００ｍｍ以上であっても炭化珪素半導体基板１０の主面２Ａの面内位置によらず略一定とすることができる。その結果、主面２Ａの面内位置によらずイオンの注入領域の形態（たとえば基板の深さ方向での注入領域の形状やイオンの濃度プロファイルなど）を略一定とすることができる。したがって、本実施の形態に係る炭化珪素半導体装置の製造方法によれば、炭化珪素半導体装置を歩留まり良く作製することができる。
[本願発明の実施形態の詳細]
次に、本発明の実施の形態の詳細について説明する。
（実施の形態１）
図１を参照して、実施の形態１に係る炭化珪素半導体基板１０について説明する。本実施の形態に係る炭化珪素半導体基板１０は、ベース基板１と、ベース基板１の主面１Ａ上に形成されたエピタキシャル層２とを備える。
ベース基板１は、単結晶炭化珪素からなり、外径が６インチである主面１Ａを有している。ベース基板１を構成する炭化珪素は、たとえば六方晶の結晶構造を有しており、好ましくは結晶多形（ポリタイプ）が４Ｈ−ＳｉＣである。ベース基板１は、たとえば窒素（Ｎ）などのｎ型不純物を高濃度で含んでおり、導電型はｎ型である。ベース基板１の不純物濃度は、たとえば１．０×１０18ｃｍ-3以上１．０×１０18ｃｍ-3以下程度である。主面１Ａは、たとえば｛０００１｝面であってもよいし、｛０００１｝面に対するオフ角が１°以上１０°以下である面であってもよい。ベース基板１の厚みは、たとえば２００μｍ以上７００μｍ以下程度であり、好ましくは３００μｍ以上６００μｍ以下である。炭化珪素半導体基板１０において、ベース基板１の主面１Ａの反対側に位置する裏面１Ｂには、炭素と珪素炭化珪素をダメージ層３（図６参照）が形成されていない。なお、ダメージ層３については後述する。
エピタキシャル層２は、ベース基板１の主面１Ａ上にエピタキシャル成長により形成された炭化珪素からなる層である。エピタキシャル層２は、たとえば窒素（Ｎ）などのｎ型不純物を含んでおり、エピタキシャル層２の導電型はｎ型である。エピタキシャル層２の不純物濃度は、ベース基板１の不純物濃度よりも低くてもよい。エピタキシャル層２の不純物濃度は、たとえば７．５×１０15ｃｍ-2程度である。エピタキシャル層２の膜厚は、たとえば５μｍ以上４０μｍ以下程度である。
炭化珪素半導体基板１０は、基板温度が室温であるときの反り量は−１００μｍ以上１００μｍ以下であり、好ましくは４０μｍ以上４０μｍ以下である。また、炭化珪素半導体基板１０は、基板温度が１００℃以上５００℃以下であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下であり、好ましくは−１．０ｍｍ以上１．０ｍｍ以下である。より好ましくは、基板温度が２００℃以上４００℃以下であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下であり、さらに好ましくは−１．０ｍｍ以上１．０ｍｍ以下である。
次に、図４〜図７を参照して、本実施の形態に係る炭化珪素半導体基板の製造方法について説明する。
図４および図５を参照して、まず、外径が６インチである主面１Ａを有し、単結晶炭化珪素からなるベース基板１が準備される（工程（Ｓ１０））。外径が６インチであるベース基板１は任意の方法で準備される。なお、ベース基板１の外径は１００ｍｍ以上（たとえば５インチや８インチなど）であってもよい。
図６を参照して、次に、ベース基板１の主面１Ａ上にエピタキシャル成長法により、エピタキシャル層２が形成される（工程（Ｓ２０））。エピタキシャル成長はＣＶＤ法により行われる。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入してもよい。
本工程（Ｓ２０）を実施した後の時点で、ベース基板１の裏面１Ｂの全面または一部において、珪素（Ｓｉ）原子が抜けることにより炭素（Ｃ）原子の濃度が相対的に高くなったダメージ層３（炭化層）が形成されることがある。ダメージ層３は、たとえば０．００１μｍ以上１０μｍ以下程度の厚みで形成されることがあり、１μｍ以上の厚みで形成された場合には裏面１Ｂにおける白濁として目視で確認できることがある。ダメージ層３が形成されている領域の裏面１Ｂの表面粗さ（Ｒａ）は０．００１μｍ以上である。本工程（Ｓ２０）を実施した後の時点で、裏面１Ｂにダメージ層３が形成されているベース基板１とエピタキシャル層２との積層体４は、基板温度が室温であるときの反りが、たとえば−１５０μｍ以上１５０μｍ以下である。
図７を参照して、次に、ベース基板１の裏面１Ｂの少なくとも一部が除去される（工程（Ｓ３０））。具体的には、積層体４におけるベース基板１の裏面１ＢはＣＭＰ研磨されることによりダメージ層３が除去される。ベース基板１の裏面１Ｂの研磨量は、たとえば０．００１μｍ以上１０μｍ以下である。本工程（Ｓ３０）の研磨後における裏面１Ｂの表面粗さ（Ｒａ）は、１０ｎｍ以下であり、好ましくは１ｎｍ以下である。
次に、本実施の形態に係る炭化珪素半導体基板１０およびその製造方法の作用効果について説明する。本実施の形態に係る炭化珪素半導体基板１０は、外径が６インチであるベース基板１とベース基板１の主面１Ａ上に形成されたエピタキシャル層２とが積層してなる積層体４の裏面１Ｂ上から、ダメージ層３が除去された構成を備えている。これにより、炭化珪素半導体基板１０は、基板温度が室温であるときの反りが−１００μｍ以上１００μｍ以下であるとともに、基板温度が１００℃以上５００℃以下であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下とすることができる。さらに、炭化珪素半導体基板１０は、基板温度が室温であるときの反りが−１００μｍ以上１００μｍ以下であるとともに、基板温度が２００℃以上４００℃以下であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下とすることもできる。また、本実施の形態においては、基板温度を１００℃以上５００℃以下としたときに上記の反り量の範囲内に抑えることができるか否か、つまりダメージ層３を充分に除去し得たかは裏面１Ｂの表面粗さで確認することができる。具体的には、表面粗さ（Ｒａ）を１０ｎｍ以下とすることで、上述のように高温時においても反り量の小さい炭化珪素半導体基板１０を得ることができる。さらに、表面粗さ（Ｒａ）を１ｎｍ以下となるように裏面１Ｂを研磨すれば、ダメージ層３を十分に除去することができる。その結果、本実施の形態に係る炭化珪素半導体基板の製造方法によれば、基板温度が１００℃以上５００℃以下程度になるまで加熱された場合にも反り量が−１．０ｍｍ以上１．０ｍｍ以下と十分に小さい炭化珪素半導体基板１０を得ることができる。また、本実施の形態に係る炭化珪素半導体基板の製造方法によれば、基板温度が２００℃以上４００℃以下程度になるまで加熱された場合にも反り量が−１．０ｍｍ以上１．０ｍｍ以下と十分に小さい炭化珪素半導体基板１０を得ることもできる。
また、本実施の形態に係る炭化珪素半導体基板の製造方法により作製される炭化珪素半導体基板１０は、ベース基板１の外径が６インチであって、ベース基板１の厚みが２００μｍ以上７００μｍ以下のときにも、基板温度が１００℃以上５００℃以下程度にまで加熱された場合にも、反り量が小さく高い平坦性を有することができる。言い換えると、本実施の形態に係る炭化珪素半導体基板１０は、ベース基板１が７００μｍを超える程の厚みを有していなくても、高温下においても高い平坦性を有することができる。その結果、本実施の形態に係る炭化珪素半導体基板の製造方法によれば、高温下においても高い平坦性を有する大口径の炭化珪素半導体基板１０を、低コストで得ることができる。
図８を参照して、次に、本実施の形態に係る炭化珪素半導体装置について説明する。本実施の形態に係る炭化珪素半導体装置は、素子領域ＩＲ（活性領域）と、素子領域ＩＲを取り囲む終端領域ＯＲ（無効領域）とを有する。終端領域ＯＲはガードリング領域５を含む。つまり、素子領域ＩＲはガードリング領域５に取り囲まれている。素子領域ＩＲにはトランジスタやダイオードなどの半導体素子７が設けられている。
半導体素子７は、たとえば六方晶炭化珪素からなる炭化珪素半導体基板１０と、ゲート絶縁膜１５と、ゲート電極１７と、ソース電極１６と、ドレイン電極１９とを主に備える。炭化珪素半導体基板１０は、ベース基板１とエピタキシャル層２とを備え、エピタキシャル層２は、ドリフト領域１２と、ｐボディ領域１３と、ｎ+ソース領域１４と、ｐ+領域１８とを主に有する。
ドリフト領域１２は、エピタキシャル層２であって、ｐボディ領域１３、ｎ+ソース領域１４、およびｐ+領域１８が形成されていない領域である。
ｐボディ領域１３はｐ型の導電型を有する。ｐボディ領域１３は、ドリフト領域１２において、炭化珪素半導体基板１０の主面２Ａを含んで形成されている。ｐボディ領域１３に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）などである。ｐボディ領域１３に含まれるアルミニウムなどの不純物濃度はたとえば１×１０17ｃｍ-3程度である。
ｎ+ソース領域１４はｎ型の導電型を有する。ｎ+ソース領域１４は、主面２Ａを含み、かつｐボディ領域１３に取り囲まれるように、ｐボディ領域１３の内部に形成されている。ｎ+ソース領域１４に含まれるｎ型不純物は、たとえばＰ（リン）などである。ｎ+ソース領域１４に含まれるリンなどの不純物濃度は、ドリフト領域１２に含まれるｎ型不純物よりも高い濃度であり、たとえば１×１０20ｃｍ-3程度である。
ｐ+領域１８はｐ型の導電型を有する。ｐ+領域１８は、主面２Ａおよびｐボディ領域１３と接し、ｎ+ソース領域１４の中央付近を貫通するように形成されている。ｐ+領域１８は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ領域１３に含まれるｐ型不純物よりも高い濃度、たとえば１×１０20ｃｍ−3程度の濃度で含んでいる。
ゲート絶縁膜１５は、一方のｎ+ソース領域１４の上部表面から他方のｎ+ソース領域１４の上部表面にまで延在するようにドリフト領域１２に接して形成されている。ゲート絶縁膜１５はたとえば二酸化珪素（ＳｉＯ２）からなっている。
ゲート電極１７は、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するように、ゲート絶縁膜１５上に接触して配置されている。ゲート電極１７は、たとえばポリシリコン、Ａｌなどの導電体からなっている。
ソース電極１６は、主面２Ａにおいてｎ+ソース領域１４およびｐ+領域１８と接触して配置されている。ソース電極１６は、たとえばチタン（Ｔｉ）原子、Ａｌ原子およびシリコン（Ｓｉ）原子を含んでいる。これにより、ソース電極１６はｎ型炭化珪素領域（ｎ+ソース領域１４）およびｐ型炭化珪素領域（ｐ+領域１８）のいずれに対してもオーミック接触することができる。
ドレイン電極１９は、炭化珪素半導体基板１０において裏面１Ｂに接触して形成されている。このドレイン電極１９は、たとえば上記ソース電極１６と同様の構成を有していてもよいし、ニッケル（Ｎｉ）など、炭化珪素半導体基板１０（ベース基板１）とオーミック接触可能な他の材料からなっていてもよい。これにより、ドレイン電極１９はベース基板１と電気的に接続されている。
ガードリング領域５は、平面形状が環状であり、半導体素子７が設けられた素子領域ＩＲを取り囲むように、炭化珪素半導体基板１０の終端領域ＯＲに配置されている。ガードリング領域５はｐ型（第２導電型）を有する。ガードリング領域５はガードリングとして作用する導電領域である。
ガードリング領域５の複数のガードリング６には、たとえばホウ素やアルミニウムなどの不純物が含まれている。複数のガードリング６の各々における不純物濃度はｐボディ領域１３の不純物濃度よりも低い。複数のガードリング６の各々における当該不純物の濃度はたとえば１．３×１０13ｃｍ-3であり、好ましくは８×１０12ｃｍ-3以上１．４×１０13ｃｍ-3以下程度である。
図９を参照して、次に、本実施の形態に係る炭化珪素半導体装置の製造方法について説明する。本実施の形態に係る炭化珪素半導体装置の製造方法は、本実施の形態に係る炭化珪素半導体基板を用いて作製される。
まず、上述のようにして得られた炭化珪素半導体基板１０を準備する（工程（Ｓ１０）〜工程（Ｓ３０））。図９を参照して、次に、炭化珪素半導体基板１０の主面２Ａに対して不純物を注入することにより、エピタキシャル層２に、ｐボディ領域１３、ｎソース領域１４、ｐ＋領域１８、およびガードリング領域５を形成する（工程（Ｓ４０））。具体的には、導電型がｎ型のエピタキシャル層２に、ｐ型不純物としてたとえばＡｌがイオン注入されることにより、導電型がｐ型のｐボディ領域１３が形成される。さらに、ｐボディ領域１３に、ｎ型不純物としてたとえばＰがイオン注入されることにより、導電型がｎ型のｎソース領域１４が形成される。さらに、ｐ型不純物としてたとえばＡｌがイオン注入されることにより、導電型がｐ型のｐ＋領域１８が形成される。さらに、ｐ型不純物としてたとえばＡｌがイオン注入されることにより、導電型がｐ型のガードリング領域５が形成される。このとき、本工程（Ｓ４０）におけるイオン注入は、たとえば炭化珪素半導体基板１０の基板温度を１００℃以上５００℃以下程度に昇温させた状態で行われる（いわゆる、高温注入）。本工程（Ｓ４０）を実施前および実施した後の時点において、炭化珪素半導体基板１０の反り量は−１．５ｍｍ以上１．５ｍｍ以下である。また、上述のように、本実施の形態に係る炭化珪素半導体基板の製造方法において、たとえば裏面１Ｂを表面粗さ（Ｒａ）を１ｎｍ以下となるように研磨することによってダメージ層３を十分に除去しておけば、本工程（Ｓ４０）を実施前および実施した後の時点において、炭化珪素半導体基板１０の反り量は−１．０ｍｍ以上１．０ｍｍ以下とすることができる。
次に、イオン注入により添加された不純物を活性化するための熱処理が行われる（工程（Ｓ５０））。熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばアルゴン（Ａｒ）雰囲気である。本工程（Ｓ５０）を実施した後の時点において、炭化珪素半導体基板１０の反り量は−１．５ｍｍ以上１．５ｍｍ以下である。また、上述のように、本実施の形態に係る炭化珪素半導体基板の製造方法において、たとえば裏面１Ｂを表面粗さ（Ｒａ）を１ｎｍ以下となるように研磨することによってダメージ層３を十分に除去しておけば、本工程（Ｓ５０）を実施前および実施した後の時点において、炭化珪素半導体基板１０の反り量は−１．０ｍｍ以上１．０ｍｍ以下とすることができる。
次に、ゲート絶縁膜１５が形成される（工程（Ｓ６０））。具体的には、まず、所望の不純物領域が形成された炭化珪素半導体基板１０が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより、炭化珪素半導体基板１０の主面２Ａ上にＳｉＯ２からなるゲート絶縁膜１５が形成される。
次に、ゲート電極１７が形成される（工程（Ｓ７０））。この工程では、たとえば導電体であるポリシリコン、Ａｌなどからなるゲート電極１７が、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するとともに、ゲート絶縁膜１５に接触するように形成される。ゲート電極１７の材料としてポリシリコンを採用する場合、当該ポリシリコンは、Ｐが１×１０20ｃｍ−3を超える高い濃度で含まれるものとすることができる。その後、ゲート電極１７を覆うように、たとえばＳｉＯ２からなる絶縁膜が形成される。
次に、オーミック電極が形成される（工程（Ｓ８０））。具体的には、たとえばｐ+領域１８およびｎ+ソース領域１４の一部が露出するような開口部を有するレジストパターンを形成し、たとえばＳｉ原子、Ｔｉ原子、およびＡｌ原子とを含有する金属膜が基板全面に形成される。オーミック電極となる上記金属膜の形成は、たとえば、スパッタリング法や蒸着法により行われる。その後、当該レジストパターンをたとえばリフトオフすることにより、ゲート絶縁膜１５に接し、かつｐ+領域１８およびｎ+ソース領域１４に接する金属膜が形成される。その後、当該金属膜をたとえば１０００℃程度に加熱することにより、炭化珪素半導体基板１０とオーミック接触するソース電極１６が形成される。また炭化珪素半導体基板１０のｎ+基板１１とオーミック接触するドレイン電極１９が形成される。このようにして、ＭＯＳＦＥＴとしての炭化珪素半導体装置１００が完成する。
次に、本実施の形態に係る炭化珪素半導体装置の製造方法の作用効果について説明する。本実施の形態に係る炭化珪素半導体装置の製造方法によれば、上述した本実施の形態に係る炭化珪素半導体基板１０を用いて、炭化珪素半導体装置の製造に必要なイオン注入工程（Ｓ４０）等のプロセスが実施される。炭化珪素半導体基板１０は、基板温度が１００℃以上５００℃以下程度と高温に加熱処理される場合にも高い平坦性を有しているため、反り量が大きい炭化珪素半導体基板１０を用いることによる品質不良発生のリスクを低減させることができる。たとえば、外径が１００ｍｍ以上の炭化珪素半導体基板１０を半導体製造装置の静電チャックステージで吸着させる場合、炭化珪素半導体基板１０の割れ等の異常発生リスクの観点から、炭化珪素半導体基板１０の反り量は−１．５ｍｍ以上１．５ｍｍ以下であるのが好ましく、より好ましくは−１．０ｍｍ以上１．０ｍｍ以下である。本実施の形態に係る炭化珪素半導体基板１０は、基板温度が１００℃以上５００℃以下程度と高温に加熱処理された場合にも、反り量が−１．５ｍｍ以上１．５ｍｍ以下であるため、静電チャックステージで吸着することによる炭化珪素半導体基板１０の割れ等の異常発生リスクを低減することができる。また、本実施の形態に係る炭化珪素半導体基板１０は、基板温度が２００℃以上４００℃以下程度と高温に加熱処理された場合にも、反り量が−１．５ｍｍ以上１．５ｍｍ以下であるため、静電チャックステージで吸着することによる炭化珪素半導体基板１０の割れ等の異常発生リスクを低減することができる。さらに、ダメージ層３が十分に除去された炭化珪素半導体基板１０は、基板温度が１００℃以上５００℃以下程度と高温に加熱処理された場合の反り量が−１．０ｍｍ以上１．０ｍｍ以下に抑えられている。そのため、静電チャックステージで吸着することによる炭化珪素半導体基板１０の割れ等の異常発生リスクをより低減することができる。さらに、ダメージ層３が十分に除去された炭化珪素半導体基板１０は、基板温度が２００℃以上４００℃以下程度と高温に加熱処理された場合の反り量が−１．０ｍｍ以上１．０ｍｍ以下に抑えられている。そのため、静電チャックステージで吸着することによる炭化珪素半導体基板１０の割れ等の異常発生リスクをより低減することができる。
また、本実施の形態に係る炭化珪素半導体装置の製造方法は、平坦性が高く、主面２Ａの平行度が高い炭化珪素半導体基板１０を用いるため、炭化珪素半導体基板１０の主面２Ａ面内における加工品質のバラつき等の不良の発生に関するリスクを低減させることができ、炭化珪素半導体装置１００を歩留まり良く作製することができる。具体的には、図９を参照して、たとえば工程（Ｓ４０）において、該工程（Ｓ４０）が実施される炭化珪素半導体基板１０は主面２Ａの平坦度が高いため、主面２Ａと不純物の注入方向４０ｉ（図１０参照）とが成すイオン注入角度については、主面２Ａの面内におけるバラつきが低く抑えられている。そのため、図１１を参照して、炭化珪素半導体基板１０の主面２Ａ上に形成されたマスク膜２０の開口部から不純物が注入されて形成される不純物注入領域３０（ｐボディ領域１３、ｎソース領域１４など）は、炭化珪素半導体基板１０の中心部および外周部において同じように形成される。異なる観点から言えば、炭化珪素半導体装置１００において不純物注入領域３０は、主面２Ａに対して垂直な方向に伸びる側壁部を有している。
一方、図１２を参照して、イオン注入工程において、炭化珪素半導体基板１０の反り量が大きく主面２Ａの平坦度が低い場合には、主面２Ａと不純物の注入方向４０ｉとが成すイオン注入角度については、主面２Ａの面内におけるバラつきが大きい。この場合、図１３を参照して、不純物注入領域３０（ｐボディ領域１３、ｎソース領域１４など）は、炭化珪素半導体基板１０の中心部と外周部とでは炭化珪素半導体基板１０において形成される領域の位置や拡がり方が異なる。異なる観点から言えば、炭化珪素半導体装置１００において不純物注入領域３０は、主面２Ａにおいて、局所的に当該主面２Ａに対する側壁部の伸びる方向が異なる。つまり、本実施の形態に係る炭化珪素半導体装置の製造方法によれば、外径が１００ｍｍ以上である大口径の炭化珪素半導体基板１０を用いても、炭化珪素半導体基板１０の主面２Ａ全面において、当該主面２Ａに対して垂直に伸びる側壁部を有する不純物注入領域３０を形成することができる。そのため、主面２Ａにおいて局所的に不純物注入領域３０の形状（たとえば側壁部の伸びる方向）が異なるといった問題が発生しないので、炭化珪素半導体装置１００を歩留まりよく得ることができる。
本実施の形態に係る炭化珪素半導体基板の製造方法において、裏面１Ｂの一部を除去する工程（Ｓ３０）は、裏面１Ｂを化学研磨することにより行うが、これに限られるものではない。裏面１Ｂの一部を除去する工程（Ｓ３０）は、たとえば裏面１Ｂを反応性イオンエッチング（ＲＩＥ）することにより行ってもよい。この場合には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いることができる。なお、ＲＩＥを用いた場合には、ダメージ層３は除去されるが、裏面１Ｂの一部を除去する前と後とで裏面１Ｂの表面粗さは大きく変化しない。
また、裏面１Ｂの一部を除去する工程（Ｓ３０）は、たとえば裏面１Ｂをハロゲンガス雰囲気下において熱エッチングすることにより行ってもよい。このとき、主面２Ａ上には保護膜が形成されていればよい。保護膜は、たとえば熱酸化膜であってもよい。ハロゲンガスは、たとえば塩素（Ｃｌ２）ガスを含む。この場合、炭化珪素半導体基板１０の加熱は、たとえば７００℃程度以上１０００℃以下程度で行われてもよい。また、裏面１Ｂの一部を除去する工程（Ｓ３０）は、たとえば裏面１Ｂに熱酸化膜を形成した後、熱酸化膜をフッ化水素酸（ＨＦ）を用いてエッチングすることにより行ってもよい。このようにしても、ダメージ層３を除去することができる。
また、本実施の形態に係る炭化珪素半導体装置は、ガードリング領域５を取り囲むように、フィールドストップ領域（図示しない）を有していても構わない。フィールドストップ領域は導電型がｎ型であり、不純物注入工程（Ｓ４０）においてソース領域１４等と同様に高温注入により形成されればよい。本実施の形態に係る炭化珪素半導体装置は、高温環境下においても平坦性の炭化珪素半導体基板１０を用いて作製されるため、ガードリング領域５やフィールドストップ領域の配置や形態についても主面２Ａ内で局所的に変動するといった問題の発生を抑制できる。具体的には、たとえば主面２Ａ内においてガードリング領域５とフィールドストップ領域との間隔が変動することを抑制することができる。
以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
本発明は、外径が１００ｍｍ以上の大口径の炭化珪素半導体基板、およびその製造方法、ならびに該炭化珪素半導体基板を用いた炭化珪素半導体装置の製造方法に特に有利に適用される。
１ ベース基板、１Ａ 主面、１Ｂ 裏面、２ エピタキシャル層、３ ダメージ層、４ 積層体、５ ガードリング領域、６ ガードリング、７ 半導体素子、１０ 炭化珪素半導体基板、１２ ドリフト領域、１３ ボディ領域、１４ ソース領域、１５ ゲート絶縁膜、１６ ソース電極、１７ ゲート電極、１８ ｐ+領域、１９ ドレイン電極、２０ マスク膜、３０ 不純物注入領域、１００ 炭化珪素半導体装置。

Claims (9)

  1. 外径が１００ｍｍ以上である主面を有し、単結晶炭化珪素からなるベース基板と、
    前記主面上に形成されたエピタキシャル層とを備え、
    基板温度が室温であるときの反り量は−１００μｍ以上１００μｍ以下であり、基板温度が４００℃であるときの反り量は−１．５ｍｍ以上１．５ｍｍ以下である、炭化珪素半導体基板。
  2. 前記主面に垂直な方向における前記ベース基板の厚みが、２００μｍ以上７００μｍ以下である、請求項１に記載の炭化珪素半導体基板。
  3. 前記ベース基板において、前記主面の反対側に位置する裏面の表面粗度は１０ｎｍ以下である、請求項１または請求項２に記載の炭化珪素半導体基板。
  4. 外径が１００ｍｍ以上である主面を有し、単結晶炭化珪素からなるベース基板を準備する工程と、
    前記主面上にエピタキシャル層を形成する工程と、
    前記ベース基板において前記主面の反対側に位置する裏面の表面粗さが１０ｎｍ以下となるように、前記裏面の少なくとも一部を除去する工程とを備える、炭化珪素半導体基板の製造方法。
  5. 前記除去する工程は、前記裏面を化学機械研磨することにより行う、請求項４に記載の炭化珪素半導体基板の製造方法。
  6. 前記除去する工程は、前記裏面を反応性イオンエッチングすることにより行う、請求項４に記載の炭化珪素半導体基板の製造方法。
  7. 前記除去する工程は、前記裏面をハロゲンガス雰囲気下において熱エッチングすることにより行う、請求項４に記載の炭化珪素半導体基板の製造方法。
  8. 前記除去する工程は、前記裏面に熱酸化膜を形成した後、前記熱酸化膜をフッ化水素酸を用いてエッチングすることにより行う、請求項４に記載の炭化珪素半導体基板の製造方法。
  9. 外径が１００ｍｍ以上である主面を有し、単結晶炭化珪素からなるベース基板を準備する工程と、
    前記主面上にエピタキシャル層を形成する工程と、
    前記ベース基板において前記主面の反対側に位置する裏面の表面粗さが１０ｎｍ以下となるように、前記裏面の少なくとも一部を除去して、炭化珪素半導体基板を準備する工程と、
    前記炭化珪素半導体基板に不純物イオンを注入する工程とを備える、炭化珪素半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106537568B (zh) * 2014-07-30 2019-07-12 三菱电机株式会社 半导体装置的制造方法及半导体装置
US10283595B2 (en) * 2015-04-10 2019-05-07 Panasonic Corporation Silicon carbide semiconductor substrate used to form semiconductor epitaxial layer thereon
CN107532327B (zh) * 2015-05-11 2019-12-17 住友电气工业株式会社 碳化硅单晶衬底、碳化硅半导体器件以及制造碳化硅半导体器件的方法
JP6964388B2 (ja) * 2015-10-15 2021-11-10 住友電気工業株式会社 炭化珪素エピタキシャル基板
JP6981505B2 (ja) * 2015-10-15 2021-12-15 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法
WO2018211737A1 (ja) * 2017-05-17 2018-11-22 三菱電機株式会社 ＳｉＣエピタキシャルウエハおよびその製造方法
JP7002932B2 (ja) 2017-12-22 2022-01-20 昭和電工株式会社 ＳｉＣインゴットの製造方法
US10879359B2 (en) 2018-03-02 2020-12-29 National Institute Of Advanced Industrial Science And Technology Silicon carbide epitaxial wafer having a thick silicon carbide layer with small wrapage and manufacturing method thereof
JP7661771B2 (ja) * 2021-05-06 2025-04-15 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法
CN117916850A (zh) * 2021-07-09 2024-04-19 帕里杜斯有限公司 SiC P型和低电阻率晶体、晶棒、晶圆和设备及其制造方法
JP2023095359A (ja) * 2021-12-24 2023-07-06 株式会社デンソー 炭化珪素ウェハおよびその製造方法
CN114393512A (zh) * 2022-01-30 2022-04-26 北京天科合达半导体股份有限公司 一种无损伤层碳化硅晶片表面快速加工的方法
JP7268784B1 (ja) * 2022-05-31 2023-05-08 株式会社レゾナック ＳｉＣ基板及びＳｉＣエピタキシャルウェハ
US12269123B1 (en) 2024-04-05 2025-04-08 Wolfspeed, Inc. Laser edge shaping for semiconductor wafers

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5952679A (en) * 1996-10-17 1999-09-14 Denso Corporation Semiconductor substrate and method for straightening warp of semiconductor substrate
JP3920103B2 (ja) * 2002-01-31 2007-05-30 大阪府 絶縁層埋め込み型半導体炭化シリコン基板の製造方法及びその製造装置
US7422634B2 (en) 2005-04-07 2008-09-09 Cree, Inc. Three inch silicon carbide wafer with low warp, bow, and TTV
US7405430B2 (en) * 2005-06-10 2008-07-29 Cree, Inc. Highly uniform group III nitride epitaxial layers on 100 millimeter diameter silicon carbide substrates
JP4956783B2 (ja) * 2006-01-26 2012-06-20 日産自動車株式会社 炭化珪素半導体装置の製造方法
JP4348408B2 (ja) * 2007-03-29 2009-10-21 パナソニック株式会社 半導体装置の製造方法
WO2010119792A1 (ja) * 2009-04-15 2010-10-21 住友電気工業株式会社 基板、薄膜付き基板、半導体装置、および半導体装置の製造方法
JP2011108809A (ja) * 2009-11-17 2011-06-02 Bridgestone Corp 半導体素子の製造方法
JP4887418B2 (ja) * 2009-12-14 2012-02-29 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
GB2484506A (en) * 2010-10-13 2012-04-18 Univ Warwick Heterogrowth
JP5550738B2 (ja) * 2010-10-15 2014-07-16 三菱電機株式会社 炭化珪素半導体素子の製造方法
CN102543718A (zh) * 2010-12-14 2012-07-04 北京天科合达蓝光半导体有限公司 一种降低碳化硅晶片翘曲度、弯曲度的方法
JP6011340B2 (ja) * 2011-08-05 2016-10-19 住友電気工業株式会社 基板、半導体装置およびこれらの製造方法
JP6014321B2 (ja) * 2011-12-01 2016-10-25 昭和電工株式会社 炭化珪素半導体装置及びその製造方法
JP5870672B2 (ja) * 2011-12-19 2016-03-01 住友電気工業株式会社 半導体装置

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