JP6136732B2 - 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP6136732B2
JP6136732B2 JP2013163407A JP2013163407A JP6136732B2 JP 6136732 B2 JP6136732 B2 JP 6136732B2 JP 2013163407 A JP2013163407 A JP 2013163407A JP 2013163407 A JP2013163407 A JP 2013163407A JP 6136732 B2 JP6136732 B2 JP 6136732B2
Authority
JP
Japan
Prior art keywords
silicon carbide
carbide semiconductor
semiconductor substrate
main surface
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013163407A
Other languages
English (en)
Other versions
JP2015032788A (ja
Inventor
拓 堀井
拓 堀井
増田　健良
健良 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013163407A priority Critical patent/JP6136732B2/ja
Priority to CN201480043414.0A priority patent/CN105453219B/zh
Priority to PCT/JP2014/066821 priority patent/WO2015019733A1/ja
Priority to US14/910,169 priority patent/US9818608B2/en
Publication of JP2015032788A publication Critical patent/JP2015032788A/ja
Application granted granted Critical
Publication of JP6136732B2 publication Critical patent/JP6136732B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法に関し、特に、高温に加熱処理されても平坦性の高い炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法に関する。
近年、半導体装置の製造に用いられる半導体基板として炭化珪素（ＳｉＣ）結晶の利用が進められつつある。ＳｉＣは、より一般的に用いられているシリコン（Ｓｉ）に比べて大きなバンドギャップを有する。そのため、ＳｉＣを用いた半導体装置は、耐圧が高く、オン抵抗が低く、また高温環境下での特性の低下が小さい、といった利点を有する。
さらに、炭化珪素半導体装置を効率的に製造するために、炭化珪素半導体基板の大口径化が進められている。しかし、炭化珪素半導体基板の外径をたとえば６インチ程度とした場合には、炭化珪素半導体基板の平坦性が損なわれる。
特開２０１２−２１４３７６号公報には、直径が少なくとも約７５ミリメートル（３インチ）であって、歪みが約５μｍ未満であり、反りが約５ｍｍ未満であり、ＴＴＶが約２．０μｍ未満であるＳｉＣウエハが記載されている。具体的には、ＳｉＣブールを薄切りにしてウエハ状とし、薄切りにしたウエハを両面ラッパ上においてウエハを折り曲げるのに必要な下方力よりも小さい下方力を用いて、ラッピング・プロセスを開始することにより、歪み、反り及びＴＴＶが低いウエハを生産することができることが記載されている。
特開２０１２−２１４３７６号公報
しかしながら、室温において炭化珪素半導体基板の反りおよびＴＴＶが特開２０１２−２１４３７６号公報に記載されている範囲内にあっても、高温に加熱処理されることにより、平坦性が悪化する炭化珪素半導体基板が確認されている。たとえば、一般に炭化珪素半導体装置の製造方法におけるドーピングは、高温下においてイオン注入により行われるが、平坦性の悪い炭化珪素半導体基板は注入装置の静電チャックステージに吸着させることが困難であり、場合によっては基板が割れるなどの問題が生じることが確認されている。
また、平坦性の悪い炭化珪素半導体基板に対してイオン注入を行うと、イオンの注入方向に対して表面が垂直な領域と、イオンの注入方向に対して表面が垂直ではなく傾斜している領域とが生じることになる。この場合、炭化珪素半導体基板において形成される不純物領域の形状にはばらつき生じる。
また、このような高温下における平坦性の悪化は、１００ｍｍ以上の大口径の炭化珪素半導体基板において特に深刻な問題となっている。つまり、効率よく炭化珪素半導体装置を得るために大口径（特に１００ｍｍ以上）の炭化珪素半導体基板を用いても、上述のような平坦性の悪化により炭化珪素半導体装置を歩留まり良く作製することは困難であった。
本発明は上記のような課題を解決するためになされたものである。本発明の主たる目的は、高温下においても平坦性の高い炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法を提供することにある。また、大口径の炭化珪素半導体基板を用いて炭化珪素半導体装置を歩留まり良く作製することができる炭化珪素半導体装置の製造方法を提供することにある。
本発明に従った炭化珪素半導体基板は、外径が１００ｍｍ以上である主面を有し、単結晶炭化珪素からなるベース基板と、当該主面上に形成されたエピタキシャル層と、ベース基板において主面の反対側に位置する裏面上に形成された変形抑制層とを備える。
本発明に従った炭化珪素半導体基板の製造方法は、外径が１００ｍｍ以上である主面を有し、単結晶炭化珪素からなるベース基板を準備する工程と、主面上にエピタキシャル層を形成する工程と、ベース基板において主面の反対側に位置する裏面上に変形抑制層を形成する工程とを備える。
本発明に従った炭化珪素半導体装置の製造方法は、外径が１００ｍｍ以上である主面を有し、単結晶炭化珪素からなるベース基板を準備する工程と、主面上にエピタキシャル層を形成する工程と、ベース基板において主面の反対側に位置する裏面上に変形抑制層を形成して、炭化珪素半導体基板を準備する工程と、炭化珪素半導体基板に不純物イオンを注入する工程とを備える。
本発明によれば、高温下においても平坦性の高い炭化珪素半導体基板を得ることができる。また、炭化珪素半導体装置を歩留まり良く作製することができる炭化珪素半導体装置の製造方法を提供することができる。
実施の形態に係る炭化珪素半導体基板の概略図である。 炭化珪素半導体基板の反り量の定義を説明するための模式図である。 炭化珪素半導体基板の反り量の定義を説明するための模式図である。 実施の形態に係る炭化珪素半導体基板の製造方法のフローチャートである。 実施の形態に係る炭化珪素半導体装置の製造方法を説明するための図である。 実施の形態に係る炭化珪素半導体装置の製造方法を説明するための図である。 実施の形態に係る炭化珪素半導体装置の製造方法を説明するための図である。 実施の形態に係る炭化珪素半導体装置の概略図である。 実施の形態に係る炭化珪素半導体装置の製造方法のフローチャートである。 実施の形態に係る炭化珪素半導体装置の製造方法の作用効果を説明するための図である。 実施の形態に係る炭化珪素半導体装置の製造方法の作用効果を説明するための図である。 実施の形態に係る炭化珪素半導体装置の製造方法の作用効果を説明するための参考図である。 実施の形態に係る炭化珪素半導体装置の製造方法の作用効果を説明するための参考図である。
以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
[本願発明の実施形態の説明]
はじめに、本発明の実施の形態の概要を列挙する。
（１）図１を参照して、本実施の形態に係る炭化珪素半導体基板１０は、外径が１００ｍｍ以上である主面１Ａを有し、単結晶炭化珪素からなるベース基板１と、主面１Ａ上に形成されたエピタキシャル層２と、ベース基板１において主面１Ａの反対側に位置する裏面１Ｂ上に形成された変形抑制層８とを備える。なお、本実施の形態に係る炭化珪素半導体基板１０は、外径が１００ｍｍ以上の大口径基板であって、好ましくは外径が１２５ｍｍ以上であり、より好ましくは外径が１５０ｍｍ以上である。
このようにすれば、本実施の形態に係る炭化珪素半導体基板１０は、外径が１００ｍｍ以上と大口径基板であって、変形抑制層８によって基板の変形（たとえば高温処理時における基板の反り）が抑制される。これにより、炭化珪素半導体基板１０を用いて炭化珪素半導体装置の製造方法を実施する際に、当該製造プロセス中において炭化珪素半導体基板１０に割れ等の異常が発生するリスクを低減することができる。
具体的には、たとえば炭化珪素半導体装置の製造方法におけるドーピングが高温下での炭化珪素半導体基板１０に対するイオン注入により行われる場合であって、炭化珪素半導体基板１０をイオン注入装置の静電チャックステージで吸着する場合を考える。この場合、変形抑制層８の材質や厚みなどを適切に選択することにより、炭化珪素半導体基板１０の高温（たとえば４００℃）での反り量は十分に小さくできるので、炭化珪素半導体基板１０には吸着によって大きな応力が加えられることない。そのため、炭化珪素半導体基板１０に割れやクラックなどの異常が発生するリスクを低減することができる。
さらに、本実施の形態に係る炭化珪素半導体基板１０は外径が１００ｍｍ以上と大口径基板であって、上述のように優れた平坦性を示すため、炭化珪素半導体基板１０を用いて炭化珪素半導体装置の製造プロセスを進捗させたときに炭化珪素半導体基板１０上に特性バラつきの小さい炭化珪素半導体装置を作製することができる。具体的には、たとえば炭化珪素半導体基板１０に対するイオン注入など、特定の方向から炭化珪素半導体基板１０の主面２Ａに対して加工を行う工程を考える。この場合、炭化珪素半導体基板１０の主面２Ａの平坦性が高いため、主面２Ａに対する被加工領域（たとえば注入領域）の配置や形態が主面２Ａ内で局所的に変動するといった問題の発生を抑制できる。この結果、主面２Ａ上における当該加工のバラつきを低減することができる。
また、炭化珪素半導体基板１０は、高精度の露光を行うために、たとえばＬＴＶ（Ｌｏｃａｌ Ｔｈｉｃｋｎｅｓｓ Ｖａｒｉａｔｉｏｎ）が１μｍ以下であることが好ましい。この場合、炭化珪素半導体基板の実際の厚み変動が１μｍ以下と小さくても、露光装置の真空チャックステージ上に吸着したときに炭化珪素半導体基板の反り量が大きいと、見かけ上のＬＴＶが大きくなってしまう場合がある。これに対し、本実施の形態に係る炭化珪素半導体基板１０は反り量が小さいため、見かけ上のＬＴＶが大きくなることはなく、高精度の露光を行うことができる。以上より、大口径でかつ平坦性の高い炭化珪素半導体基板１０を用いて炭化珪素半導体装置の製造プロセスを進捗させることにより、炭化珪素半導体装置を歩留まり良く作製することができる。
（２）本実施の形態に係る炭化珪素半導体基板１０において、基板温度が室温であるときの反り量は−１００μｍ以上１００μｍ以下であり、基板温度が４００℃であるときの反り量は−１．５ｍｍ以上１．５ｍｍ以下であることが好ましい。ここで、図２および図３を参照して、炭化珪素半導体基板１０の「反り量」とは、炭化珪素半導体基板１０を平面Ｓ１上に載置したときの、炭化珪素半導体基板１０の主面２Ａにおいて平面Ｓ１に対して最も高い位置と最も低い位置との間の高さの差である。ここで、反り量の正負は、図２を参照して、炭化珪素半導体基板１０の主面２Ａが下に凸の場合（炭化珪素半導体基板１０の中心位置が外周位置よりも平面Ｓ１に対して低く位置する場合）をマイナスとし、図３を参照して、上方に凸の場合（炭化珪素半導体基板１０の中心位置が外周位置よりも平面Ｓ１に対して高く位置する場合）をプラスとする。また、「基板温度」とは、炭化珪素半導体基板１０の主面２Ａ側から放射温度計により測定される温度であり、たとえばイオン注入装置などの半導体製造装置において測定される。
（３）本実施の形態に係る炭化珪素半導体基板において、変形抑制層８の熱膨張係数は、単結晶炭化珪素の熱膨張係数の９０％以下または１１０％以上であってもよい。この場合、変形抑制層の熱膨張係数が炭化珪素の熱膨張係数と十分に異なる値となっているため、変形抑制層８による炭化珪素半導体基板の変形抑制効果を確実に得ることができる。
（４）本実施の形態に係る炭化珪素半導体基板において、変形抑制層８の厚さは５μｍ以下であってもよい。この場合、変形抑制層８の厚みは十分薄いため、炭化珪素半導体基板１０を処理装置に設置する場合に、変形抑制層８が形成されるため当該炭化珪素半導体基板１０を処理装置内の所定の位置に配置できない、あるいは炭化珪素半導体基板１０に対する最適な処理条件が変形抑制層８の無い場合と異なるため当該処理の品質が低下する、といった問題の発生を抑制できる。
（５）本実施の形態に係る炭化珪素半導体基板において、変形抑制層８を構成する材料は、酸化珪素（ＳｉＯ２）、炭素（Ｃ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、および金（Ａｕ）からなる群から選択される少なくとも１つであってもよい。上述した材料は、炭化珪素の熱膨張係数と１０％以上異なる熱膨張係数を有するものであり、かつ炭化珪素半導体基板に対する不純物としての影響が比較的少ないことから、変形抑制層８として用いた場合に炭化珪素半導体基板１０の変形を効果的に抑制できる。なお、上述した材料のうち酸化珪素、炭素（たとえばダイヤモンド、ダイヤモンドライクカーボン：ＤＬＣ、など）は、炭化珪素の熱膨張係数に対して相対的に小さな熱膨張係数を有する。また、アルミニウム、チタン、ニッケル、白金、および金は、炭化珪素の熱膨張係数に対して相対的に大きな熱膨張係数を有する。
（６）本実施の形態に係る炭化珪素半導体基板の製造方法は、外径が１００ｍｍ以上である主面１Ａを有し、単結晶炭化珪素からなるベース基板１を準備する工程（Ｓ１０）と、主面１Ａ上にエピタキシャル層２を形成する工程（Ｓ２０）と、ベース基板１において主面１Ａの反対側に位置する裏面１Ｂ上に変形抑制層８を形成する工程（Ｓ３０）とを備える。
この場合、エピタキシャル層２を形成する工程（Ｓ２０）においてベース基板１の裏面１Ｂにダメージ層３が生じても、ベース基板１の裏面１Ｂ上に変形抑制層８を形成するので、炭化珪素半導体基板１０全体として表面側と裏面側との応力のバランスを調整することができる。この結果、本実施の形態に係る炭化珪素半導体基板の製造方法によれば外径が１００ｍｍ以上であっても平坦性の高い炭化珪素半導体基板１０を得ることができる。
（７）本実施の形態に係る炭化珪素半導体基板の製造方法では、変形抑制層を形成する工程（Ｓ３０）において、エピタキシャル層を形成する工程（Ｓ２０）後にベース基板１の主面が凹状に反るときには、単結晶炭化珪素の熱膨張係数と比べて小さい熱膨張係数を有する変形抑制層８を形成し、エピタキシャル層を形成する工程（Ｓ２０）後にベース基板１の主面が凸状に反るときには、単結晶炭化珪素の熱膨張係数と比べて大きい熱膨張係数を有する変形抑制層８を形成してもよい。
この場合、特に炭化珪素半導体基板に対して高温下での処理（たとえば４００℃の温度条件下での処理）を行なう場合に、変形抑制層８が炭化珪素半導体基板の反りを小さくする方向の応力を発生させることになる。このため、高温下での処理時における炭化珪素半導体基板の反りを効果的に抑制できる。
（８） 本実施の形態に係る炭化珪素半導体基板の製造方法では、変形抑制層を形成する工程（Ｓ３０）において、単結晶炭化珪素の熱膨張係数と比べて小さい熱膨張係数を有する変形抑制層８は酸化珪素および炭素の少なくともいずれか１つにより構成されており、単結晶炭化珪素の熱膨張係数と比べて大きい熱膨張係数を有する変形抑制層８はアルミニウム、チタン、ニッケル、白金、および金からなる群から選択される少なくとも１つにより構成されていてもよい。この場合、炭化珪素と熱膨張係数が異なり、また炭化珪素に対する不純物としての影響の少ない上述した材料を変形抑制層８の材料として用いることにより、本実施形態による炭化珪素半導体基板を容易に得ることができる。
（９）本実施の形態に係る炭化珪素半導体基板の製造方法において、変形抑制層８を形成する工程（Ｓ３０）は、熱膨張係数が単結晶炭化珪素の熱膨張係数の９０％以下または１１０％以上である変形抑制層８を形成してもよい。この場合、変形抑制層８の熱膨張係数が炭化珪素の熱膨張係数と十分に異なる値となっているため、変形抑制層８による炭化珪素半導体基板１０の変形抑制効果を確実に得ることができる。
（１０）本実施の形態に係る炭化珪素半導体装置の製造方法は、外径が１００ｍｍ以上である主面を有し、単結晶炭化珪素からなるベース基板１を準備する工程（Ｓ１０）と、主面上にエピタキシャル層２を形成する工程（Ｓ２０）と、ベース基板１において主面の反対側に位置する裏面上に変形抑制層８を形成して、炭化珪素半導体基板を準備する工程（Ｓ３０）と、炭化珪素半導体基板に不純物イオンを注入する工程（Ｓ４０）とを備える。
つまり、本実施の形態に係る炭化珪素半導体装置の製造方法は、本実施の形態に係る炭化珪素半導体基板の製造方法により得られた炭化珪素半導体基板１０を用い、炭化珪素半導体基板１０上に炭化珪素半導体装置を製造する。上述のように、本実施の形態に係る炭化珪素半導体基板の製造方法により得られる炭化珪素半導体基板１０は、外径が１００ｍｍ以上であるとともに、反りが抑制され平坦性に優れた基板である。つまり、炭化珪素半導体基板１０に不純物イオンを注入する工程（Ｓ４０）において、たとえば基板温度が４００℃程度にまで加熱されたときにも、炭化珪素半導体基板１０の反りを抑制して平坦性を維持することができる。そのため、工程（Ｓ４０）において炭化珪素半導体基板１０の主面２Ａに対して不純物の注入方向のなす角度は、炭化珪素半導体基板１０の外径が１００ｍｍ以上であっても炭化珪素半導体基板１０の主面２Ａの面内位置によらず略一定とすることができる。その結果、主面２Ａの面内位置によらずイオンの注入領域の形態（たとえば基板の深さ方向での注入領域の形状やイオンの濃度プロファイルなど）を略一定とすることができる。したがって、本実施の形態に係る炭化珪素半導体装置の製造方法によれば、炭化珪素半導体装置を歩留まり良く作製することができる。
[本願発明の実施形態の詳細]
次に、本発明の実施の形態の詳細について説明する。
（実施の形態１）
図１を参照して、実施の形態１に係る炭化珪素半導体基板１０について説明する。本実施の形態に係る炭化珪素半導体基板１０は、ベース基板１と、ベース基板１の主面１Ａ上に形成されたエピタキシャル層２と、ベース基板１の裏面１Ｂ上に形成された変形抑制層８とを備える。
ベース基板１は、単結晶炭化珪素からなり、外径が６インチである主面１Ａを有している。ベース基板１を構成する炭化珪素は、たとえば六方晶の結晶構造を有しており、好ましくは結晶多形（ポリタイプ）が４Ｈ−ＳｉＣである。ベース基板１は、たとえば窒素（Ｎ）などのｎ型不純物を高濃度で含んでおり、導電型はｎ型である。ベース基板１の不純物濃度は、たとえば１．０×１０18ｃｍ-3以上１．０×１０18ｃｍ-3以下程度である。主面１Ａは、たとえば｛０００１｝面であってもよいし、｛０００１｝面に対するオフ角が１°以上１０°以下である面であってもよい。ベース基板１の厚みは、たとえば２００μｍ以上７００μｍ以下程度であり、好ましくは３００μｍ以上６００μｍ以下である。
エピタキシャル層２は、ベース基板１の主面１Ａ上にエピタキシャル成長により形成された炭化珪素からなる層である。エピタキシャル層２は、たとえば窒素（Ｎ）などのｎ型不純物を含んでおり、エピタキシャル層２の導電型はｎ型である。エピタキシャル層２の不純物濃度は、ベース基板１の不純物濃度よりも低くてもよい。エピタキシャル層２の不純物濃度は、たとえば７．５×１０15ｃｍ-2程度である。エピタキシャル層２の膜厚は、たとえば５μｍ以上４０μｍ以下程度である。
炭化珪素半導体基板１０において、ベース基板１の主面１Ａの反対側に位置する裏面１Ｂ上には、炭化珪素の熱膨張係数と異なる熱膨張係数を有する材料からなる変形抑制層８が形成されている。変形抑制層８の厚さは５μｍ以下としてもよく、より好ましくは３μｍ以下である。変形抑制層８を構成する材料は、酸化珪素（ＳｉＯ２）、炭素（Ｃ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、および金（Ａｕ）からなる群から選択される少なくとも１つである。変形抑制層８は、上述した材料を含む単一の層により構成されてもよいが、上述した材料を少なくとも１層において含む、複数層からなる多層構造（積層構造）を有していてもよい。また、変形抑制層８は、平面視した時に局所的に厚みが異なる複数の部分を含んでいてもよい。たとえば、変形抑制層８において、直線状、曲線状あるいは円形状の溝が形成されていてもよい。
炭化珪素半導体基板１０は、基板温度が室温であるときの反り量は−１００μｍ以上１００μｍ以下であり、好ましくは４０μｍ以上４０μｍ以下である。また、炭化珪素半導体基板１０は、基板温度が１００℃以上５００℃以下であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下であり、好ましくは−１．０ｍｍ以上１．０ｍｍ以下である。より好ましくは、基板温度が２００℃以上４００℃以下であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下であり、さらに好ましくは−１．０ｍｍ以上１．０ｍｍ以下である。
次に、図４〜図７を参照して、本実施の形態に係る炭化珪素半導体基板の製造方法について説明する。
図４および図５を参照して、まず、外径が６インチである主面１Ａを有し、単結晶炭化珪素からなるベース基板１が準備される（工程（Ｓ１０））。外径が６インチであるベース基板１は任意の方法で準備される。なお、ベース基板１の外径は１００ｍｍ以上（たとえば５インチや８インチなど）であってもよい。
図６を参照して、次に、ベース基板１の主面１Ａ上にエピタキシャル成長法により、エピタキシャル層２が形成される（工程（Ｓ２０））。エピタキシャル成長はＣＶＤ法により行われる。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入してもよい。
本工程（Ｓ２０）を実施した後の時点で、ベース基板１の裏面１Ｂの全面または一部において、珪素（Ｓｉ）原子が抜けることにより炭素（Ｃ）原子の濃度が相対的に高くなったダメージ層３（炭化層）が形成されることがある。ダメージ層３は、たとえば０．００１μｍ以上１０μｍ以下程度の厚みで形成されることがあり、１μｍ以上の厚みで形成された場合には裏面１Ｂにおける白濁として目視で確認できることがある。ダメージ層３が形成されている領域の裏面１Ｂの表面粗さ（Ｒａ）は０．００１μｍ以上である。本工程（Ｓ２０）を実施した後の時点で、裏面１Ｂにダメージ層３が形成されているベース基板１とエピタキシャル層２との積層体４は、基板温度が室温であるときの反りが、たとえば−１５０μｍ以上１５０μｍ以下である。
図７を参照して、次に、ベース基板１の裏面１Ｂ上に変形抑制層８を形成する（工程（Ｓ３０））。具体的には、積層体４におけるベース基板１の裏面１Ｂ上に、変形抑制層８を形成する。変形抑制層８の形成方法としては、化学蒸着法（ＣＶＤ法）、あるいはスパッタ法などの物理蒸着法など、任意の方法を用いることができる。また、変形抑制層８の材料は、上記工程（Ｓ２０）においてベース基板１とエピタキシャル層２との積層体４において発生する反りの方向に応じて決定することができる。たとえば、上記工程（Ｓ２０）後にエピタキシャル層２の主面が凹状に反るときには、単結晶炭化珪素の熱膨張係数と比べて小さい熱膨張係数を有する材料からなる変形抑制層８を形成してもよい。この場合、変形抑制層８の材料としてはたとえば酸化珪素および炭素の少なくともいずれか１つを用いることができる。また、上記工程（Ｓ２０）後にエピタキシャル層２の主面が凸状に反るときには、単結晶炭化珪素の熱膨張係数と比べて大きい熱膨張係数を有する変形抑制層８を形成してもよい。この場合、変形抑制層８の材料としては、アルミニウム、チタン、ニッケル、白金、および金からなる群から選択される少なくとも１つを用いることができる。
なお、変形抑制層８を構成する材料の熱膨張係数は、単結晶炭化珪素の熱膨張係数の９０％以下または１１０％以上であることが好ましい。また、変形抑制層８の厚さは５μｍ以下、好ましくは３μｍ以下であってもよい。
次に、本実施の形態に係る炭化珪素半導体基板１０およびその製造方法の作用効果について説明する。本実施の形態に係る炭化珪素半導体基板１０は、外径が６インチであるベース基板１とベース基板１の主面１Ａ上に形成されたエピタキシャル層２とが積層してなる積層体４の裏面１Ｂ上に、変形抑制層８を形成している。これにより、炭化珪素半導体基板１０は、基板温度が室温であるときの反りが−１００μｍ以上１００μｍ以下であるとともに、基板温度が１００℃以上５００℃以下であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下とすることができる。さらに、炭化珪素半導体基板１０は、基板温度が室温であるときの反りが−１００μｍ以上１００μｍ以下であるとともに、基板温度が２００℃以上４００℃以下であるときの反り量が−１．５ｍｍ以上１．５ｍｍ以下とすることもできる。また、本実施の形態においては、変形抑制層８の材質や厚みを適宜調整することにより、基板温度を１００℃以上５００℃以下としたときに、炭化珪素半導体基板１０の反り量を上述した反り量の範囲内に抑えることができる。具体的には、工程（Ｓ２０）後の積層体４の反り形状や反り量に応じて、変形抑制層８の厚みや材質を適宜調整することにより、上述のように高温時においても反り量の小さい炭化珪素半導体基板１０を得ることができる。その結果、本実施の形態に係る炭化珪素半導体基板の製造方法によれば、基板温度が１００℃以上５００℃以下程度になるまで加熱された場合にも反り量が−１．５ｍｍ以上１．５ｍｍ以下、より好ましくは−１．０ｍｍ以上１．０ｍｍ以下と十分に小さい炭化珪素半導体基板１０を得ることができる。
また、本実施の形態に係る炭化珪素半導体基板の製造方法により作製される炭化珪素半導体基板１０は、ベース基板１の外径が６インチであって、ベース基板１の厚みが２００μｍ以上７００μｍ以下のときにも、基板温度が１００℃以上５００℃以下程度にまで加熱された場合にも、反り量が小さく高い平坦性を有することができる。言い換えると、本実施の形態に係る炭化珪素半導体基板１０は、ベース基板１が７００μｍを超える程の厚みを有していなくても、高温下においても高い平坦性を有することができる。その結果、本実施の形態に係る炭化珪素半導体基板の製造方法によれば、高温下においても高い平坦性を有する大口径の炭化珪素半導体基板１０を、低コストで得ることができる。
図８を参照して、次に、本実施の形態に係る炭化珪素半導体装置について説明する。本実施の形態に係る炭化珪素半導体装置は、素子領域ＩＲ（活性領域）と、素子領域ＩＲを取り囲む終端領域ＯＲ（無効領域）とを有する。終端領域ＯＲはガードリング領域５を含む。つまり、素子領域ＩＲはガードリング領域５に取り囲まれている。素子領域ＩＲにはトランジスタやダイオードなどの半導体素子７が設けられている。
半導体素子７は、たとえば六方晶炭化珪素からなる炭化珪素半導体基板１０と、ゲート絶縁膜１５と、ゲート電極１７と、ソース電極１６と、ドレイン電極１９とを主に備える。炭化珪素半導体基板１０は、ベース基板１とエピタキシャル層２とを備え、エピタキシャル層２は、ドリフト領域１２と、ｐボディ領域１３と、ｎ+ソース領域１４と、ｐ+領域１８とを主に有する。
ドリフト領域１２は、エピタキシャル層２であって、ｐボディ領域１３、ｎ+ソース領域１４、およびｐ+領域１８が形成されていない領域である。
ｐボディ領域１３はｐ型の導電型を有する。ｐボディ領域１３は、ドリフト領域１２において、炭化珪素半導体基板１０の主面２Ａを含んで形成されている。ｐボディ領域１３に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）などである。ｐボディ領域１３に含まれるアルミニウムなどの不純物濃度はたとえば１×１０17ｃｍ-3程度である。
ｎ+ソース領域１４はｎ型の導電型を有する。ｎ+ソース領域１４は、主面２Ａを含み、かつｐボディ領域１３に取り囲まれるように、ｐボディ領域１３の内部に形成されている。ｎ+ソース領域１４に含まれるｎ型不純物は、たとえばＰ（リン）などである。ｎ+ソース領域１４に含まれるリンなどの不純物濃度は、ドリフト領域１２に含まれるｎ型不純物よりも高い濃度であり、たとえば１×１０20ｃｍ-3程度である。
ｐ+領域１８はｐ型の導電型を有する。ｐ+領域１８は、主面２Ａおよびｐボディ領域１３と接し、ｎ+ソース領域１４の中央付近を貫通するように形成されている。ｐ+領域１８は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ領域１３に含まれるｐ型不純物よりも高い濃度、たとえば１×１０20ｃｍ−3程度の濃度で含んでいる。
ゲート絶縁膜１５は、一方のｎ+ソース領域１４の上部表面から他方のｎ+ソース領域１４の上部表面にまで延在するようにドリフト領域１２に接して形成されている。ゲート絶縁膜１５はたとえば二酸化珪素（ＳｉＯ２）からなっている。
ゲート電極１７は、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するように、ゲート絶縁膜１５上に接触して配置されている。ゲート電極１７は、たとえばポリシリコン、Ａｌなどの導電体からなっている。
ソース電極１６は、主面２Ａにおいてｎ+ソース領域１４およびｐ+領域１８と接触して配置されている。ソース電極１６は、たとえばチタン（Ｔｉ）原子、Ａｌ原子およびシリコン（Ｓｉ）原子を含んでいる。これにより、ソース電極１６はｎ型炭化珪素領域（ｎ+ソース領域１４）およびｐ型炭化珪素領域（ｐ+領域１８）のいずれに対してもオーミック接触することができる。
ドレイン電極１９は、炭化珪素半導体基板１０において裏面１Ｂに接触して形成されている。このドレイン電極１９は、たとえば上記ソース電極１６と同様の構成を有していてもよいし、ニッケル（Ｎｉ）など、炭化珪素半導体基板１０（ベース基板１）とオーミック接触可能な他の材料からなっていてもよい。これにより、ドレイン電極１９はベース基板１と電気的に接続されている。
ガードリング領域５は、平面形状が環状であり、半導体素子７が設けられた素子領域ＩＲを取り囲むように、炭化珪素半導体基板１０の終端領域ＯＲに配置されている。ガードリング領域５はｐ型（第２導電型）を有する。ガードリング領域５はガードリングとして作用する導電領域である。
ガードリング領域５の複数のガードリング６には、たとえばホウ素やアルミニウムなどの不純物が含まれている。複数のガードリング６の各々における不純物濃度はｐボディ領域１３の不純物濃度よりも低い。複数のガードリング６の各々における当該不純物の濃度はたとえば１．３×１０13ｃｍ-3であり、好ましくは８×１０12ｃｍ-3以上１．４×１０13ｃｍ-3以下程度である。
図９を参照して、次に、本実施の形態に係る炭化珪素半導体装置の製造方法について説明する。本実施の形態に係る炭化珪素半導体装置の製造方法は、本実施の形態に係る炭化珪素半導体基板を用いて作製される。
まず、上述のようにして得られた炭化珪素半導体基板１０を準備する（工程（Ｓ１０）〜工程（Ｓ３０））。図９を参照して、次に、炭化珪素半導体基板１０の主面２Ａに対して不純物を注入することにより、エピタキシャル層２に、ｐボディ領域１３、ｎソース領域１４、ｐ＋領域１８、およびガードリング領域５を形成する（工程（Ｓ４０））。具体的には、導電型がｎ型のエピタキシャル層２に、ｐ型不純物としてたとえばＡｌがイオン注入されることにより、導電型がｐ型のｐボディ領域１３が形成される。さらに、ｐボディ領域１３に、ｎ型不純物としてたとえばＰがイオン注入されることにより、導電型がｎ型のｎソース領域１４が形成される。さらに、ｐ型不純物としてたとえばＡｌがイオン注入されることにより、導電型がｐ型のｐ＋領域１８が形成される。さらに、ｐ型不純物としてたとえばＡｌがイオン注入されることにより、導電型がｐ型のガードリング領域５が形成される。このとき、本工程（Ｓ４０）におけるイオン注入は、たとえば炭化珪素半導体基板１０の基板温度を１００℃以上５００℃以下程度に昇温させた状態で行われる（いわゆる、高温注入）。本工程（Ｓ４０）を実施前および実施した後の時点において、炭化珪素半導体基板１０の反り量は−１．５ｍｍ以上１．５ｍｍ以下である。
次に、イオン注入により添加された不純物を活性化するための熱処理が行われる（工程（Ｓ５０））。熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばアルゴン（Ａｒ）雰囲気である。本工程（Ｓ５０）を実施した後の時点において、炭化珪素半導体基板１０の反り量は−１．５ｍｍ以上１．５ｍｍ以下である。
次に、ゲート絶縁膜１５が形成される（工程（Ｓ６０））。具体的には、まず、所望の不純物領域が形成された炭化珪素半導体基板１０が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより、炭化珪素半導体基板１０の主面２Ａ上にＳｉＯ２からなるゲート絶縁膜１５が形成される。
次に、ゲート電極１７が形成される（工程（Ｓ７０））。この工程では、たとえば導電体であるポリシリコン、Ａｌなどからなるゲート電極１７が、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するとともに、ゲート絶縁膜１５に接触するように形成される。ゲート電極１７の材料としてポリシリコンを採用する場合、当該ポリシリコンは、Ｐが１×１０20ｃｍ−3を超える高い濃度で含まれるものとすることができる。その後、ゲート電極１７を覆うように、たとえばＳｉＯ２からなる絶縁膜が形成される。
次に、オーミック電極が形成される（工程（Ｓ８０））。具体的には、たとえばｐ+領域１８およびｎ+ソース領域１４の一部が露出するような開口部を有するレジストパターンを形成し、たとえばＳｉ原子、Ｔｉ原子、およびＡｌ原子とを含有する金属膜が基板全面に形成される。オーミック電極となる上記金属膜の形成は、たとえば、スパッタリング法や蒸着法により行われる。その後、当該レジストパターンをたとえばリフトオフすることにより、ゲート絶縁膜１５に接し、かつｐ+領域１８およびｎ+ソース領域１４に接する金属膜が形成される。その後、当該金属膜をたとえば１０００℃程度に加熱することにより、炭化珪素半導体基板１０とオーミック接触するソース電極１６が形成される。また炭化珪素半導体基板１０のベース基板１とオーミック接触するドレイン電極１９が形成される。このようにして、ＭＯＳＦＥＴとしての炭化珪素半導体装置１００が完成する。
次に、本実施の形態に係る炭化珪素半導体装置の製造方法の作用効果について説明する。本実施の形態に係る炭化珪素半導体装置の製造方法によれば、上述した本実施の形態に係る炭化珪素半導体基板１０を用いて、炭化珪素半導体装置の製造に必要なイオン注入工程（Ｓ４０）等のプロセスが実施される。炭化珪素半導体基板１０は、基板温度が１００℃以上５００℃以下程度と高温に加熱処理される場合にも高い平坦性を有しているため、反り量が大きい炭化珪素半導体基板１０を用いることによる品質不良発生のリスクを低減させることができる。たとえば、外径が１００ｍｍ以上の炭化珪素半導体基板１０を半導体製造装置の静電チャックステージで吸着させる場合、炭化珪素半導体基板１０の割れ等の異常発生リスクの観点から、炭化珪素半導体基板１０の反り量は−１．５ｍｍ以上１．５ｍｍ以下であるのが好ましく、より好ましくは−１．０ｍｍ以上１．０ｍｍ以下である。本実施の形態に係る炭化珪素半導体基板１０は、基板温度が１００℃以上５００℃以下程度と高温に加熱処理された場合にも、反り量が−１．５ｍｍ以上１．５ｍｍ以下であるため、静電チャックステージで吸着することによる炭化珪素半導体基板１０の割れ等の異常発生リスクを低減することができる。また、本実施の形態に係る炭化珪素半導体基板１０は、基板温度が２００℃以上４００℃以下程度と高温に加熱処理された場合にも、反り量が−１．５ｍｍ以上１．５ｍｍ以下であるため、静電チャックステージで吸着することによる炭化珪素半導体基板１０の割れ等の異常発生リスクを低減することができる。さらに、変形抑制層８について材質や厚みなどを調整することで、炭化珪素半導体基板１０は、基板温度が１００℃以上５００℃以下程度と高温に加熱処理された場合の反り量を−１．０ｍｍ以上１．０ｍｍ以下に抑えることも可能である。そのため、静電チャックステージで吸着することによる炭化珪素半導体基板１０の割れ等の異常発生リスクをより低減することができる。さらに、変形抑制層８の材質や厚みなどの条件を最適化した炭化珪素半導体基板１０では、基板温度が２００℃以上４００℃以下程度と高温に加熱処理された場合の反り量を−１．０ｍｍ以上１．０ｍｍ以下に抑えることができる。そのため、静電チャックステージで吸着することによる炭化珪素半導体基板１０の割れ等の異常発生リスクをより低減することができる。
また、本実施の形態に係る炭化珪素半導体装置の製造方法は、平坦性が高く、主面２Ａの平行度が高い炭化珪素半導体基板１０を用いるため、炭化珪素半導体基板１０の主面２Ａ面内における加工品質のバラつき等の不良の発生に関するリスクを低減させることができ、炭化珪素半導体装置１００を歩留まり良く作製することができる。具体的には、図９を参照して、たとえば工程（Ｓ４０）において、該工程（Ｓ４０）が実施される炭化珪素半導体基板１０は主面２Ａの平坦度が高いため、主面２Ａと不純物の注入方向４０ｉ（図１０参照）とが成すイオン注入角度については、主面２Ａの面内におけるバラつきが低く抑えられている。そのため、図１１を参照して、炭化珪素半導体基板１０の主面２Ａ上に形成されたマスク膜２０の開口部から不純物が注入されて形成される不純物注入領域３０（ｐボディ領域１３、ｎソース領域１４など）は、炭化珪素半導体基板１０の中心部および外周部において同じように形成される。異なる観点から言えば、炭化珪素半導体装置１００において不純物注入領域３０は、主面２Ａに対して垂直な方向に伸びる側壁部を有している。
一方、図１２を参照して、イオン注入工程において、炭化珪素半導体基板１０の反り量が大きく主面２Ａの平坦度が低い場合には、主面２Ａと不純物の注入方向４０ｉとが成すイオン注入角度については、主面２Ａの面内におけるバラつきが大きい。この場合、図１３を参照して、不純物注入領域３０（ｐボディ領域１３、ｎソース領域１４など）は、炭化珪素半導体基板１０の中心部と外周部とでは炭化珪素半導体基板１０において形成される領域の位置や拡がり方が異なる。異なる観点から言えば、炭化珪素半導体装置１００において不純物注入領域３０は、主面２Ａにおいて、局所的に当該主面２Ａに対する側壁部の伸びる方向が異なる。つまり、本実施の形態に係る炭化珪素半導体装置の製造方法によれば、外径が１００ｍｍ以上である大口径の炭化珪素半導体基板１０を用いても、炭化珪素半導体基板１０の主面２Ａ全面において、当該主面２Ａに対して垂直に伸びる側壁部を有する不純物注入領域３０を形成することができる。そのため、主面２Ａにおいて局所的に不純物注入領域３０の形状（たとえば側壁部の伸びる方向）が異なるといった問題が発生しないので、炭化珪素半導体装置１００を歩留まりよく得ることができる。
なお、本実施の形態に係る炭化珪素半導体装置は、ガードリング領域５を取り囲むように、フィールドストップ領域（図示しない）を有していても構わない。フィールドストップ領域は導電型がｎ型であり、不純物注入工程（Ｓ４０）においてソース領域１４等と同様に高温注入により形成されればよい。本実施の形態に係る炭化珪素半導体装置は、高温環境下においても平坦性の炭化珪素半導体基板１０を用いて作製されるため、ガードリング領域５やフィールドストップ領域の配置や形態についても主面２Ａ内で局所的に変動するといった問題の発生を抑制できる。具体的には、たとえば主面２Ａ内においてガードリング領域５とフィールドストップ領域との間隔が変動することを抑制することができる。
以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
本発明は、外径が１００ｍｍ以上の大口径の炭化珪素半導体基板、およびその製造方法、ならびに該炭化珪素半導体基板を用いた炭化珪素半導体装置の製造方法に特に有利に適用される。
１ ベース基板、１Ａ，２Ａ 主面、１Ｂ 裏面、２ エピタキシャル層、３ ダメージ層、４ 積層体、５ ガードリング領域、６ ガードリング、７ 半導体素子、８ 変形抑制層、１０ 炭化珪素半導体基板、１２ ドリフト領域、１３ ボディ領域、１４ ソース領域、１５ ゲート絶縁膜、１６ ソース電極、１７ ゲート電極、１８ ｐ+領域、１９ ドレイン電極、２０ マスク膜、３０ 不純物注入領域、１００ 炭化珪素半導体装置。

Claims (9)

  1. 外径が１００ｍｍ以上である主面を有し、単結晶炭化珪素からなるベース基板と、
    前記主面上に形成されたエピタキシャル層と、
    前記ベース基板において前記主面の反対側に位置する裏面上に形成された変形抑制層とを備え、
    基板温度が室温であるときの反り量は−１００μｍ以上１００μｍ以下であり、基板温度が４００℃であるときの反り量は−１．５ｍｍ以上１．５ｍｍ以下である、炭化珪素半導体基板。
  2. 前記変形抑制層の熱膨張係数は、単結晶炭化珪素の熱膨張係数の９０％以下または１１０％以上である、請求項１に記載の炭化珪素半導体基板。
  3. 前記変形抑制層の厚さは５μｍ以下である、請求項１又は請求項２に記載の炭化珪素半導体基板。
  4. 前記変形抑制層を構成する材料は、酸化珪素、炭素、アルミニウム、チタン、ニッケル、白金、および金からなる群から選択される少なくとも１つである、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体基板。
  5. 外径が１００ｍｍ以上である主面を有し、単結晶炭化珪素からなるベース基板を準備する工程と、
    前記主面上にエピタキシャル層を形成する工程と、
    前記ベース基板において前記主面の反対側に位置する裏面上に変形抑制層を形成する工程とを備え、
    前記変形抑制層を形成する工程は、前記エピタキシャル層に不純物イオンが注入される前に行われる、炭化珪素半導体基板の製造方法。
  6. 前記変形抑制層を形成する工程において、前記エピタキシャル層を形成する工程後に前記ベース基板の前記主面が凹状に反るときには、単結晶炭化珪素の熱膨張係数と比べて小さい熱膨張係数を有する前記変形抑制層を形成し、前記エピタキシャル層を形成する工程後に前記ベース基板の前記主面が凸状に反るときには、単結晶炭化珪素の熱膨張係数と比べて大きい熱膨張係数を有する前記変形抑制層を形成する、請求項５に記載の炭化珪素半導体基板の製造方法。
  7. 前記変形抑制層を形成する工程において、単結晶炭化珪素の熱膨張係数と比べて小さい熱膨張係数を有する前記変形抑制層は酸化珪素および炭素の少なくともいずれか１つにより構成されており、単結晶炭化珪素の熱膨張係数と比べて大きい熱膨張係数を有する前記変形抑制層はアルミニウム、チタン、ニッケル、白金、および金からなる群から選択される少なくとも１つにより構成されている、請求項６に記載の炭化珪素半導体基板の製造方法。
  8. 前記変形抑制層を形成する工程は、熱膨張係数が単結晶炭化珪素の熱膨張係数の９０％以下または１１０％以上である前記変形抑制層を形成する、請求項５〜請求項７のいずれか１項に記載の炭化珪素半導体基板の製造方法。
  9. 外径が１００ｍｍ以上である主面を有し、単結晶炭化珪素からなるベース基板を準備する工程と、
    前記主面上にエピタキシャル層を形成する工程と、
    前記ベース基板において前記主面の反対側に位置する裏面上に変形抑制層を形成して、炭化珪素半導体基板を準備する工程と、
    前記炭化珪素半導体基板に不純物イオンを注入する工程とを備え、
    前記不純物イオンは、前記変形抑制層を形成した後に注入される、炭化珪素半導体装置の製造方法。
JP2013163407A 2013-08-06 2013-08-06 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法 Active JP6136732B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013163407A JP6136732B2 (ja) 2013-08-06 2013-08-06 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
CN201480043414.0A CN105453219B (zh) 2013-08-06 2014-06-25 碳化硅半导体衬底、制造碳化硅半导体衬底的方法、以及制造碳化硅半导体器件的方法
PCT/JP2014/066821 WO2015019733A1 (ja) 2013-08-06 2014-06-25 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
US14/910,169 US9818608B2 (en) 2013-08-06 2014-06-25 Silicon carbide semiconductor substrate, method for manufacturing silicon carbide semiconductor substrate, and method for manufacturing silicon carbide semiconductor device where depression supression layer is formed on backside surface of base substrate opposite to main surface on which epitaxial layer is formed

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013163407A JP6136732B2 (ja) 2013-08-06 2013-08-06 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017086032A Division JP6340642B2 (ja) 2017-04-25 2017-04-25 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2015032788A JP2015032788A (ja) 2015-02-16
JP6136732B2 true JP6136732B2 (ja) 2017-05-31

Family

ID=52461073

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013163407A Active JP6136732B2 (ja) 2013-08-06 2013-08-06 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法

Country Status (4)

Country Link
US (1) US9818608B2 (ja)
JP (1) JP6136732B2 (ja)
CN (1) CN105453219B (ja)
WO (1) WO2015019733A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106537568B (zh) * 2014-07-30 2019-07-12 三菱电机株式会社 半导体装置的制造方法及半导体装置
JP6348430B2 (ja) * 2015-02-23 2018-06-27 トヨタ自動車株式会社 半導体装置の製造方法
CN106906516A (zh) * 2015-12-23 2017-06-30 财团法人工业技术研究院 氮化物半导体基板结构以及载具
JP6930640B2 (ja) * 2017-03-08 2021-09-01 住友電気工業株式会社 炭化珪素単結晶基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
DE102018111450B4 (de) * 2018-05-14 2024-06-20 Infineon Technologies Ag Verfahren zum Verarbeiten eines Breiter-Bandabstand-Halbleiterwafers, Verfahren zum Bilden einer Mehrzahl von dünnen Breiter-Bandabstand-Halbleiterwafern und Breiter-Bandabstand-Halbleiterwafer
JP7259527B2 (ja) * 2019-04-26 2023-04-18 富士電機株式会社 半導体基板の製造方法および半導体装置の製造方法
JP2022544218A (ja) * 2019-08-09 2022-10-17 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 歪み強化型ＳｉＣパワー半導体デバイスおよび製造方法
CN111883648B (zh) * 2020-07-23 2021-05-25 中国科学院上海微系统与信息技术研究所 一种压电薄膜的制备方法、压电薄膜及带通滤波器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2792464B2 (ja) * 1995-05-25 1998-09-03 住友電気工業株式会社 マイクロデバイス基板およびマイクロデバイス基板の製造方法
US6936490B2 (en) * 2001-09-06 2005-08-30 Toshiba Ceramics Co, Ltd. Semiconductor wafer and its manufacturing method
JP2003218031A (ja) * 2002-01-28 2003-07-31 Toshiba Ceramics Co Ltd 半導体ウェーハの製造方法
US7422634B2 (en) 2005-04-07 2008-09-09 Cree, Inc. Three inch silicon carbide wafer with low warp, bow, and TTV
CA2747776A1 (en) * 2009-04-15 2010-10-21 Sumitomo Electric Industries, Ltd. Substrate, substrate with thin film, semiconductor device, and method of manufacturing semiconductor device
JP5550738B2 (ja) * 2010-10-15 2014-07-16 三菱電機株式会社 炭化珪素半導体素子の製造方法

Also Published As

Publication number Publication date
CN105453219A (zh) 2016-03-30
CN105453219B (zh) 2018-03-20
WO2015019733A1 (ja) 2015-02-12
JP2015032788A (ja) 2015-02-16
US20160163545A1 (en) 2016-06-09
US9818608B2 (en) 2017-11-14

Similar Documents

Publication Publication Date Title
JP6197461B2 (ja) 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP6136732B2 (ja) 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP6136731B2 (ja) 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP5430677B2 (ja) エピタキシャルウエハ及び半導体素子
WO2011155234A1 (ja) 炭化珪素基板、エピタキシャル層付き基板、半導体装置および炭化珪素基板の製造方法
JP5803979B2 (ja) 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
US20130119406A1 (en) Silicon carbide substrate, semiconductor device, and methods for manufacturing them
JP2013027960A (ja) 炭化珪素基板の製造方法および炭化珪素基板
JP2017050446A (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6248684B2 (ja) 半導体装置の製造方法
JP6340642B2 (ja) 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP2017183729A (ja) 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP2017168675A (ja) 半導体装置およびその製造方法
JP2013026247A (ja) 半導体装置の製造方法
JP2013197320A (ja) 炭化珪素半導体装置の製造方法
JP2015154045A (ja) 半導体装置の製造方法
JP6107450B2 (ja) 炭化珪素半導体装置の製造方法
JP2016149496A (ja) 半導体積層体の製造方法および半導体装置の製造方法
JP2013118247A (ja) 炭化珪素半導体装置の製造方法
JP2015063429A (ja) 炭化珪素半導体基板および炭化珪素半導体基板を備えた炭化珪素半導体装置
JP2020038939A (ja) 縦型化合物半導体デバイスの製造方法
WO2019049525A1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP2016028009A (ja) 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170417

R150 Certificate of patent or registration of utility model

Ref document number: 6136732

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250