JP2792464B2 - マイクロデバイス基板およびマイクロデバイス基板の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリコン（Ｓｉ）、ガリ
ウム砒素（ＧａＡｓ）、シリコンカーバイド（ＳｉＣ）
を始めとする半導体材料；および／又は、Ｌｉ₂ Ｂ₄ Ｏ
₇ 、ＬｉＴａＯ₃ 、ＬｉＮｂＯ₃ 、サファイヤ（Ａｌ₂
Ｏ₃ ）、ＹＩＧ（Ｙ₃ Ｆｅ₅ Ｏ₁₂）等の圧電体材料から
選ばれた１以上の材料から構成される（少なくとも一部
に含む）マイクロデバイス（microdevice ）加工用基
板；および、該基板と、その一方の面側に形成されたマ
イクロデバイス・パターンとからなるマイクロデバイス
基板に関する。より具体的には、本発明は、上記基板の
マイクロデバイス・パターン形成（加工用）面と反対の
面側に、該基板の「反り量」を制御するための歪み層が
形成されてなるマイクロデバイス加工用基板、およびマ
イクロデバイス基板に関する。

【０００２】

【従来の技術】現在、電子デバイス、光デバイス、エレ
クトロオプティカル・デバイス、エレクトロメカニカル
・デバイス（表面弾性波素子等）、マイクロマシン等の
マイクロデバイスを形成する目的で、基本的にフォトリ
ソグラフィ技術を用いる微細加工（microfabrication）
が広く利用されている。

【０００３】このようなマイクロデバイスの一種である
電子デバイスの作製を例にとれば、微細加工は、通常、
シリコン等の半導体材料および／又は圧電体材料からな
るウエハの一方の面（鏡面研磨されている面）上へ、フ
ォトリソグラフィ工程を基本として、物理的気相堆積
（ＰＶＤ法、例えばスパッタリング）、化学的気相堆積
（ＣＶＤ）等の薄膜形成技術、イオン注入・拡散技術、
および／又はエッチングプロセス等の技術を組合せ、必
要に応じて反復使用することにより、所望のデバイス・
パターンを構成すべき絶縁膜、配線等のための導電膜等
を形成することによりなされている。

【０００４】マイクロデバイスの作製に使用される上記
ウエハ（単一材料の場合）は、通常、引上げ法等により
形成された単結晶インゴットを切断（スライス）して得
られたウエハを、ベベリング（矩形の断面を、半円状の
断面とする）およびエッチング／ラッピングして研削し
た後、マイクロデバイス形成用面を片面鏡面研磨するこ
とにより製造される。

【０００５】一方、２種以上の材料から構成される基板
は、材料の異なる上記ウエハを２種以上用いた「貼り合
せ」技術によって形成するか、あるいはウエハ上にＣＶ
Ｄ、ＰＶＤ等により異種材料からなる層を形成すること
により、製造される。

【０００６】図１０は、このようなＳｉウエハ（単一材
料）の製造工程の一例を示す模式図である（伴保隆「シ
リコンＬＳＩと化学」第８３〜８５頁、１９９３年、大
日本図書）。図１０を参照して、引上げ法等により形成
された単結晶インゴット５１は、所定の外径（８インチ
（２０ｃｍ）ウエハの場合、２０ｃｍ±２ｍｍ）の範囲
に入るように外形研削された円柱５２とされ、オリエン
テーション・フラット（ＯＦ）面カットによりＯＦ面を
有する円柱５３とされる。次いで、該円柱５３は極力
「加工歪み」を残さないように切断（スライス）されて
ウエハ５４とされ、次いで周辺の厚みが徐々に薄くする
と同時に、矩形の断面を半円状の断面とするように周辺
加工（ベベリング）されてウエハ５５とされる。

【０００７】更に、このようにして作製したウエハ５５
の切断された両表面の「加工歪み」を除去するために、
ＨＦ／ＨＮＯ₃ 系の酸溶液を用いた化学的エッチング
（溶解研磨）によりウエハ５５の両表面が１０μｍ程度
削られ、研磨布上で研磨剤たる懸濁液（ＳｉＯ₂ の微粉
末をｐＨ９〜１３のアルカリ溶液に懸濁したもの）を用
いるラッピングにより、上記した両表面から約１００μ
ｍが除去されて、更に該表面の「加工歪み」が除去され
る。最後に再度エッチングが行われ、上記「加工歪み」
の除去が確実なものとされる。

【０００８】上記により作製したウエハは、研磨布（軟
らかい研磨布に、上記ラッピング時より更に細かいＳｉ
Ｏ₂ またはＡｌ₂ Ｏ₃ の微粉末をアルカリ溶液に懸濁し
た研磨剤を染み込ませたもの）を用いて、その片面（マ
イクロデバイス形成用面）が２０〜３０μｍ程度削り取
られて鏡面研磨され、製品ウエハとされる。

【０００９】該ウエハのサイズは、使用目的、製造コス
ト等の観点から決められるが、通常は２インチから８イ
ンチ程度のものが各種使用されている。デバイス加工時
のウエハにはある程度の機械的な強度が必要とされるた
め、上記製品ウエハの厚さは比較的厚く設定され、例え
ば直径３インチのシリコン・ウエハでは通常は６２０μ
ｍ〜７００μｍ程度の厚さとされる。ウエハがこれより
も薄い場合には、デバイス加工中またはウエハ運搬中に
ウエハが割れる可能性が無視できなくなるため、結果と
してウエハ操作が制限される。一般に、ウエハ上の各デ
バイス形成のための加工は、せいぜいウエハ表面から数
μｍ程度の範囲内において行われるため、該ウエハの厚
みの大部分は、表面におけるこのようなウエハプロセス
を実施可能とするための強度維持の機能を、主に果たし
ていることとなる。

【００１０】近年、電子デバイス等のマイクロデバイス
においては、一層の高集積化、微細化が要請されてお
り、上記ウエハプロセスに対してもサブミクロンレベル
での加工が要請されるようになってきた。また、Ｓｉよ
り硬い材料であるＳｉＣや、異種材料から構成される基
板たるＳｉ／ＳｉＯ₂ ／Ｓｉ、ＧａＡｓ／Ｓｉ、ダイヤ
モンド／Ｓｉ等を用いたマイクロデバイス形成のための
微細加工が行われ始めている。

【００１１】このような要請に応えるために、例えばフ
ォトリソグラフィ技術においては、より高解像度を得る
ためのフォトレジスト、および、より短波長の光源を用
いる露光技術が開発されてきている。例えば、代表的な
メモリ素子である１６メガビットＤＲＡＭ（dynamic ra
ndom access memory）のフォトリソグラフィプロセスに
おいて必要とされる最小パターン寸法（線幅）０．６μ
ｍプロセスが、水銀ランプのｉ線（λ＝３６５ｎｍ）ス
テッパ、およびｉ線用高解像度ポジ型フォトレジストを
用いることにより可能となっている。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな微細加工の技術は、加工されるべきウエハ表面が充
分に平坦であって、リソグラフィプロセスにおいて使用
するフォトレジストの焦点深度の許容範囲内に入らなけ
れば、実際には有効に使用できないこととなる。この焦
点深度の許容範囲は、例えば、水銀ランプのｇ線（λ＝
４３２ｎｍ）用高解像度（ポジ型）フォトレジストでは
−０．９μｍ〜＋０．９μｍである（「レジスト材料・
プロセス技術」、２４５〜２４９頁、１９９１年、技術
情報協会）。したがって、デバイス加工、特にサブミク
ロンレベルでのデバイス加工においては、ウエハの平坦
化技術が極めて重要となる。

【００１３】より具体的には、例えば最小線幅２．０μ
ｍ以下の線幅を有するマイクロデバイスの実現を意図し
た場合、該マイクロデバイス加工に使用すべき基板の
「反り」が充分小さいことが必要となる。特に、硬い基
板の加工は困難性が高く、例えばシリコンに比ベて２倍
（３．８×１０¹¹Ｎ／ｍ² ）以上のヤング率を有する材
料をマイクロデバイス加工用基板として用いた場合、従
来の研磨技術であるラッピングやポリッシングによって
は充分な平坦性を得ることは困難である。

【００１４】一方、ウエハ片側の表面のみを研磨すれば
よい場合には、従来の技術によっても、電着砥石等を使
用することにより充分な鏡面を得ることは可能である。
しかしながら、ラッピング、ポリッシングを使用しない
場合には、片面研磨とならざるを得ないため、得られた
ウエハに反りが生じて充分な平坦性は得られない。

【００１５】一般に、上記した「反り」の程度は、ウエ
ハの材料、サイズ、素子形成プロセス等に依存するとさ
れているが、この「反り」が過度に大きい場合には、次
のフォトリソグラフィ工程においてウエハの位置が上記
したフォトレジストの焦点深度の許容範囲外となり、所
定のサブミクロンパターンを形成するのが難しくなると
いう問題が生ずる。通常、ウエハはフォトリソグラフィ
用露光装置の真空チャック等によりフラットとなるよう
に吸着されるが、「反り」の程度が大きい場合には、真
空チャックを使用しても該ウエハを充分平坦に保持でき
ず、したがってウエハ表面への所定のサブミクロン・レ
ベルのパターン形成は困難となる。

【００１６】本発明の目的は、上記した従来技術におけ
る問題を解決したマイクロデバイス加工用基板ないしマ
イクロデバイス基板を提供することにある。

【００１７】本発明の他の目的は、マイクロデバイス加
工用基板における上記した「反り」の影響を実質的に除
去ないし軽減したマイクロデバイス加工用基板ないしマ
イクロデバイス基板を提供することにある。

【００１８】

【課題を解決するための手段】本発明者等は鋭意研究の
結果、マイクロデバイス・パターン形成前に、マイクロ
デバイス加工用基板のデバイス形成用面と反対の面側
に、該基板の「反り量」をコントロールする「歪み層」
を積極的に導入することが、上記目的の達成に極めて効
果的なことを見出した。本発明者の知見によれば、この
ような「歪み層」導入の効果は、反りが生じた「硬い基
板」に対して、デバイス作製面の反対側に「圧縮歪み
層」を導人して、反りを低減させた場合に特に顕著であ
った。ここに、「圧縮歪み層」とは、基板の「歪み層」
形成面と反対側のデバイス・パターン形成面側に、圧縮
応力（デバイス・パターン形成面側の面積を減少させる
方向の応力）を作用させる「歪み層」をいう。

【００１９】本発明のマイクロデバイス加工用基板は上
記知見に基づくものであり、より詳しくは、少なくとも
一部が半導体材料および／又は圧電体材料からなるマイ
クロデバイス加工用基板であって；前記基板のデバイス
形成用面と反対の面側に、該基板の「反り量」を低減す
る歪み層が形成されていることを特徴とするものであ
る。

【００２０】本発明者等は更に研究を重ねた結果、マイ
クロデバイス・パターンを既に形成してなるマイクロデ
バイス基板においても、該基板の「反り量」をコントロ
ールする「歪み層」を、マイクロデバイス・パターン形
成面と反対側の面に積極的に導入することが、該基板の
「反り」の軽減に極めて効果的なことを見出した。

【００２１】したがって、本発明によれば、更に少なく
とも一部が半導体材料および／又は圧電体材料からなる
基板と、該基板の一方の面側に形成されたマイクロデバ
イス・パターンとからなるマイクロデバイス基板であっ
て；前記基板のマイクロデバイス・パターン形成面と反
対の面側に、該基板の「反り量」を低減する歪み層が形
成されていることを特徴とするマイクロデバイス基板が
提供される。

【００２２】本発明によれば、更に、少なくとも一部が
半導体材料および／又は圧電体材料からなるマイクロデ
バイス加工用基板のデバイス形成用面と反対の面側に、
該基板の「反り量」を低減する歪み層を形成した後、前
記デバイス形成用面側に、最小線幅２．０μｍ以下の線
幅を有するマイクロデバイス・パターンを形成すること
を特徴とするマイクロデバイス基板の製造方法が提供さ
れる。

【００２３】本発明によれば、更に、少なくとも一部が
半導体材料および／又は圧電体材料からなる基板のマイ
クロデバイス・パターン形成用の面側にマイクロデバイ
ス・パターンを形成した後、前記マイクロデバイス・パ
ターン形成面と反対側の基板面側に、該基板の「反り
量」を低減する歪み層を形成することを特徴とするマイ
クロデバイス基板の製造方法が提供される。

【００２４】

【作用】従来のウエハ製造法においては、マイクロデバ
イス・パターン形成用面の反対側の面（以下「裏面」と
いう）は、（該デバイス形成用面を鏡面研磨する前の工
程たる）エッチング処理に供した後の状態のままであっ
た（換言すれば、裏面由来の「反り量」は、エッチング
処理後に不変であった）。ウエハ裏面は該エッチング処
理後の状態のままであっても、ウエハ上に所望のマイク
ロデバイス・パターンを形成した後においては、該裏面
は通常は放熱性改良のための再研削に供されるため、最
終的に製造されるデバイスにおいては、このような裏面
の性状は実質的に問題とならなかったためである。

【００２５】これに対して、本発明においては、マイク
ロデバイス加工用基板のデバイス形成用面と反対の面側
に、該基板の「反り量」をコントロールする機能を有す
る「歪み層」を積極的に導入しているため、デバイス形
成用面上に形成すべき所望のマイクロデバイス・パター
ン由来の応力を、実質的に相殺ないし補償する応力に対
応する、「歪み層」由来の「反り量」を上記基板に予め
導入しておくことが可能となる。したがって、本発明に
おいては、所望のマイクロデバイス・パターンを実際に
形成した後に、（マイクロデバイス加工用基板＋マイク
ロデバイス・パターン）の全体としての応力の除去ない
し軽減が可能となる。

【００２６】以下、必要に応じて図面を参照しつつ、本
発明を詳細に説明する。

【００２７】（マイクロデバイス加工用基板）本発明の
マイクロデバイス加工用基板の一態様を示す模式断面図
たる図１を参照して、半導体材料を少なくとも一部に含
むマイクロデバイス加工用基板１は、そのデバイス形成
用面１ａと反対の面１ｂ側に、該基板の「反り量」を制
御するための「歪み層」２が形成されてなる。

【００２８】上記の態様のマイクロデバイス加工用基板
１は、図２に示すように、両面エッチング後に、そのデ
バイス形成用面１ａ側のみが鏡面研磨された材料基板３
（図２（ａ））の裏面１ｂ側に、更に後述するような所
定の研削加工を施すことにより、積極的に該裏面１ｂ側
に「歪み層」２を導入してなる（図２（ｂ））。

【００２９】上記したマイクロデバイス加工用基板１を
用いた場合、そのデバイス形成用面１ａ側に所望のマイ
クロデバイス・パターン（図示せず）が形成された際
に、該マイクロデバイス・パターンの形成に基づく応力
が、予めマイクロデバイス加工用基板１に形成された上
記「歪み層」２に基づく応力により補償されて、マイク
ロデバイス基板の全体としての応力が除去ないし軽減さ
れる。

【００３０】本発明は、図３（ａ）に示すような積層体
基板に適用した場合には、更に効果的である。すなわ
ち、図３（ａ）に示すように半導体材料（例えば、Ｓ
ｉ）の層１０上に、他の材料（例えば、ＧａＡｓ、ダイ
ヤモンド等）からなる層６を配置してなる積層体基板１
１においては、半導体材料層１０と他の材料層６との熱
膨張率等の差異に基づく「反り」が一般的に生じ易い
が、本発明によれば、歪み層２が積極的に裏面１ｂ側に
導入されているため、該「反り」が軽減ないし除去され
て、他の材料層６の表面６ａ側がフォトリソグラフィに
適した平坦性を有するようになる（図３（ｂ））。

【００３１】（半導体材料・圧電体材料）本発明のマイ
クロデバイス（加工用）基板において使用可能な半導体
材料は、該材料が真性半導体ないし不純物半導体として
室温（２５℃）で１０³ 〜１０^-10 Ｓ／ｃｍ程度の電気
伝導率を与えることが可能である限り、特に制限されな
い。より具体的には例えば、このような半導体材料とし
てはＧｅ、Ｓｉ、Ｃ（ダイヤモンド）等のI Ｖ属元素；
ＧａＡｓ、ＧａＰ、ＡｌＡｓ、ＩｎＰ、ＩｎＡｓ、Ｉｎ
Ｓｂ等のIII −Ｖ属化合物；ＣｄＳ、ＣｄＳｅ、ＣｄＴ
ｅ、ＺｎＳｅ等のII−ＶI 属化合物；ＺｎＯ、α−Ｆｅ
₂ Ｏ₃ 、ＷＯ₃ 、ＴｉＯ₂ 等の酸化物；ＳｉＣ等の炭化
物が挙げられる。

【００３２】一方、本発明に使用可能な圧電体材料も特
に制限されない。このような圧電体材料の具体例として
は、例えばＬｉ₂ Ｂ₄ Ｏ₇ 、ＬｉＴａＯ₃ 、ＬｉＮｂＯ
₃ 、Ａｌ₂ Ｏ₃ 、Ｂｉ₁₂ＧｅＯ₂₀、ＹＩＧ（Ｙ₃ Ｆｅ₅
Ｏ₁₂）等が挙げられる。

【００３３】上記半導体材料、圧電体材料の性状（単結
晶／多結晶、単層／積層等）も特に制限されないが、熱
膨張率等の差に基づく「反り」を生ずる傾向を有する材
料たる積層材料（ＧａＡｓ／Ｓｉ、ダイヤモンド／Ｓｉ
等）に対して、本発明は特に効果的である。

【００３４】（基板）上記材料からなる基板ないしウエ
ハの大きさも特に制限されないが、微細加工装置への装
着が容易な点からは、例えば直径で２インチ〜８インチ
程度の基板が好適に使用可能である。

【００３５】該基板の厚みも特に制限されないが、微細
加工装置への装着容易性、基板自体の機械的強度／材料
コストのバランスの点からは、例えば２００μｍから１
０００μｍ程度の厚みを有する基板が好適に使用可能で
ある。

【００３６】（マイクロデバイス）本発明において、
「マイクロデバイス」とは、フォトリソグラフィー技術
の利用により形成される微細構成（microstructure）を
少なくとも一部に含むデバイスをいう。該デバイスの構
成要素（element ）に含まれる最小線幅（例えば、前記
ＤＲＡＭを構成するmetal-oxide-semiconductor field-
effect transistor （ＭＯＳＦＥＴ）のゲート長；表面
弾性波素子の場合には櫛型電極の電極幅）で、２．０μ
ｍ以下であることが好ましい。

【００３７】上記の条件を満たす限り、本発明が適用可
能な「マイクロデバイス」の範囲は特に制限されない。
このようなマイクロデバイスの具体例としては、例え
ば、電子デバイス（集積回路ＩＣ／ＬＳＩ、電界効果ト
ランジスタＦＥＴ等）、光デバイス、エレクトロオプテ
ィカル・デバイス、エレクトロメカニカル・デバイス
（表面弾性波素子等）、マイクロマシン等が挙げられ
る。

【００３８】（マイクロデバイス・パターン）本発明の
マイクロデバイス基板の一方の面側に形成されるべき
「マイクロデバイス・パターン」とは、上記マイクロデ
バイスに対応する構成ないしパターンをいう。本発明の
マイクロデバイス基板においては、上記マイクロデバイ
ス・パターンは、１つのマイクロデバイス・チップに対
応するものであってもよく、また複数のマイクロデバイ
ス・チップに対応するものであってもよい。

【００３９】本発明のマイクロデバイス基板における後
述する「歪み層」の形成は、通常は、複数のマイクロデ
バイス・チップに対応する構成を個々のマイクロデバイ
ス・チップに分割するスクライビングないしダイシング
の前に行うことが好ましい。

【００４０】（マイクロデバイスの形成法）本発明にお
いて使用可能な上記マイクロデバイスないしマイクロデ
バイス・パターンの形成方法は、このようなマイクロデ
バイス（パターン）の形成が半導体材料および／又は圧
電体材料からなる基板に所定の「歪み」を与えるもので
ある限り、特に制限されない。本発明においては、マイ
クロデバイス（パターン）形成法として公知のマイクロ
デバイス（パターン）形成技術、例えば、真空蒸着、イ
オンプレーテイング、スパッタリング、エッチング、Ｃ
ＶＤ、ＰＶＤ等の気相堆積法；あるいはエピタキシャル
成長、酸化、イオン注入、レジスト処理等の各種の処理
が必要に応じて２以上組合せて使用可能である。

【００４１】（歪み層）本発明において、マイクロデバ
イス（加工用）基板の裏面に積極的に導入されるべき
「歪み層」は、該基板の「反り量」を低減させる機能を
有する層である。ここに、「反り量を低減させる」と
は、上記「歪み層」の導入直前における基材３の「反り
量」δ（図４、図５参照）をδ_a で表し、該「歪み層」
の導入直後における「反り量」をδ_b で表した場合に、
これらの「反り量」の絶対値が小さくなる（すなわち、
｜δ_b ｜＜｜δ_a ｜である）ことをいう。

【００４２】上記「歪み層」（「歪み層」においては、
通常、結晶格子が乱されて少なくとも部分的にアモルフ
ァス状となっている）は、光学顕微鏡観察または電子顕
微鏡観察により確認することが可能である。歪み層の厚
さは、マイクロデバイス加工用基板材料の種類等によっ
ても異なるが、通常５μｍ〜５０μｍ程度（更には１０
μｍ〜３０μｍ程度）であることが好ましい。

【００４３】マイクロデバイス（加工用）基板表面の粗
さは、ＪＩＳ Ｂ ０６０１−１９７０に規定されるＲ
_max 、Ｒ_a 等により定量的に評価することが可能であ
る。これらの表面粗さの程度、または「歪み層」の厚さ
とマイクロデバイス（加工用）基板に導入されるべき
「反り」δとの関係を利用して、該「反り量」δの制御
を行うことも可能である。

【００４４】（反り量の測定）本発明において基板の
「反り量」δを測定する方法は特に制限されず、機械的
接触法や光学的方法（例えば、ニュートンリング法）等
を使用することが可能である。

【００４５】精度および再現性の点からは、「反り量」
δは機械的接触法により測定することが好ましい。この
機械的接触法においては、市販の「反り計」（例えば東
京精密（株）製の「そり計」、商品名：ＳＵＲＦＣＯ
Ｍ）が好適に使用可能である。この「そり計」（ＳＵＲ
ＦＣＯＭ）を用いた場合、ウエハの一表面を研削処理し
た後の該ウエハの「反り」δ（図４または５）は、以下
のようにして評価可能である（IEEE TRANSACTIONS ON C
OMPONENTS, HYBRIDS AND MANUFACTURING TECHNOLOGY, V
ol.13 （No.3）, p528-533, SEPTEMBER 1990参照) 。

【００４６】＜機械的接触法による「反り量δ」の測定
法＞基準面に、「反り量」を測定すべき基板をセット
し、該基板の端から直線状に上記「そり計」の針（プロ
ーブ）を走査させて、針の上下変位を測定する。このよ
うにして求めた上下変位の最大値を、「反り量」δとす
る。

【００４７】上記により測定された反り量δは、下記式
（１）で表すことができる。

【００４８】 δ＝｛σ・ ｒ² ・３( １−υ)・ｄ_f ／Ｅ_s ｝・ （１／ｄ_s ² ） ＝Ｋ・ （１／ｄ_s ² ）………………（１） 上記（１）式中、δはウエハの「反り」、σはストレ
ス、ｒはウエハ半径、Ｅ_s はヤング率、υはポアソン
比、ｄ_f は歪み層（加工変質層）の厚さ、ｄ_s はウエハ
の最終の厚さ、をそれぞれ示す。また、上記Ｋは、地表
面因子（ground surface factor)と称される係数であ
り、ウエハの「反り」の尺度として用いられる。

【００４９】上記（１）式を利用すれば、上記した研削
処理により、所定のウエハ（直径および厚さ）に所定の
反り量δを導入することが容易となる。

【００５０】上記反り量δは、ニュートンリング法を利
用した光干渉方式（斜入射）のフラットネステスター
（例えば、株式会社ニデック製、商品名：高精度デジタ
ルフラットネステスターＴ−９０Ａ、光源：Ｈｅ−Ｎｅ
レーザ、６３２８オングストローム、５ｍＷ）を用い
て、以下の方法で測定することが可能である。

【００５１】＜光学的方法による「反り量δ」の測定法
＞基準面からの反射光と、「反り量」を測定すべき基板
表面からの反射光との光路差に基づく位相のずれにより
発生する干渉縞の数（ｍ）を数えて、δ＝（ｍ・λ）／
２ｃｏｓｙ（ｍ：干渉縞の数、λ：レーザの波長、ｙ：
基準面と基板面との立体角）の関係からδを求める。

【００５２】（歪み層の形成法）本発明においては、マ
イクロデバイス加工用基板表面に所定の「歪み層」が導
入可能である限り、該「歪み層」を形成する方法は特に
制限されない。簡便さの点からは、該「歪み層」の導入
方法として研削処理法を用いることが好ましい。片面研
削処理法の具体例としては、公知のグラインディング処
理が挙げられる。

【００５３】片面のみ「歪み層」を導入する点からは、
本発明においてはグラインデイング処理が好ましく用い
られる。特開昭６３−１４４９６６号公報に記載の研削
工具（例えば、レジンボンドダイヤモンドホイール）を
用いたバックグラインディング処理法が特に好適に使用
できる。

【００５４】（研削工具）本発明の歪み層形成において
好適に使用可能なダイヤモンド研削工具（砥石）は、ダ
イヤモンド砥粒と、充填材とを結合剤で固めた構成を有
する工具である。

【００５５】上記ダイヤモンド砥粒は研削に実質的に寄
与する成分であり、その大きさ（粒度）は、＃２０００
〜＃４０００程度であることが好ましい（＃３０００が
平均直径約３μｍの粒度に対応する）。該ダイヤモンド
砥粒の集中度（concentration ）は６０〜８０程度（更
には６５〜７５程度）であることが好ましい。ここに
「集中度」とは、ダイヤモンド研削工具中に占めるダイ
ヤモンド砥粒の割合であり、通常、研削工具の体積中に
含まれる砥粒率（ダイヤモンド砥粒の合計体積÷研削工
具の体積）で「２５体積％」を「１００」として表す。

【００５６】上記「充填材」は研削工具中における「結
合」に寄与するが、研削には実質的に寄与しない成分で
あり、固体粒子からなる。充填材としては、炭酸カルシ
ウム、アルミナ、炭化ケイ素、銅粉等が使用可能であ
る。研削工具中における充填材の割合（充填材の体積÷
研削工具の体積）は、３０〜５０体積％程度（更には３
５〜４５体積％程度）であることが好ましい。

【００５７】上記「結合剤」は、上記ダイヤモンド砥粒
と、充填剤とを均一に分布させ、これらを結合させて、
研削工具に一定の形状を付与する成分である。結合剤と
しては、フェノール樹脂、ポリイミド樹脂等の樹脂が好
適に使用可能である。研削工具中における結合剤の割合
（結合剤の体積÷研削工具の体積）は、５０〜７０体積
％程度（更には５５〜６５体積％程度）であることが好
ましい。

【００５８】本発明においては、研削工具はホイール
状、すなわちリング状の形状を有することが好ましい。
このようなリング状の研削工具（ホイール）は、「コの
字」型の断面を有する砥石ヘッドの円周端面に固着され
ることが好ましい（固着の結果、「おわん」のような形
状となるので、カップ型ホイールともいう）。

【００５９】（バックグラインディング研削）上記した
ダイヤモンド研削工具を用いる「バックグラインディン
グ研削」を用いる場合、上記マイクロデバイス加工用基
板への「反り」の導入は、研削条件（研削速度、砥石を
構成するダイヤモンド粒の粒度の選択等）の設定によっ
て、精度よく制御することが可能である。

【００６０】例えば、シリコン・ウエハをマイクロデバ
イス加工用基板として用いる場合、本発明者の検討によ
れば、図６のグラフに示すように、ダイヤモンド砥粒粒
度（ないし結果として生じる「面表面粗さ」）と、マイ
クロデバイス加工用基板の「反り」δの間には直線的関
係があることが確認されている。このような関係は、他
のマイクロデバイス加工用基板材料、例えばＧａＡｓ等
の化合物半導体からなるマイクロデバイス加工用基板に
おいても確認されている。本発明者の知見によれば、図
２の関係は、砥粒粒度を大きくする（即ち、砥石粒径を
小さくする）ことにより、塑性変形性が支配的（脆性変
形性が弱く）なるためと推定されている。したがって、
砥粒の粒度を調整することにより、所望の反り量δを得
ることができる。

【００６１】更に、本発明者の検討によれば、研削の速
度を調整することにより、所望の反り量δが得られるこ
とが見出されている。

【００６２】上記したうに、研削処理のパラメータ（砥
粒の粒度、研削速度等）の調整により、マイクロデバイ
ス（加工用）基板に、所定の「反り」を生じさせるべき
「歪み層」を導入することが更に容易となる。

【００６３】（マイクロデバイス用基板）図７を参照し
て、本発明のマイクロデバイス基板５は、半導体材料を
少なくとも一部に含む基板１ｃと、該基板１ｃの一方の
面側に形成されたマイクロデバイス・パターン４とから
なるマイクロデバイス基板であって、該基板のマイクロ
デバイス・パターン４形成面と反対の面１ｂ側に、該基
板の「反り量」を低減する歪み層２が形成されてなる。

【００６４】このようなマイクロデバイス基板において
も、上記マイクロデバイス・パターン４の形成に基づく
「反り量」δを補償する程度の「歪み層」を、マイクロ
デバイス基板１ｃの裏側１ｂ表面に導入することによ
り、マイクロデバイス基板１ｃ全体の「反り」を実質的
に除去することが可能となる。この際、上記した図６の
グラフに示すような関係を用いることにより、所定の
「反り量」δの導入が容易となる。

【００６５】本発明者の検討によれば、例えば、マイク
ロデバイス・パターン形成過程において気相堆積法等に
より薄膜形成した時点で、「反り量」δが２インチマイ
クロデバイス加工用基板で５〜１０μｍ、３インチマイ
クロデバイス加工用基板で１０〜２０μｍ程度であった
場合、シリコンからなる基板に対しては、＃２０００程
度のダイヤモンド砥粒を用いてバックグラインディング
処理を施すことにより、上記「反り量」δをほぼ０（δ
≦５．０μｍ以下）とすることが可能であった。

【００６６】（「歪み層」形成の時期）本発明において
は、所望のマイクロデバイス・パターンを基板上に形成
する前に、上記「歪み層」の導入を行ってもよく、ま
た、所望のマイクロデバイス・パターンを実際に形成し
た後に、「歪み層」の導入を行ってもよい。更には、必
要に応じて、これらの「マイクロデバイス・パターン形
成前の歪み層の導入」と、「マイクロデバイス・パター
ン形成後の歪み層の導入」とを組合せてもよい。

【００６７】以下、実施例により本発明を更に具体的に
説明する。

【００６８】

【実施例】実施例１ （市販ウエハの反り量の測定）厚さ約１０００μｍの市
販の２インチウエハ（Ｓｉ）基板を用意し、これをプラ
ズマＣＶＤ装置内に配置した。該プラズマＣＶＤ装置の
反応室内を排気するとともに、反応室内にＨ₂ ：ＣＨ₄
＝２００：１の混合ガスを導人した。反応室内の圧力が
約４０Ｔｏｒｒ、基板温度が８５０℃、マイクロ波パワ
ーが４００Ｗの条件下でプラズマＣＶＤを行い、上記ウ
エハの一方の面上に厚さ３０μｍのダイヤモンド薄膜を
成長させた。

【００６９】このようにして得られたウエハの「そり
量」を、「そり計」（東京精密（株）製、商品名：ＳＵ
ＲＦＣＯＭ）を用いた機械的接触法により測定したとこ
ろ、「そり量」δは、上記プラズマＣＶＤで成膜したダ
イヤモンド面側を凸として、約２０μｍであった。

【００７０】上記により得られたダイヤモンド／Ｓｉ基
板（２インチウエハ）上に、フォトリソグラフィ技術を
用いて、ラインの線幅１．０μｍ×線長２０μｍのライ
ンとスペース５組からなるレジストパターンを、ウエハ
全面に５０個（ショット）均等に形成した。

【００７１】ここで形成したレジストパターン図を図１
１（ａ）（ｂ）に示す。

【００７２】このフォトリソグラフィにおいては、ダイ
ヤモンド表面にｇ線ポジ型フォトレジスト（束京応化
（株）製、商品名：ＴＳＭＲ−Ｖ５０）をスピンコート
により１μｍ厚に塗布し、ホットプレートを用いて９０
℃、９０秒間プリベークを行った後、ｇ線ステッパ（ニ
コン（株）製、商品名：ＮＳＲ−１５０５Ｇ７Ｅ）を用
いて露光時間２６０ミリ秒で露光した（露光時には、ウ
エハは真空吸着により保持した）。次いでホットプレー
トを用いて、１１０℃、９０秒間ベーキングを行った
後、現像液（束京応化（株）製、商品名：ＮＭＤ−Ｗ）
を用いて現像を行った。

【００７３】電子顕微鏡（走査型）を用いて、上記によ
り得たウエハ全面の１．０μｍのレジストパターンのラ
イン幅を５０個測定したところ、該幅の平均値は１．０
５μｍ、標準偏差０．８５μｍと大きくばらついてい
た。

【００７４】実施例２ （ウエハの研削処理）実施例１と同様にＡｌ薄膜を形成
した後のウエハ（反り量δ＝３０μｍ）を、図８に模式
正面図（および模式側面図）を示すようなウエハ研削装
置に装着し、図９に模式断面図を示すような研削工具た
るレジンボンドダイヤモンドホイールを使用して、裏面
（ウエハのデバイス形成用面と反対側の表面）の研削処
理を行った。図８の模式図において、各符号の意味は、
以下の通りである。

【００７５】３１…Ｉ軸砥石ヘッド、３２…II軸砥石ヘ
ッド、３３…切込装置、３４…ワークテーブル装置、３
５…ワークチャック装置、３６…チャック洗浄装置、３
７…ワーク洗浄装置、３８…Ｉ軸主軸モーター、３９…
II軸主軸モーター、４０…Ｉ軸切込モーター、４１…II
軸切込モーター、４２…操作パネル。

【００７６】＜レジンボンドダイヤモンドホイール＞ ダイヤモンド砥粒の粒度： ＃８００（集中度：７５） 充填材：炭酸カルシウム（充填材の割合：４０体積％） 結合剤：フェノール樹脂（結合剤の割合：６０体積％） ホイールのサイズ：２５０ｍｍ（ホイール径）×２ｍｍ
（砥石幅）×３ｍｍ（結合高さ） ＜研削条件＞ ホイールの周速：１５００ｍ／ｍｉｎ 切込み速度：２００μｍ／ｍｉｎ ウエハ研削後の厚み：８００μｍ 上記研削処理後のウエハの「反り量」δを、ＳＵＲＦＣ
ＯＭを用いて上記と同様に機械的接触法で測定したとこ
ろ、δ＝１〜２μｍであった。

【００７７】更に、該ウエハを切断して透過電子顕微鏡
（ＴＥＭ）用の超薄切片を作製し、該超薄切片断面（ウ
エハの厚さ方向）をＴＥＭ（倍率：３０００倍）により
観察したところ、上記研削処理により導入された「歪み
層」の厚さは約１５μｍであることが判明した。このＴ
ＥＭ観察においては、シリコン・ウエハ断面の結晶構造
／アモルファス構造の「界面」から、ウエハ裏面までの
距離を上記「歪み層」の厚さとした（５箇所の厚さの平
均値として求めた）。

【００７８】実施例３ （研削処理後のウエハ上への微細パターンの形成）実施
例２で得られたウエハ上に、フォトリソグラフィ技術を
用いて実施例２と同様の方法で、ラインの線幅１．０μ
ｍ×線長２０μｍのラインとスペース５組からなるレジ
ストパターンを、２インチウエハ全面に５０個均等に形
成した。

【００７９】電子顕微鏡を用いて、ウエハ全面の上記
１．０μｍラインの幅を５０個測定したところ、該幅の
平均値は１．００μｍ、標準偏差０．０３μｍであっ
た。

【００８０】

【発明の効果】上述したように本発明によれば、基板の
材質の種類を問わず（硬い材質からなる基板や、ダイヤ
モンド／Ｓｉ、ＧａＡｓ／Ｓｉ等のように２種以上の異
なる材料からなる基板の場合でも）、該基板のデバイス
形成面と反対面側に、該基板の「そり量」をコントロー
ルする機能を有する（圧縮方向の応力を有する）歪み層
を積極的に導入しているため、基板作製時に生じた（圧
縮方向に導人されている）「そり」を実質的に相殺する
ことが可能となる。

【００８１】従って、本発明によれば、従来、実質的に
「そり」がない基板を得ることが困難であった材料を用
いた場合であっても、「そり」を効果的に低減させるこ
とが可能となり、その結果、所望の微細パターンを有す
るマイクロデバイスを該基板上に形成することが極めて
容易となる。

【図面の簡単な説明】

【図１】本発明のマイクロデバイス加工用基板の一態様
を示す模式断面図である。

【図２】本発明において使用可能な、マイクロデバイス
加工用基板への「歪み層」導入方法の一態様を示す模式
断面図である。

【図３】本発明の「歪み層」導入を、積層体基板に適用
した際の一態様を示す模式断面図である。

【図４】本発明における「反り量」δの定義（δが正の
場合）を示す模式断面図である。

【図５】本発明における「反り量」δの定義（δが負の
場合）を示す模式断面図である。

【図６】本発明における砥粒の粒度と「反り量」δとの
関係の一例を示すグラフである。

【図７】本発明のマイクロデバイス基板の一態様を示す
模式断面図である。

【図８】本発明において使用可能な研削装置の一態様を
示す模式図である。

【図９】本発明において使用可能な研削工具（レジンボ
ンドダイヤモンドホイール）の一態様を示す模式断面図
である。

【図１０】従来のウエハ製造方法を示す模式図である。

【図１１】実施例１で形成したレジストパターンを示す
模式図である。

【符号の説明】

１…マイクロデバイス加工用基板、１ａ…デバイス形成
用面、１ｂ…裏面、２…歪み層、３…半導体材料基板、
４…マイクロデバイス・パターン、５…マイクロデバイ
ス基板、６…他の材料層、７…基準面、１０…半導体材
料層、１１…積層体基板、５１…単結晶インゴット、５
２…外形研削された円柱、５３…ＯＦ面カットした円
柱、５４…ウエハ、５５…ベベリングされたウエハ。

フロントページの続き (56)参考文献 特開 平３−165509（ＪＰ，Ａ) 特開 昭54−134563（ＪＰ，Ａ) 特開 昭53−76781（ＪＰ，Ａ) 特開 平６−267804（ＪＰ，Ａ) 特開 昭59−112609（ＪＰ，Ａ) 特開 平５−343276（ＪＰ，Ａ) 特開 平２−299232（ＪＰ，Ａ) 特開 平４−3908（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/02 H01L 21/304 321

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも一部が単結晶シリコンからな
   るマイクロデバイス加工用基板であって、 前記基板のデバイス形成用面側に単結晶または多結晶ダ
   イヤモンド層が形成され、且つ、該デバイス形成用面と
   反対の面側に、該基板の「反り量」を低減する歪み層が
   形成されていることを特徴とするマイクロデバイス加工
   用基板。
2. 【請求項２】 少なくとも一部が圧電体材料からなるマ
   イクロデバイス加工用基板であって、 前記基板のデバイス形成用面と反対の面側に、該基板の
   「反り量」を低減するための機械的研削処理による歪み
   層が形成されていることを特徴とするマイクロデバイス
   加工用基板。
3. 【請求項３】 少なくとも一部が単結晶シリコンからな
   る基板と、該基板の一方の面側に形成されたマイクロデ
   バイス・パターンとからなるマイクロデバイス基板であ
   って、 前記基板のマイクロデバイス・パターン形成面側に単結
   晶または多結晶ダイヤモンド層が形成され、該ダイヤモ
   ンド層上に単結晶または多結晶圧電体層が形成され、且
   つ、 前記マイクロデバイス・パターン形成面と反対の面側
   に、該基板の「反り量」を低減する歪み層が形成されて
   いることを特徴とするマイクロデバイス基板。
4. 【請求項４】 前記半導体材料が、２種以上の異なる半
   導体材料からなる請求項３記載のマイクロデバイス基
   板。
5. 【請求項５】 少なくとも一部が圧電体材料からなる基
   板と、該基板の一方の面側に形成されたマイクロデバイ
   ス・パターンとからなるマイクロデバイス基板であっ
   て、 前記基板のマイクロデバイス・パターン形成面と反対の
   面側に、該基板の「反り量」を低減する歪み層が形成さ
   れていることを特徴とするマイクロデバイス基板。
6. 【請求項６】 前記圧電体材料が、２種以上の異なる圧
   電体材料からなる請求項５記載のマイクロデバイス基
   板。
7. 【請求項７】 前記歪み層が、圧縮方向に応力を持つ請
   求項３または５記載のマイクロデバイス基板。
8. 【請求項８】 前記マイクロデバイス・パターンが、電
   子デバイス、光デバイス、エレクトロオプティカル・デ
   バイス、およびマイクロマシンから選ばれる少なくとも
   １つのパターンを含む請求項３または５記載のマイクロ
   デバイス基板。
9. 【請求項９】 前記電子デバイスパターンが、表面弾性
   波素子パターンである請求項８記載のマイクロデバイス
   基板。
10. 【請求項１０】 少なくとも一部が単結晶シリコンから
    なるマイクロデバイス加工用基板のデバイス形成用面と
    反対の面側に、該基板の「反り量」を低減する歪み層を
    形成した後、前記デバイス形成用面側に形成された単結
    晶または多結晶ダイヤモンド層と、該ダイヤモンド層上
    に形成された単結晶または多結晶圧電体層とを少なくと
    も含む最小線幅２．０μｍ以下のマイクロデバイス・パ
    ターンを形成することを特徴とするマイクロデバイス基
    板の製造方法。
11. 【請求項１１】 少なくとも一部が単結晶シリコンから
    なる基板のマイクロデバイス・パターン形成用の面側
    に、単結晶または多結晶ダイヤモンド層を形成し、該ダ
    イヤモンド層上に単結晶または多結晶圧電体層を形成し
    た後、前記マイクロデバイス・パターン形成面と反対側
    の基板面側に、該基板の「反り量」を低減する歪み層を
    形成することを特徴とするマイクロデバイス基板の製造
    方法。
12. 【請求項１２】 研削処理により前記「歪み層」を形成
    する請求項１０または１１記載のマイクロデバイス基板
    の製造方法。
13. 【請求項１３】 ダイヤモンド砥粒を含むレジンボンド
    ダイヤモンド研削用ホイールを用いた研削処理により、
    前記「歪み層」を形成する請求項１２記載のマイクロデ
    バイス基板の製造方法。