JPH10177974A - ヘテロエピタキシャルウェハ上のデバイスチップ製造方法 - Google Patents
ヘテロエピタキシャルウェハ上のデバイスチップ製造方法Info
- Publication number
- JPH10177974A JPH10177974A JP33783196A JP33783196A JPH10177974A JP H10177974 A JPH10177974 A JP H10177974A JP 33783196 A JP33783196 A JP 33783196A JP 33783196 A JP33783196 A JP 33783196A JP H10177974 A JPH10177974 A JP H10177974A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- wafer
- chips
- gaas
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
- Dicing (AREA)
- Led Devices (AREA)
Abstract
(57)【要約】
【課題】 ＧａＡｓ／Ｓｉウェハに限らず、ヘテロエピ
タキシャルウェハ上に発熱の大きい半導体デバイスを製
造しウェハ裏面を研削し放熱性の優れたチップに分割し
ようとするとき生じる、ウェハの反り、しわの発生を防
止せんとするものである。 【解決手段】 ヘテロエピタキシャルウェハ上に碁盤の
目状に多数のデバイス３を製造しデバイスチップに分割
する方法において、ウェハ表面から碁盤の目状チップ間
にエピ層２厚さ以上、最終デバイス厚さ以下の切れ目６
を入れたのち、裏面を最終デバイス厚さまで研削し、チ
ップに分割する。
タキシャルウェハ上に発熱の大きい半導体デバイスを製
造しウェハ裏面を研削し放熱性の優れたチップに分割し
ようとするとき生じる、ウェハの反り、しわの発生を防
止せんとするものである。 【解決手段】 ヘテロエピタキシャルウェハ上に碁盤の
目状に多数のデバイス３を製造しデバイスチップに分割
する方法において、ウェハ表面から碁盤の目状チップ間
にエピ層２厚さ以上、最終デバイス厚さ以下の切れ目６
を入れたのち、裏面を最終デバイス厚さまで研削し、チ
ップに分割する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイス製造
技術に係り、なかでも、ヘテロエピタキシャルウェハ上
に製造され、高速動作が要求される高出力高周波パワー
デバイス等の製造方法に関する。
技術に係り、なかでも、ヘテロエピタキシャルウェハ上
に製造され、高速動作が要求される高出力高周波パワー
デバイス等の製造方法に関する。
【０００２】
【従来の技術】半導体デバイスは、きわめて微細な構造
を有するため、それを製作する半導体結晶は完全なもの
が要求される。完全な結晶をバルクの形では得ることが
出来ない場合、バルクから得られた不完全な結晶の上に
ＣＶＤ法等でエピタキシャル（以下エピと略記）成長さ
せ、より完全な結晶を積み、エピ層上に半導体デバイス
を製造している。エピ成長の基板として、エピ層と同じ
材質の基板を用いる場合と、エピ層と同じ材質の基板が
得にくい場合、別の材質の基板を用いることがある。エ
ピタキシャル結晶を別の材質の基板に成長させたウェハ
はヘテロエピタキシャルウェハと呼ばれる。半導体製造
に用いられるヘテロエピタキシャルウェハとして、Ｇａ
Ａｓ／Ｓｉ（Ｓｉ基板上にＧａＡｓをエピ成長させたも
の、以下同様）、ＧａＮ／ＳｉＣ、ＺｎＳｅ／ＧａＡｓ
等がある。
を有するため、それを製作する半導体結晶は完全なもの
が要求される。完全な結晶をバルクの形では得ることが
出来ない場合、バルクから得られた不完全な結晶の上に
ＣＶＤ法等でエピタキシャル（以下エピと略記）成長さ
せ、より完全な結晶を積み、エピ層上に半導体デバイス
を製造している。エピ成長の基板として、エピ層と同じ
材質の基板を用いる場合と、エピ層と同じ材質の基板が
得にくい場合、別の材質の基板を用いることがある。エ
ピタキシャル結晶を別の材質の基板に成長させたウェハ
はヘテロエピタキシャルウェハと呼ばれる。半導体製造
に用いられるヘテロエピタキシャルウェハとして、Ｇａ
Ａｓ／Ｓｉ（Ｓｉ基板上にＧａＡｓをエピ成長させたも
の、以下同様）、ＧａＮ／ＳｉＣ、ＺｎＳｅ／ＧａＡｓ
等がある。
【０００３】ウェハ上にデバイスを製造した後、デバイ
スの放熱を向上させるため、裏面を研削し、薄くする工
程が、発熱の多いパワーデバイス等の製造ではとられて
いる。
スの放熱を向上させるため、裏面を研削し、薄くする工
程が、発熱の多いパワーデバイス等の製造ではとられて
いる。
【０００４】例えば図３（ａ）に示すようにＧａＡｓ基
板１上にＧａＡｓ２をエピタキシャル成長させたＧａＡ
ｓ／ＧａＡｓウェハに、高周波パワーデバイス３を製造
しようとする場合、図３（ｂ）および図４に示すよう
に、ＧａＡｓ／ＧａＡｓウェハ上に碁盤の目状に多数の
半導体デバイスを製造した後、図３（ｃ）に示すよう
に、デバイスを製造した表面をレジスト７で保護して、
ワックス８によりガラス板４に貼付して、図３（ｄ）に
示すように、裏面をラッピングマシンで研削し、基板の
厚さを１００μ程度にした後、図３（ｅ）に示すよう
に、ガラス板４を剥がし、図３（ｆ）に示すように、裏
面に金を蒸着、金メッキ層５を形成した後、図３（ｇ）
に示すように、ダイシングマシンで碁盤の目の部分を切
断しチップに分割している。
板１上にＧａＡｓ２をエピタキシャル成長させたＧａＡ
ｓ／ＧａＡｓウェハに、高周波パワーデバイス３を製造
しようとする場合、図３（ｂ）および図４に示すよう
に、ＧａＡｓ／ＧａＡｓウェハ上に碁盤の目状に多数の
半導体デバイスを製造した後、図３（ｃ）に示すよう
に、デバイスを製造した表面をレジスト７で保護して、
ワックス８によりガラス板４に貼付して、図３（ｄ）に
示すように、裏面をラッピングマシンで研削し、基板の
厚さを１００μ程度にした後、図３（ｅ）に示すよう
に、ガラス板４を剥がし、図３（ｆ）に示すように、裏
面に金を蒸着、金メッキ層５を形成した後、図３（ｇ）
に示すように、ダイシングマシンで碁盤の目の部分を切
断しチップに分割している。
【０００５】ＧａＡｓ／Ｓｉウェハは、大口径のものが
得られること、また基板のＳｉが、ＧａＡｓ／ＧａＡｓ
のＧａＡｓに比して熱伝導率が高いため、高周波高出力
トランジスタの基板として、注目を集めている。基板と
してＳｉを用いた場合でも、裏面研削を行い、Ｓｉ層を
薄くした方が放熱特性が向上する。
得られること、また基板のＳｉが、ＧａＡｓ／ＧａＡｓ
のＧａＡｓに比して熱伝導率が高いため、高周波高出力
トランジスタの基板として、注目を集めている。基板と
してＳｉを用いた場合でも、裏面研削を行い、Ｓｉ層を
薄くした方が放熱特性が向上する。
【０００６】しかしながら、Ｓｉ層を薄くしていくと、
基板とエピ層の熱膨張差による残留応力によりウェハが
反り、あるいはしわが発生するという問題点があった。
すなわち、図５に示すように、ヘテロエピウェハにデバ
イス３製造後（図５（ａ））、デバイスを製造した表面
をレジスト７で保護して、ワックス８によりガラス板４
に貼付して（図５（ｂ））、裏面をラッピングマシンで
研削し、基板の厚さを１００μ程度にした後（図５
（ｃ））、ガラス板４を剥がすと、図５（ｄ）に示すよ
うに、ウェハに反りやしわが生じるのである。
基板とエピ層の熱膨張差による残留応力によりウェハが
反り、あるいはしわが発生するという問題点があった。
すなわち、図５に示すように、ヘテロエピウェハにデバ
イス３製造後（図５（ａ））、デバイスを製造した表面
をレジスト７で保護して、ワックス８によりガラス板４
に貼付して（図５（ｂ））、裏面をラッピングマシンで
研削し、基板の厚さを１００μ程度にした後（図５
（ｃ））、ガラス板４を剥がすと、図５（ｄ）に示すよ
うに、ウェハに反りやしわが生じるのである。
【０００７】
【発明が解決しようとする課題】本発明は、ＧａＡｓ／
Ｓｉウェハに限らず、ヘテロエピタキシャルウェハ上に
発熱の大きい半導体デバイスを製造しウェハ裏面を研削
し放熱性の優れたチップに分割しようとするとき生じ
る、ウェハの反り、しわの発生を防止せんとするもので
ある。
Ｓｉウェハに限らず、ヘテロエピタキシャルウェハ上に
発熱の大きい半導体デバイスを製造しウェハ裏面を研削
し放熱性の優れたチップに分割しようとするとき生じ
る、ウェハの反り、しわの発生を防止せんとするもので
ある。
【０００８】
【課題を解決するための手段】本発明の要旨とするとこ
ろは、ヘテロエピタキシャルウェハ上に碁盤の目状に多
数のデバイスを製造しデバイスチップに分割する方法に
おいて、ウェハ表面から碁盤の目状チップ間にエピ層厚
さ以上、最終デバイス厚さ以下の切れ目を入れたのち、
裏面を最終デバイス厚さまで研削し、チップに分割する
ことを特徴とするヘテロエピタキシャルウェハ上のデバ
イスチップ製造方法、にある。特にヘテロエピタキシャ
ルウェハ基板としてＳｉが好適であり、また、ヘテロエ
ピタキシャルウェハとしてＧａＡｓ／Ｓｉ、ＧａＮ／Ｓ
ｉＣ、ＺｎＳｅ／ＧａＡｓが好適である。
ろは、ヘテロエピタキシャルウェハ上に碁盤の目状に多
数のデバイスを製造しデバイスチップに分割する方法に
おいて、ウェハ表面から碁盤の目状チップ間にエピ層厚
さ以上、最終デバイス厚さ以下の切れ目を入れたのち、
裏面を最終デバイス厚さまで研削し、チップに分割する
ことを特徴とするヘテロエピタキシャルウェハ上のデバ
イスチップ製造方法、にある。特にヘテロエピタキシャ
ルウェハ基板としてＳｉが好適であり、また、ヘテロエ
ピタキシャルウェハとしてＧａＡｓ／Ｓｉ、ＧａＮ／Ｓ
ｉＣ、ＺｎＳｅ／ＧａＡｓが好適である。
【０００９】
【発明の実施の形態】本発明が対象とするウェハは、ヘ
テロエピタキシャルウェハにおいてデバイスの放熱特性
を高めるため裏面を研削するウェハである。これらのウ
ェハとしてＧａＡｓ／Ｓｉ、ＧａＮ／ＳｉＣ、ＺｎＳｅ
／ＧａＡｓ等がある。これらのウェハ上には、フォトリ
ソグラフィー工程で碁盤の目状に多数のデバイスがパタ
ーニングされ、裏面研削した後ダイシングにより分離さ
れデバイスチップとなる。本発明では、パターニングの
後、ウェハ表面から碁盤の目状チップ間にエピ層厚さ以
上、最終デバイス厚さ以下の切れ目を入れたのち、裏面
を最終デバイス厚さまで研削し、チップに分割すること
を特徴とする。切れ目を入れる方法としては、ダイシン
グ、エッチング等がある。切れ目は、エピ層厚さ以上で
ある必要がある。エピ層を細かく分断することにより、
エピ層と基板の熱膨張率差により存在していた応力が大
いに緩和され、基板を研削したときの反り、しわの問題
が解決する。
テロエピタキシャルウェハにおいてデバイスの放熱特性
を高めるため裏面を研削するウェハである。これらのウ
ェハとしてＧａＡｓ／Ｓｉ、ＧａＮ／ＳｉＣ、ＺｎＳｅ
／ＧａＡｓ等がある。これらのウェハ上には、フォトリ
ソグラフィー工程で碁盤の目状に多数のデバイスがパタ
ーニングされ、裏面研削した後ダイシングにより分離さ
れデバイスチップとなる。本発明では、パターニングの
後、ウェハ表面から碁盤の目状チップ間にエピ層厚さ以
上、最終デバイス厚さ以下の切れ目を入れたのち、裏面
を最終デバイス厚さまで研削し、チップに分割すること
を特徴とする。切れ目を入れる方法としては、ダイシン
グ、エッチング等がある。切れ目は、エピ層厚さ以上で
ある必要がある。エピ層を細かく分断することにより、
エピ層と基板の熱膨張率差により存在していた応力が大
いに緩和され、基板を研削したときの反り、しわの問題
が解決する。
【００１０】切れ目をエピ層厚さを越えて基板のどの深
さまで入れるかは、後工程の作業性により選択される。
すなわち、研削深さ以上に切れ目を入れると、研削工程
では、研削用ガラス基板に添付されているため一体性を
保っているが、ガラス基板から剥すとチップに分離する
ため、その後の処理、例えば裏面に放熱のための金を蒸
着、メッキする等のウェハとしての一体の処理を行うべ
き工程が存在するときは好ましくない。好ましくは、裏
面研削後でも、ウェハとしての一体性を保ち、かつ最終
的にはへきかい等により容易にチップに分割出来るのが
望ましい。しかし、エピ層のみに切れ目を入れただけ
で、基板は切れ目が入っていない、あるいは僅かしか入
っていないようにしても、チップへの分割に従来どう
り、ダイシングマシンを用いて行うことも出来る。
さまで入れるかは、後工程の作業性により選択される。
すなわち、研削深さ以上に切れ目を入れると、研削工程
では、研削用ガラス基板に添付されているため一体性を
保っているが、ガラス基板から剥すとチップに分離する
ため、その後の処理、例えば裏面に放熱のための金を蒸
着、メッキする等のウェハとしての一体の処理を行うべ
き工程が存在するときは好ましくない。好ましくは、裏
面研削後でも、ウェハとしての一体性を保ち、かつ最終
的にはへきかい等により容易にチップに分割出来るのが
望ましい。しかし、エピ層のみに切れ目を入れただけ
で、基板は切れ目が入っていない、あるいは僅かしか入
っていないようにしても、チップへの分割に従来どう
り、ダイシングマシンを用いて行うことも出来る。
【００１１】切れ目の幅は、細いほど望ましいが、切れ
目を入れる手段により制約を受けるが、従来法であるダ
イシングによるもの程度なら歩留低下の問題は生じな
い。
目を入れる手段により制約を受けるが、従来法であるダ
イシングによるもの程度なら歩留低下の問題は生じな
い。
【００１２】エッチングは、ドライ、ウエットどちらで
も良いが、作業効率の点からウェットが好ましい。その
ときは、保護皮膜でウェハ全体を覆い、碁盤の目状のエ
ッチング対象部分をパターニングで除去し、エッチング
液に浸漬する。エッチング液は、エピ層ばかりでなく基
板まで切れ目を入れようとするときは、エピ層のエッチ
ングが少なく基板をエッチングする液に途中から替える
ねばならない。ＧａＡｓ／Ｓｉウェハの場合、ＧａＡｓ
のエッチングには、硫酸過水混合液等が用いることがで
き、さらに、ＧａＡｓのエッチングが少なく、Ｓｉ基板
をエッチングする液としてＫＯＨ等があるのでエッチン
グ液をこの順序で使用すればよい。エッチング液は、ヘ
テロエピタキシャルウェハのエピ層、基板の構成材料の
種類により適宜選択される。また切れ目の深さは、エッ
チング時間等で調節する。
も良いが、作業効率の点からウェットが好ましい。その
ときは、保護皮膜でウェハ全体を覆い、碁盤の目状のエ
ッチング対象部分をパターニングで除去し、エッチング
液に浸漬する。エッチング液は、エピ層ばかりでなく基
板まで切れ目を入れようとするときは、エピ層のエッチ
ングが少なく基板をエッチングする液に途中から替える
ねばならない。ＧａＡｓ／Ｓｉウェハの場合、ＧａＡｓ
のエッチングには、硫酸過水混合液等が用いることがで
き、さらに、ＧａＡｓのエッチングが少なく、Ｓｉ基板
をエッチングする液としてＫＯＨ等があるのでエッチン
グ液をこの順序で使用すればよい。エッチング液は、ヘ
テロエピタキシャルウェハのエピ層、基板の構成材料の
種類により適宜選択される。また切れ目の深さは、エッ
チング時間等で調節する。
【００１３】ダイシングは、深さ調節が可能で精度のあ
るダイシングマシンで行うのが望ましい。例えば、深さ
１０μｍから９００μｍまで１０μｍ間隔の精度で研削
出来るダイシングマシンが市販されている。さらに精度
あるダイシングマシンがあるならば、その使用が望まし
い。
るダイシングマシンで行うのが望ましい。例えば、深さ
１０μｍから９００μｍまで１０μｍ間隔の精度で研削
出来るダイシングマシンが市販されている。さらに精度
あるダイシングマシンがあるならば、その使用が望まし
い。
【００１４】碁盤の目状に切れ目を入れたウェハは、通
常のウェハ裏面研削工程と同じ工程で処理される。すな
わち、デバイスを作り込んだ表面はフォトレジスト等の
保護膜を塗布したのち、ワックスで、ガラス基板に貼付
され、ラッピングマシンで所望の厚さまで裏面が研削さ
れる。さらに必要に応じて、裏面に金を蒸着、金メッキ
層を形成した後、ガラス基板から剥され、チップに分割
される。分割は、切れ目が適当な深さに入っていればへ
きかい等で行えるが、必要に応じてダイシングマシン等
を使用する。チップに分割されたデバイスは、通常の方
法で、金−スズ半田付で放熱性の優れたステム等にマウ
ントされ、ボンディング、パッケージングされデバイス
チップとして完成される。
常のウェハ裏面研削工程と同じ工程で処理される。すな
わち、デバイスを作り込んだ表面はフォトレジスト等の
保護膜を塗布したのち、ワックスで、ガラス基板に貼付
され、ラッピングマシンで所望の厚さまで裏面が研削さ
れる。さらに必要に応じて、裏面に金を蒸着、金メッキ
層を形成した後、ガラス基板から剥され、チップに分割
される。分割は、切れ目が適当な深さに入っていればへ
きかい等で行えるが、必要に応じてダイシングマシン等
を使用する。チップに分割されたデバイスは、通常の方
法で、金−スズ半田付で放熱性の優れたステム等にマウ
ントされ、ボンディング、パッケージングされデバイス
チップとして完成される。
【００１５】
【実施例】本発明の詳細を好適実施例に基づき図面に従
い説明する。図１は本実施例の製造方法を工程順に示し
た断面図である。
い説明する。図１は本実施例の製造方法を工程順に示し
た断面図である。
【００１６】まず、図１（ａ）に示すように、５２５μ
ｍ厚４インチＳｉ基板１上にＭＯＣＶＤ法にてＧａＡｓ
２を３．５μｍエピ成長させたウェハにリソグラフィー
工程によりパワーＦＥＴ３を７００μｍ×７００μｍの
碁盤の目状にパターニングした。次に、ダイシングソー
にて、パターニングされた碁盤の目状の境界に表面から
７０μｍ深さの切れ目６を入れた。このとき発生した切
り粉等は充分に洗浄した。この状態の平面図を図２に示
す。
ｍ厚４インチＳｉ基板１上にＭＯＣＶＤ法にてＧａＡｓ
２を３．５μｍエピ成長させたウェハにリソグラフィー
工程によりパワーＦＥＴ３を７００μｍ×７００μｍの
碁盤の目状にパターニングした。次に、ダイシングソー
にて、パターニングされた碁盤の目状の境界に表面から
７０μｍ深さの切れ目６を入れた。このとき発生した切
り粉等は充分に洗浄した。この状態の平面図を図２に示
す。
【００１７】次に、図１（ｂ）に示すように、表面に保
護用のフォトレジスト７を塗布し、エレクトロンワック
ス８で研削定盤であるガラス基板４に張り付け、ラッピ
ングマシンにかけ裏面を４２５μｍ研削し、Ｓｉの厚さ
を１００μｍとした（ただし図１（ｂ）はラッピング前
の状態を示し、ラッピング後Ｓｉ基板１は図中点線で示
される位置まで研削される）。
護用のフォトレジスト７を塗布し、エレクトロンワック
ス８で研削定盤であるガラス基板４に張り付け、ラッピ
ングマシンにかけ裏面を４２５μｍ研削し、Ｓｉの厚さ
を１００μｍとした（ただし図１（ｂ）はラッピング前
の状態を示し、ラッピング後Ｓｉ基板１は図中点線で示
される位置まで研削される）。
【００１８】次に、ラッピングにより付着した、研磨粉
等を洗浄で除去し、図１（ｃ）に示すように、裏面に金
を真空蒸着によりメッキした。
等を洗浄で除去し、図１（ｃ）に示すように、裏面に金
を真空蒸着によりメッキした。
【００１９】その後、図１（ｄ）に示すように、ガラス
基板４から剥し、有機洗浄によりワックス８、フォトレ
ジスト７を除去したのち、へきかいによりチップに分離
した。
基板４から剥し、有機洗浄によりワックス８、フォトレ
ジスト７を除去したのち、へきかいによりチップに分離
した。
【００２０】この後、各チップは、放熱性の優れたステ
ム等に金−スズ半田付によりマウントした後、ボンディ
ング、パッケージングを行いパワーＦＥＴを完成させ
た。
ム等に金−スズ半田付によりマウントした後、ボンディ
ング、パッケージングを行いパワーＦＥＴを完成させ
た。
【００２１】ここで、Ｓｉ基板は、安価で大口径のもの
が得られるため、ヘテロエピタキシャルウェハ用基板と
して、好適である。Ｓｉ基板上のエピ層として、Ｉｎ
Ｐ、ＳｉＣ、ＧａＰ、ＧａＮ等があるが、これらのウェ
ハにも本発明の方法が適用できる。
が得られるため、ヘテロエピタキシャルウェハ用基板と
して、好適である。Ｓｉ基板上のエピ層として、Ｉｎ
Ｐ、ＳｉＣ、ＧａＰ、ＧａＮ等があるが、これらのウェ
ハにも本発明の方法が適用できる。
【００２２】さらに、近年青色発光素子材料としてＧａ
Ｎ／ＳｉＣおよびＺｎＳｅ／ＧａＡｓ等が注目を集めて
いるが、これらにおいても、本発明の方法が同様に適用
できる。
Ｎ／ＳｉＣおよびＺｎＳｅ／ＧａＡｓ等が注目を集めて
いるが、これらにおいても、本発明の方法が同様に適用
できる。
【００２３】
【発明の効果】本発明の方法を用いることにより、ヘテ
ロエピタキシャルウェハ上に放熱性に優れたパワーデバ
イスチップを残留応力による反り、しわの問題を生じる
ことなく製造できる。特に大口径ウェハにおいて、その
効果は著しい。
ロエピタキシャルウェハ上に放熱性に優れたパワーデバ
イスチップを残留応力による反り、しわの問題を生じる
ことなく製造できる。特に大口径ウェハにおいて、その
効果は著しい。
【図１】 本発明の一実施例であるＧａＡｓ／Ｓｉウェ
ハを用いたデバイスチップを製造する過程を工程順に模
式的に示した図である。
ハを用いたデバイスチップを製造する過程を工程順に模
式的に示した図である。
【図２】 上記図１に示された図１（ａ）の状態のとき
の平面図である。
の平面図である。
【図３】 従来のＧａＡｓ／ＧａＡｓウェハを用いたデ
バイスチップ製造工程を工程順に模式的に示した図であ
る。
バイスチップ製造工程を工程順に模式的に示した図であ
る。
【図４】 上記図３に示された図３（ｂ）の状態のとき
の平面図である。
の平面図である。
【図５】 ＧａＡｓ／Ｓｉウェハを用いて従来法のデバ
イスチップ製造工程をとったときの問題点発生を模式的
に示した図である。
イスチップ製造工程をとったときの問題点発生を模式的
に示した図である。
１ 基板ウェハ ２ エピ層 ３ デバイス部 ４ ガラス基板 ５ 金メッキ層 ６ 切れ目 ７ フォトレジスト ８ ワックス
Claims (5)
- 【請求項１】 ヘテロエピタキシャルウェハ上に碁盤の
目状に多数のデバイスを製造しデバイスチップに分割す
る方法において、ウェハ表面から碁盤の目状チップ間に
エピ層厚さ以上、最終デバイス厚さ以下の切れ目を入れ
たのち、裏面を最終デバイス厚さまで研削し、チップに
分割することを特徴とするヘテロエピタキシャルウェハ
上のデバイスチップ製造方法。 - 【請求項２】 ヘテロエピタキシャルウェハの基板がＳ
ｉであることを特徴とする請求項１記載のヘテロエピタ
キシャルウェハ上のデバイスチップ製造方法。 - 【請求項３】 ヘテロエピタキシャルウェハがＧａＡｓ
／Ｓｉであることを特徴とする請求項１または２記載の
ヘテロエピタキシャルウェハ上のデバイスチップ製造方
法。 - 【請求項４】 ヘテロエピタキシャルウェハがＧａＮ／
ＳｉＣであることを特徴とする請求項１記載のヘテロエ
ピタキシャルウェハ上のデバイスチップ製造方法。 - 【請求項５】 ヘテロエピタキシャルウェハがＺｎＳｅ
／ＧａＡｓであることを特徴とする請求項１記載のヘテ
ロエピタキシャルウェハ上のデバイスチップ製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33783196A JPH10177974A (ja) | 1996-12-18 | 1996-12-18 | ヘテロエピタキシャルウェハ上のデバイスチップ製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33783196A JPH10177974A (ja) | 1996-12-18 | 1996-12-18 | ヘテロエピタキシャルウェハ上のデバイスチップ製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10177974A true JPH10177974A (ja) | 1998-06-30 |
Family
ID=18312385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33783196A Withdrawn JPH10177974A (ja) | 1996-12-18 | 1996-12-18 | ヘテロエピタキシャルウェハ上のデバイスチップ製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10177974A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111049A (ja) * | 2000-09-26 | 2002-04-12 | Stanley Electric Co Ltd | 半導体発光素子の製造方法 |
| JP2002368266A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | 半導体素子及び半導体素子の製造方法 |
| JP2005522875A (ja) * | 2002-04-09 | 2005-07-28 | オリオール， インク． | 金属支持膜を使用した縦方向デバイスの製作方法 |
| KR100657735B1 (ko) | 2005-10-11 | 2006-12-14 | 엘지전자 주식회사 | 수직형 발광소자 제조방법 |
| KR100691111B1 (ko) | 2005-08-09 | 2007-03-09 | 엘지전자 주식회사 | 수직형 발광 다이오드 및 그 제조방법 |
| KR100691186B1 (ko) * | 2005-07-12 | 2007-03-09 | 삼성전기주식회사 | 수직구조 발광 다이오드의 제조 방법 |
| KR100691363B1 (ko) * | 2005-09-23 | 2007-03-12 | 삼성전기주식회사 | 수직구조 발광 다이오드의 제조 방법 |
| KR100706951B1 (ko) | 2005-08-17 | 2007-04-12 | 삼성전기주식회사 | 수직구조 질화갈륨계 ｌｅｄ 소자의 제조방법 |
| JP2007536725A (ja) * | 2004-04-28 | 2007-12-13 | バーティクル，インク | 縦構造半導体装置 |
| CN100375232C (zh) * | 2003-11-25 | 2008-03-12 | 新光电气工业株式会社 | 半导体器件及其制造方法 |
| JP2009146923A (ja) * | 2007-12-11 | 2009-07-02 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体装置の製造方法 |
| WO2010111986A1 (de) * | 2009-04-03 | 2010-10-07 | Osram Opto Semiconductors Gmbh | Verfahren zur herstellung eines optoelektronischen bauelements, optoelektronisches bauelement und bauelementanordnung mit mehreren optoelektronischen bauelementen |
| KR101092638B1 (ko) | 2010-11-10 | 2011-12-13 | 알티반도체 주식회사 | 세라믹 ｌｅｄ 보드 및 이를 이용한 ｌｅｄ의 제조 방법 |
| CN104098063A (zh) * | 2013-04-02 | 2014-10-15 | 无锡华润上华半导体有限公司 | 微机电系统器件在制造过程中的加固方法 |
| US9263525B2 (en) | 2012-03-09 | 2016-02-16 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| US9281454B2 (en) | 2002-06-26 | 2016-03-08 | Lg Innotek Co., Ltd. | Thin film light emitting diode |
| US10763112B2 (en) | 2018-07-20 | 2020-09-01 | Kabushiki Kaisha Toshiba | Method for manufacturing device |
-
1996
- 1996-12-18 JP JP33783196A patent/JPH10177974A/ja not_active Withdrawn
Cited By (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111049A (ja) * | 2000-09-26 | 2002-04-12 | Stanley Electric Co Ltd | 半導体発光素子の製造方法 |
| JP2002368266A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | 半導体素子及び半導体素子の製造方法 |
| US8022386B2 (en) | 2002-04-09 | 2011-09-20 | Lg Electronics Inc. | Vertical topology light emitting device |
| US9209360B2 (en) | 2002-04-09 | 2015-12-08 | Lg Innotek Co., Ltd. | Vertical topology light-emitting device |
| US10644200B2 (en) | 2002-04-09 | 2020-05-05 | Lg Innotek Co., Ltd. | Vertical topology light emitting device |
| US10453998B2 (en) | 2002-04-09 | 2019-10-22 | Lg Innotek Co. Ltd. | Vertical topology light emitting device |
| US9000477B2 (en) | 2002-04-09 | 2015-04-07 | Lg Innotek Co., Ltd. | Vertical topology light-emitting device |
| US10147847B2 (en) | 2002-04-09 | 2018-12-04 | Lg Innotek Co., Ltd. | Vertical topology light emitting device |
| JP2005522875A (ja) * | 2002-04-09 | 2005-07-28 | オリオール， インク． | 金属支持膜を使用した縦方向デバイスの製作方法 |
| US8368115B2 (en) | 2002-04-09 | 2013-02-05 | Lg Electronics Inc. | Method of fabricating vertical devices using a metal support film |
| US8294172B2 (en) | 2002-04-09 | 2012-10-23 | Lg Electronics Inc. | Method of fabricating vertical devices using a metal support film |
| US9478709B2 (en) | 2002-04-09 | 2016-10-25 | Lg Innotek Co., Ltd. | Vertical topology light emitting device |
| US9847455B2 (en) | 2002-04-09 | 2017-12-19 | Lg Innotek Co., Ltd. | Vertical topology light emitting device |
| US7772020B2 (en) | 2002-04-09 | 2010-08-10 | Lg Electronics Inc. | Method of fabricating vertical devices using a metal support film |
| US9716213B2 (en) | 2002-06-26 | 2017-07-25 | Lg Innotek Co., Ltd. | Thin film light emitting diode |
| US10825962B2 (en) | 2002-06-26 | 2020-11-03 | Lg Innotek Co., Ltd. | Thin film light emitting diode |
| US9281454B2 (en) | 2002-06-26 | 2016-03-08 | Lg Innotek Co., Ltd. | Thin film light emitting diode |
| US10326059B2 (en) | 2002-06-26 | 2019-06-18 | Lg Innotek Co., Ltd. | Thin film light emitting diode |
| US7468292B2 (en) | 2003-11-25 | 2008-12-23 | Shinko Electric Industries Co., Ltd. | Method of making wafer level package structure by grinding the backside thereof and then forming metal layer on the ground side |
| US7417311B2 (en) | 2003-11-25 | 2008-08-26 | Shinko Electric Industries Co., Ltd. | Semiconductor device and method of fabricating the same |
| CN100375232C (zh) * | 2003-11-25 | 2008-03-12 | 新光电气工业株式会社 | 半导体器件及其制造方法 |
| JP2007536725A (ja) * | 2004-04-28 | 2007-12-13 | バーティクル，インク | 縦構造半導体装置 |
| KR100691186B1 (ko) * | 2005-07-12 | 2007-03-09 | 삼성전기주식회사 | 수직구조 발광 다이오드의 제조 방법 |
| KR100691111B1 (ko) | 2005-08-09 | 2007-03-09 | 엘지전자 주식회사 | 수직형 발광 다이오드 및 그 제조방법 |
| KR100706951B1 (ko) | 2005-08-17 | 2007-04-12 | 삼성전기주식회사 | 수직구조 질화갈륨계 ｌｅｄ 소자의 제조방법 |
| KR100691363B1 (ko) * | 2005-09-23 | 2007-03-12 | 삼성전기주식회사 | 수직구조 발광 다이오드의 제조 방법 |
| KR100657735B1 (ko) | 2005-10-11 | 2006-12-14 | 엘지전자 주식회사 | 수직형 발광소자 제조방법 |
| JP2009146923A (ja) * | 2007-12-11 | 2009-07-02 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体装置の製造方法 |
| US9240523B2 (en) | 2009-04-03 | 2016-01-19 | Osram Opto Semiconductors Gmbh | Method for producing an optoelectronic component, optoelectronic component, and component arrangement having a plurality of optoelectronic components |
| WO2010111986A1 (de) * | 2009-04-03 | 2010-10-07 | Osram Opto Semiconductors Gmbh | Verfahren zur herstellung eines optoelektronischen bauelements, optoelektronisches bauelement und bauelementanordnung mit mehreren optoelektronischen bauelementen |
| KR101092638B1 (ko) | 2010-11-10 | 2011-12-13 | 알티반도체 주식회사 | 세라믹 ｌｅｄ 보드 및 이를 이용한 ｌｅｄ의 제조 방법 |
| US9263525B2 (en) | 2012-03-09 | 2016-02-16 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| CN104098063A (zh) * | 2013-04-02 | 2014-10-15 | 无锡华润上华半导体有限公司 | 微机电系统器件在制造过程中的加固方法 |
| US10763112B2 (en) | 2018-07-20 | 2020-09-01 | Kabushiki Kaisha Toshiba | Method for manufacturing device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10177974A (ja) | ヘテロエピタキシャルウェハ上のデバイスチップ製造方法 | |
| US6100104A (en) | Method for fabricating a plurality of semiconductor bodies | |
| US6805808B2 (en) | Method for separating chips from diamond wafer | |
| US7749863B1 (en) | Thermal management substrates | |
| JP2780618B2 (ja) | 窒化ガリウム系化合物半導体チップの製造方法 | |
| EP3067918A1 (en) | Selective epitaxy using epitaxy-prevention layers | |
| JP2748355B2 (ja) | 窒化ガリウム系化合物半導体チップの製造方法 | |
| JPH05343742A (ja) | 窒化ガリウム系化合物半導体チップの製造方法 | |
| CN111192853A (zh) | 一种基于3d叠层掩模衬底的外延层材料剥离方法 | |
| US8330036B1 (en) | Method of fabrication and structure for multi-junction solar cell formed upon separable substrate | |
| US20070082467A1 (en) | Method for manufacturing compound semiconductor substrate | |
| JPH1027769A (ja) | 半導体チップとその製造方法 | |
| JPH10135140A (ja) | ヘテロエピタキシャル成長方法、ヘテロエピタキシャル層および半導体発光素子 | |
| JP3338360B2 (ja) | 窒化ガリウム系半導体ウエハの製造方法 | |
| JP2748354B2 (ja) | 窒化ガリウム系化合物半導体チップの製造方法 | |
| CN116856051A (zh) | 降低外延层破碎几率的金刚石基氮化镓晶圆的制备方法 | |
| JPH06295848A (ja) | 半導体装置の製造方法 | |
| JP3229229B2 (ja) | 半導体チップとその製造方法 | |
| US8841207B2 (en) | Reusable substrates for electronic device fabrication and methods thereof | |
| WO2022249675A1 (ja) | 化合物半導体接合基板の製造方法、及び化合物半導体接合基板 | |
| US20240105514A1 (en) | Method of singulation of dies from a wafer | |
| US20230374701A1 (en) | Method for producing a substrate for the epitaxial growth of a layer of a galium-based iii-n alloy | |
| JP2003282596A (ja) | 窒化物半導体装置の製造方法および窒化物半導体装置 | |
| US20210320006A1 (en) | Method of manufacturing a semiconductor component, and workpiece | |
| JP3936987B2 (ja) | 被処理体の処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |