JP6740650B2

JP6740650B2 - 半導体装置およびその製造方法

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Publication number: JP6740650B2
Application number: JP2016053119A
Authority: JP
Inventors: 智紀片野; 文一今井
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2016-03-16
Filing date: 2016-03-16
Publication date: 2020-08-19
Anticipated expiration: 2036-03-16
Also published as: JP2017168675A

Description

この発明は、インバータ、スイッチング電源等に使用されるシリコンあるいは、ワイドバンドギャップ半導体装置およびその製造方法に関する。

シリコン半導体装置、あるいは炭化珪素などのワイドバンドギャップ半導体装置の製作過程では、基板上に様々な手法で成膜あるいはイオン注入などのプロセスが施されるため、膜中あるいは基板表面に応力が発生する。シリコンでは６００Ｖ耐圧で７０μｍ程度の基板厚さのＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）が開発されており、炭化珪素では６００Ｖ耐圧で１１０μｍ程度のＳＢＤ（ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅｓ）が開発されている。

このように基板が薄化されると該応力により該基板には大きな反りが発生する。基板の反りが大きいと、プロセス装置内への導入、装置内での固定化、あるいは装置間の搬送、ハンドリングに支障を来し、所定のプロセスが施せなくなるだけでなく、割れ、欠け等の損傷を招く。反りの原因となる応力は様々な要因より発生するが、成膜温度から冷却されるとき、基板材料と膜材料の線膨張係数差により発生する熱応力がその代表的なものである。また研削あるいは研磨加工等、基板を薄化する際にも、その加工表面に発生する加工歪層により基板は大きく反る。

図８は、縦型半導体装置が形成された半導体基板の断面図である。シリコン、あるいは炭化珪素等を材料とする半導体基板１１の表面１１ａには、成膜、露光、エッチング、イオン注入などのプロセスが施され、半導体装置１２が形成される。一方、半導体基板１１の裏面１１ｂには図示しないカソード電極が形成される。なお、半導体基板１１は、該プロセス中の適当な工程で、その裏面１１ｂから例えば研削加工、研磨加工等により薄化される。同加工表面には加工に伴い、破壊、塑性変形、局所的温度上昇が発生し、マイクロクラック、欠陥を含む１〜５μｍ以下程度の加工歪層が形成される。該加工歪層には圧縮応力が発生し、通常加工面が凸形状に反るので、半導体基板の表面１１ａ側から見た場合凹形状に反る。

この反りを抑えるため、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈ）などのポリッシング、あるいはドライエッチングなどの手法により該加工歪層を除去している（例えば、下記特許文献１参照。）。

国際公開第２０１２／００４９７９２号パンフレット

しかしながら、基板の反りは上記加工歪の他、成膜プロセスでも発生する。半導体基板１１がシリコンの場合、その線膨張係数は２．４〜２．６［１０^-6／Ｋ］、炭化珪素では４〜５［１０^-6／Ｋ］であるので、これより大きい線膨張係数を持つ金属膜を半導体装置１２に成膜すると、成膜温度から冷却される際、半導体基板１１よりも収縮するので半導体基板１１は凹形状に反る。

また、線膨張係数が０．５［１０^-6／Ｋ］であるシリコン酸化膜など、半導体基板１１よりも線膨張係数が小さい材料を成膜すると半導体基板１１は凸形状に反る。特に、表面保護の目的でシリコン酸化膜を比較的厚く成膜する場合、金属膜の影響を加味しても半導体基板１１は凸形状に反る。あるいはシリコン酸化膜成膜後に高温でアニールを行った場合も、冷却中の大きな温度差により大きな熱応力が発生し、結果的に半導体基板１１は凸形状に反る。

このように表面の半導体装置１２が半導体基板１１を凸形状に反らせ、その反り量が裏面の該加工歪層による凹反り量よりも小さい場合、該加工歪層を完全に除去するのでなく、該凸反り量に相当する分だけ裏面の加工歪を残すことで反りを相殺できる。しかしながら、従来のポリッシング、あるいはエッチングでは正確に所望の歪量を除去することで反りを制御することは難しい。すなわち、該加工歪層はごく薄く、しかも加工歪層中の歪（歪強度）は深さ方向に一様ではなく非線形的に分布するため、除去厚を以て反り量を制御することは非常に難しい。

本発明は、半導体基板の薄化や半導体装置の製造に伴う半導体基板の反りを容易に制御することができることを目的とする。

上述した課題を解決し、本発明の目的を達成するために、この発明にかかる半導体装置の製造方法は、半導体基板のおもて面上に前記半導体基板よりも線膨脹係数が小さい膜を形成する成膜工程と、半導体基板の表面を研削または研磨して除去する工程と、前記除去を行った後の前記半導体基板の裏面の加工表面に残留する加工歪層の加工歪を解放させる工程と、を含み、前記加工歪を解放する工程では、前記成膜工程により前記半導体基板のおもて面側に生じる反り量と、前記除去する工程により前記半導体基板の裏面側に生じる反り量に対応して、前記半導体基板の前記加工歪層を部分的に解放させる、ことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記加工歪を解放する工程は、前記半導体基板のおもて面側と裏面側に生じる反り量に対応して、前記加工歪層の一部の面域に対し、前記加工歪を解放させることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記加工歪を解放する工程は、前記半導体基板のおもて面側と裏面側に生じる反り量に対応して、前記加工歪層の面上の箇所で全加工歪量中の一部の加工歪量を解放させることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記加工歪を解放する工程は、前記加工歪層の表面上に対するレーザ光照射を行い解放させることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記レーザ光は、前記加工歪層の表面に対して同心円状、格子状、あるいはドット状に照射させることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記レーザ光は、前記半導体基板中央に対して点対称な形状で照射させることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記レーザ光を、前記加工歪層の表面から深さ５μｍ以内の範囲で発熱させる照射としたことを特徴とする。

また、この発明にかかる半導体装置は、半導体基板のおもて面上に前記半導体基板よりも線膨脹係数が小さい膜が成膜され、裏面が研削または研磨された前記半導体基板と、前記成膜により前記半導体基板のおもて面側に生じる反り量と、前記研削または研磨により前記半導体基板の裏面側に生じる反り量に対応して、前記半導体基板の裏面の加工表面に残留する加工歪層の一部の領域をレーザ照射して解放した加工歪層と、レーザ照射せずに加工歪を残した加工歪層と、を有することを特徴とする。

上述した発明によれば、半導体基板表面に対し研削または研磨により除去加工を行った後、該加工表面に残留による加工歪層の加工歪を部分的に解放し、半導体基板の反りを制御する。このとき加工歪は、加工面中の一部の面域で解放させる。あるいは、加工歪は該加工表面上各々の箇所で、全歪量中の一部の歪量を解放させる。加工歪は、例えば、加工表面へレーザ光を照射することにより解放され、同心円状、格子状、ドット状あるいは、基板中央に対して点対称な形状に照射され、該加工表面から深さ５μｍ以内の範囲で発熱させる。このように、半導体基板表面の加工歪層の加工歪を部分的に解放することで半導体基板に生じる凹凸の反りを容易に制御することができる。

本発明によれば、半導体基板の薄化や半導体装置の製造に伴う半導体基板の反りを容易に制御することができる。

図１は、実施の形態にかかる半導体装置の半導体基板を示す断面図である。図２は、半導体装置の形成に基づき凸形状に反った半導体基板を示す断面図である。図３は、半導体基板裏面の加工歪層の影響で凹形状に反った半導体基板を示す断面図である。図４は、実施の形態にかかる半導体装置の基板裏面の一部にレーザ照射を行った状態の半導体基板を示す断面図である。図５は、実施の形態にかかる半導体装置の基板裏面の一部にレーザ照射を行った後の状態の半導体基板を示す断面図である。図６は、実施の形態の半導体装置にかかる基板裏面にレーザ照射を行うパターン例を示す平面図である。図７は、実施の形態の半導体装置にかかる基板裏面にレーザ照射を行う他のパターン例を示す平面図である。図８は、縦型半導体装置が形成された半導体基板の断面図である。図９は、本発明の適用例としてプレーナＭＯＳゲート構造を有する半導体装置の一例を示す断面図である。

（実施の形態）
以下に添付図面を参照して、この発明の好適な実施の形態を詳細に説明する。図１は、実施の形態にかかる半導体装置の半導体基板を示す断面図、図２は、半導体装置の形成に基づき凸形状に反った半導体基板を示す断面図、図３は、半導体基板裏面の加工歪層の影響で凹形状に反った半導体基板を示す断面図である。

これらの図を用いて本発明による縦型半導体装置を説明する。パワー半導体である半導体基板１１は、上述した従来技術と同様の材料で構成され、同様のプロセスが施される。炭化珪素である半導体基板１１は、外径は３インチ、厚さは３５０μｍで、表面１１ａに半導体装置１２を形成する。その後＃１５００〜＃８０００のホイールにより研削加工を行い、基板裏面１１ｂから図１のＡ−Ａ’線の位置まで削り、１２０μｍに薄化される。このとき薄化により半導体基板１１は大きく反る。

半導体装置１２には様々なプロセスが施されるが、上述したようにシリコン酸化膜の影響が大きい場合、半導体装置１２だけの影響を考えると半導体基板１１は、図２のように凸形状に反る。その反り量は１９０μｍであった。一方、薄化加工により半導体基板１１の裏面１１ｂには加工歪層１３が残留し、該加工歪層１３だけの影響を考えると図３のように、半導体基板１１は、凹形状に反る。反り量は３６０μｍであった。

従って両者（図２および図３）の影響を合わせると、半導体基板１１は凹形状に１７０μｍ反る。従って、該加工歪層１３から凹反り量にして１９０μｍ分を残し、１７０μｍ分だけ歪を解放すれば、半導体基板１１の反りは相殺されることになる。本実施の形態では、該加工歪層１３の面の１７０／３６０＝４７．２％の面積部分にレーザ光を照射すればよく、照射面積で容易に反り量が制御できる。

図４は、実施の形態にかかる半導体装置の基板裏面の一部にレーザ照射を行った状態の半導体基板を示す断面図である。半導体基板１１の加工歪層１３には、レーザ照射により歪が解放される領域１３２と、解放されず歪が残る領域１３１が存在し、領域１３２の面積は加工歪層１３の面全体の４７．２％に相当する。

レーザ照射した加工歪層１３部分（領域１３２）は発熱し、表面温度が１２００〜２０００℃になると格子歪は緩和し、転位は結晶外へ移動するので加工歪は解放される。適用するレーザは例えば、ＫｒＦ、ＸｅＣｌエキシマレーザ、ＹＡＧレーザがあり、多光子吸収を利用するか、第三高調波を適用してもよい。なお、レーザ照射面に表面荒れなどが発生する場合、事前にカーボンスパッタなどにより該加工歪層１３の表面を被覆してもよい。

図５は、実施の形態にかかる半導体装置の基板裏面の一部にレーザ照射を行った後の状態の半導体基板を示す断面図である。半導体基板１１の表面の半導体装置１２による凸の反りと、半導体基板１１の裏面にレーザ光を照射せずに残した加工歪層１３による凹の反りとにより、半導体基板１１全体の反りを相殺させた状態が示されている。

上記以外の別の方法として、解放する歪量自身で反り量を制御することも可能である。歪の原因である転位は、加熱温度によりその移動速度が異なるため、加熱温度、加熱時間により解放する歪量を操作できる。具体的にはレーザ照射出力、照射時間を適切に設定すればよく、従来技術よりも容易に歪量が制御できる。

また半導体装置１２のプロセス条件が半導体基板１１全体で一様とすれば、半導体基板１１は一様な曲率で凸形状に反る。この場合、相殺させる加工歪層１３による反りも一様な曲率である必要がある。

図６は、実施の形態の半導体装置にかかる基板裏面にレーザ照射を行うパターン例を示す平面図である。図６に示すように、半導体基板１１全体に渡り、等照射ライン幅、等ピッチの格子形状でレーザ照射により、歪が解放される領域１３２にレーザ照射を行う。レーザの照射形状は図６に示した格子形状のほか、ドット状、あるいはウエハ中央に対して点対称な形状であってもよい。

図７は実施の形態の半導体装置にかかる基板裏面にレーザ照射を行う他のパターン例を示す平面図である。図７に示すように、ウェハの中央に対して同心円状にレーザ照射し、歪が解放される領域１３２の半径を変えて、レーザ光を照射せずに残した加工歪層１３１と歪が解放される領域１３２とを異なる半径で交互に配置してもよい。

以上のように、加工歪は半導体基板１１上の加工面中の一部の面積で解放される、あるいは、加工歪は加工表面上各々の箇所で、全歪量中の一部の歪量が解放される。このとき加工歪は、加工表面（歪が解放される領域１３２）へレーザ光を照射することにより解放されるので、レーザ光を照射する面積、あるいはレーザ光の照射出力、照射時間を制御することにより、容易に半導体基板１１の反りを制御できる。

またレーザ光は、同心円状、格子状、ドット状あるいは、基板中央に対して点対称な形状に照射されるので、半導体基板１１全面に渡り一様な曲率を持たせることができ、半導体基板１１全面に対して一様な反り制御が可能となる。

ここで、レーザ光は、照射した加工表面から深さ５μｍ以内の範囲で発熱させることで、加工歪層１３だけに集中的に熱を与えることができ、半導体基板１１等、他の部分に熱的影響を与えず、かつ効率的な反り制御が可能となる。

図９は、本発明の適用例としてプレーナＭＯＳゲート構造を有する半導体装置の一例を示す断面図である。図９に示すような縦型のＭＯＳＦＥＴにおいて、上記同様に半導体基板の反りを防ぐことができる。なお、本発明は、横型のＭＯＳＦＥＴの半導体装置や他の構造の半導体装置にも同様に適用できる。

図９に示すｎ⁺型炭化珪素基板３１のおもて面にはｎ型エピタキシャル層３２が形成される。ｎ型エピタキシャル層３２の不純物濃度は、ｎ⁺型炭化珪素基板３１の不純物濃度よりも低い。ｎ型エピタキシャル層３２の内部には、複数のｐ型領域３６が選択的に形成される。ｐ型領域３６は、ｎ型エピタキシャル層３２のｎ⁺型炭化珪素基板３１側に対して反対側の面に露出する。

ｎ型エピタキシャル層３２およびｐ型領域３６の表面にわたってｐ型領域３６より低濃度のｐ型ＳｉＣ層３７が形成される。ｐ型領域３６が形成されていないｎ型エピタキシャル層３２上のｐ型ＳｉＣ層３７に、深さ方向にｐ型ＳｉＣ層３７を貫通し、ｎ型エピタキシャル層３２に達するｎ型領域３３が形成される。ｎ型エピタキシャル層３２およびｎ型領域３３は、ｎ型ドリフト領域である。ｎ型領域３３の不純物濃度は、ｎ型エピタキシャル層３２よりも高いのが望ましい。

ｐ型ＳｉＣ層３７の内部には、互いに接するようにｎ⁺ソース領域３４およびｐ⁺型コンタクト領域３５が形成される。ｎ⁺ソース領域３４およびｐ⁺型コンタクト領域３５は、ｐ型ＳｉＣ層３７のｐ型領域３６側に対して反対側の面に露出する。ｎ⁺ソース領域３４は、ｎ型領域３３と離れて形成される。ｐ⁺型コンタクト領域３５は、ｎ⁺ソース領域３４のｎ型領域３３側に対して反対側に位置する。ｐ⁺型コンタクト領域３５の不純物濃度は、ｐ型ＳｉＣ層３７の不純物濃度よりも高い。

ｐ型ＳｉＣ層３７のｎ⁺ソース領域３４、ｐ⁺型コンタクト領域３５およびｎ型領域３３を除く部分は、ｐ型領域３６と共にｐ型ベース領域となる。ｎ⁺ソース領域３４とｐ⁺型コンタクト領域３５との表面には、ソース電極３８が形成される。隣り合うｎ⁺ソース領域３４の間のｐ型ＳｉＣ層３７とｎ型領域３３との表面には、ゲート絶縁膜１２を介してゲート電極１３が形成される。ゲート電極１３は、図示省略する層間絶縁膜によって、ソース電極３８と電気的に絶縁される。また、ｎ⁺型炭化珪素基板３１の裏面には、ｎ⁺型炭化珪素基板３１に接するドレイン電極３９が形成される。

上記のように、ｎ⁺型炭化珪素基板３１の主面側に半導体装置を形成する場合、ｎ⁺型炭化珪素基板３１の裏面側全体に渡り、上述した条件（例えば、照射ライン幅、等ピッチの格子形状でレーザ照射）により、部分的に（図４に示した歪が解放される領域１３２に相当する位置）レーザ照射を行えばよい。

以上説明した実施の形態によれば、シリコン半導体装置、あるいは炭化珪素などのワイドバンドギャップ半導体装置等において、半導体基板１１の反りを抑制することができる。半導体基板１１を用いた半導体装置の製作過程では、基板上に様々な手法で成膜あるいはイオン注入などのプロセスが施されるため、膜中あるいは基板表面に応力が発生するが、この応力に応じて加工歪層１３の一部に反りに応じた面積、あるいはレーザ光の照射出力、照射時間を制御することにより、容易に半導体基板１１の反りを抑制できるようになる。

以上のように、本発明にかかる半導体装置及びその製造方法は、半導体基板としてシリコン半導体、あるいは炭化珪素などのワイドバンドギャップ半導体に適用でき、いずれにおいても半導体装置の作成を行う半導体基板に用いて好適である。

１１半導体基板
１１ａ半導体基板の表面
１１ｂ半導体基板の裏面
１２半導体装置
１３加工歪層
１３１レーザ照射されずに残った加工歪層
１３２レーザ照射され解放された加工歪層

Claims

半導体基板のおもて面上に前記半導体基板よりも線膨脹係数が小さい膜を形成する成膜工程と、
前記半導体基板の裏面を研削または研磨して除去する工程と、
前記除去を行った後の前記半導体基板の裏面の加工表面に残留する加工歪層の加工歪を解放させる工程と、を含み、
前記加工歪を解放する工程では、前記成膜工程により前記半導体基板のおもて面側に生じる反り量と、前記除去する工程により前記半導体基板の裏面側に生じる反り量に対応して、前記半導体基板の前記加工歪層を部分的に解放させる、
ことを特徴とする半導体装置の製造方法。
前記加工歪を解放する工程は、前記半導体基板のおもて面側と裏面側に生じる反り量に対応して、前記加工歪層の一部の面域に対し、前記加工歪を解放させることを特徴とする請求項１に記載の半導体装置の製造方法。
前記加工歪を解放する工程は、前記半導体基板のおもて面側と裏面側に生じる反り量に対応して、前記加工歪層の面上の箇所で全加工歪量中の一部の加工歪量を解放させることを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記加工歪を解放する工程は、前記加工歪層の表面上に対するレーザ光照射を行い解放させることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
前記レーザ光は、前記加工歪層の表面に対して同心円状、格子状、あるいはドット状に照射させることを特徴とする請求項４に記載の半導体装置の製造方法。
前記レーザ光は、前記半導体基板中央に対して点対称な形状で照射させることを特徴とする請求項４または５に記載の半導体装置の製造方法。
前記レーザ光を、前記加工歪層の表面から深さ５μｍ以内の範囲で発熱させる照射としたことを特徴とする請求項４〜６のいずれか一つに記載の半導体装置の製造方法。
半導体基板のおもて面上に前記半導体基板よりも線膨脹係数が小さい膜が成膜され、裏面が研削または研磨された前記半導体基板と、
前記成膜により前記半導体基板のおもて面側に生じる反り量と、前記研削または研磨により前記半導体基板の裏面側に生じる反り量に対応して、前記半導体基板の裏面の加工表面に残留する加工歪層の一部の領域をレーザ照射して解放した加工歪層と、レーザ照射せずに加工歪を残した加工歪層と、
を有することを特徴とする半導体装置。