JP6212434B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、より特定的には、半導体基板の加熱処理の時間をより短縮することが可能な半導体装置の製造方法に関する。
従来、シリコン(Si)などの半導体基板への不純物ドーピングや半導体基板上の成膜には、静電吸着力により半導体基板を吸着保持する静電チャックが用いられている。静電チャックとしては、たとえば特開2001−152335号公報(特許文献1)において、半導体基板の温度調整のためのヒータと一体に構成されたものが開示されている。上記特許文献1では、ヒータに通電して静電チャックを所定温度に加熱した状態で基板が静電チャック上の所定位置に載置される。そして、静電チャック電源を起動し、基板温度が所定の基準温度に到達するまで、吸着電極に対する印加電圧を累積的に増加させる。
特開2001−152335号公報
半導体基板を静電チャック上に固定して加熱処理する装置(たとえばイオン注入装置や成膜装置など)では、基板固有の反り形状などに起因して静電チャックから基板への熱伝導が不均一となり、静電チャック上に載置された基板の反りが大きくなる。このように反りが増大した基板を吸着保持することは困難であるため、当該反りを解消するために長い安定化時間を要し、その結果加熱処理の時間が長くなるという問題がある。特に、炭化珪素基板は結晶の面方位に依存して固有の反り形状を有しているため、上記問題がより顕著である。
そこで、本発明の一態様に係る半導体装置の製造方法では、半導体基板の加熱処理の時間をより短縮することを目的とする。
本発明の一態様に係る半導体装置の製造方法は、半導体基板を準備する工程と、半導体基板を固定部材上に固定して半導体基板を加熱処理する加熱工程と、固定部材上に固定され、加熱処理された半導体基板を処理する工程とを備えている。加熱工程は、半導体基板の外周領域と、固定部材において外周領域と対向する外周部分との間に吸着力を発生させる外周側チャッキング工程と、外周側チャッキング工程の開始後に開始され、半導体基板の内周領域と、固定部材において内周領域と対向する内周部分との間に吸着力を発生させる内周側チャッキング工程とを含んでいる。
本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の加熱処理の時間をより短縮することができる。
本発明の一態様に係る半導体装置の製造方法を概略的に示すフローチャートである。 本発明の一態様に係る半導体装置の製造方法の工程(S10)を説明するための概略図である。 本発明の一態様に係る半導体装置の製造方法の工程(S21)を説明するための概略図である。 本発明の一態様に係る半導体装置の製造方法に用いられる静電チャックの構造の一態様を示す概略平面図である。 本発明の一態様に係る半導体装置の製造方法に用いられる静電チャックの他の態様を示す概略平面図である。 本発明の一態様に係る半導体装置の製造方法に用いられる静電チャックのさらに他の態様を示す概略平面図である。 本発明の一態様に係る半導体装置の製造方法の工程(S22)を説明するための概略図である。 本発明の一態様に係る半導体装置の製造方法の工程(S23)を説明するための概略図である。 本発明の一態様に係る半導体装置の製造方法の工程(S22)および(S23)における時間と基板温度との関係を示すグラフである。 本発明の一態様に係る半導体装置の製造方法の工程(S30)を説明するための概略図である。 本発明の他の態様に係る半導体装置の製造方法に用いられる真空チャックの構造の一態様を示す概略平面図である。 本発明の他の態様に係る半導体装置の製造方法の工程(S21)を説明するための概略図である。 本発明の他の態様に係る半導体装置の製造方法の工程(S22)を説明するための概略図である。 本発明の他の態様に係る半導体装置の製造方法の工程(S23)を説明するための概略図である。
[本発明の実施形態の説明]
最初に本発明の実施形態を列記して説明する。
(1)本発明の一態様に係る半導体装置の製造方法は、半導体基板(SiC基板10)を準備する工程と、半導体基板を固定部材(静電チャック20,真空チャック30)上に固定して半導体基板を加熱処理する加熱工程と、固定部材上に固定され、加熱処理された半導体基板を処理する工程とを備えている。加熱工程は、半導体基板の外周領域12と、固定部材において外周領域12と対向する外周部分22との間に吸着力を発生させる外周側チャッキング工程と、外周側チャッキング工程の開始後に開始され、半導体基板の内周領域11と、固定部材において内周領域11と対向する内周部分21との間に吸着力を発生させる内周側チャッキング工程とを含んでいる。
上記半導体装置の製造方法では、外周領域12の吸着開始後に内周領域11の吸着が開始され、半導体基板が固定部材上に固定されて加熱処理される。これにより、半導体基板の外周領域12をより確実に固定部材に吸着保持することができるため、半導体基板を固定部材上に載置した際に基板の反りの発生を抑制することができる。そのため、半導体基板を固定部材上に載置した後から反りが解消するまでの長時間の安定化時間が必要なくなり、結果として加熱処理の時間をより短縮することができる。
(2)上記半導体装置の製造方法において、内周側チャッキング工程は、外周領域12における半導体基板(SiC基板10)の温度が、加熱工程での熱処理温度T0の30%以上の温度T1にまで到達した後に開始される。
半導体基板の外周領域12の温度が上記温度T1に到達する前に内周側チャッキング工程が開始される場合、半導体基板の反りの発生を十分に抑制することが困難になる。そのため、内周側チャッキング工程は、外周領域12の温度が上記熱処理温度T0の30%以上の温度に到達した後に開始されることが好ましく、上記熱処理温度T0の40%以上の温度に到達した後に開始されることがより好ましい。
(3)上記半導体装置の製造方法において、上記準備する工程では、炭化珪素からなり、(0001)面を含む第1主面(主面10a)と、(000−1)面を含む第2主面(主面10b)とを有する半導体基板(SiC基板10)が準備される。加熱工程では、第2主面が固定部材(静電チャック20,真空チャック30)側に向いた状態で半導体基板が固定部材上に固定される。
SiC基板10は、主面10aから主面10bに向かう厚み方向において中央部が凸状に変形した固有の反りを有する。そのため、主面10bを固定部材側に向けてSiC基板10を載置した場合、内周領域11が載置面23と接触して外周領域12が載置面23から離れた状態(下に凸の状態)となる。この場合、固定部材からSiC基板10への熱伝導が不均一となり、外周領域12が載置面23からより大きく離れるようにSiC基板10が反る場合がある。これに対して、上述のように外周領域12の吸着開始後に内周領域11の吸着を開始してSiC基板10を固定することにより、SiC基板10における反りの増大を抑制して加熱処理の時間の短縮を図ることができる。
ここで、「(000−1)面を含む第2主面が固定部材側に向いた状態」とは、(000−1)面からなる第2主面が固定部材側に向いた状態、および(000−1)面に対して所定の(たとえば10°以下の)オフ角を有する第2主面が固定部材側に向いた状態などが含まれる。
(4)上記半導体装置の製造方法において、固定部材は、半導体基板(SiC基板10)との間に静電吸着力を発生させて半導体基板を固定する静電チャック20を含み、好ましくは上記固定部材は静電チャック20である。
これにより、静電吸着力を利用して半導体基板を固定部材上においてより強固に固定することができる。
(5)上記半導体装置の製造方法において、外周側チャッキング工程では、静電チャック20の外周部分22に配置された外周側吸着電極20Aに電圧を印加することにより、外周領域12と外周部分22との間に静電吸着力を発生させる。内周側チャッキング工程では、静電チャック20の内周部分21に配置された内周側吸着電極20Bに電圧を印加することにより、内周領域11と内周部分21との間に静電吸着力を発生させる。外周側吸着電極20Aおよび内周側吸着電極20Bには異なる極性の電圧が印加される。
これにより、ジョンソン・ラーベック力を利用して、半導体基板を固定部材上においてさらに強固に固定することができる。なお、上述のように外周側吸着電極20Aおよび内周側吸着電極20Bに異なる極性の電圧が印加される場合に限定されず、同じ極性の電圧が印加されてもよい。
(6)上記半導体装置の製造方法において、固定部材は、半導体基板(SiC基板10)との間に真空吸着力を発生させて半導体基板を固定する真空チャック30を含み、好ましくは上記固定部材は真空チャック30である。
これにより、真空吸着力を利用して半導体基板を固定部材上において一層強固に固定することができる。
(7)上記半導体装置の製造方法において、上記準備する工程では、100mm以上の径を有する半導体基板(SiC基板10)が準備される。
大口径のSiC基板10は反り量が大きいため、固定部材上に載置された際に発生する基板の反りがより大きくなる。そのため、SiC基板10の径が100mm以上である場合には、外周領域12の吸着開始後に内周領域11の吸着を開始して基板の反りの発生を抑制することが好ましい。
(8)上記半導体装置の製造方法において、上記準備する工程では、550μm以下(好ましくは400μm以下、より好ましくは300μm以下)の厚みを有する半導体基板(SiC基板10)が準備される。
厚みが小さいSiC基板10は反り量が大きいため、固定部材上に載置された際に発生する基板の反りがより大きくなる。そのため、SiC基板の厚みが550μm以下である場合には、外周領域12の吸着開始後に内周領域11の吸着を開始して基板の反りの発生を抑制することが好ましい。
(9)上記半導体装置の製造方法において、上記処理する工程では、半導体基板(SiC基板10)に対してイオン注入が実施されてもよい。これにより、イオン注入処理の時間をより短縮することができる。
なお、「上記半導体基板を処理する工程」としてイオン注入が実施される場合に限定されず、たとえば酸化膜、窒化膜、金属膜および半導体膜などの成膜処理、酸化膜、窒化膜、金属膜および半導体膜などのエッチング処理、有機物除去などのアッシング、または熱処理のためのアニール処理などが実施されてもよい。これにより、各々の処理時間を短縮することができる。
[本発明の実施形態の詳細]
次に、本発明の実施形態に係る半導体装置の製造方法の具体例を、以下に図面を参照しつつ説明する。本明細書中においては、個別面を()、集合面を{}でそれぞれ示す。また、負の指数については、結晶学上、”−”(バー)を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
(実施形態1)
まず、本発明の一態様である実施形態1に係る半導体装置の製造方法について説明する。図1を参照して、まず工程(S10)として半導体基板準備工程が実施される。この工程(S10)では、図2を参照して、たとえばポリタイプが4H型である炭化珪素(SiC)インゴット(図示しない)を所定厚みにスライスすることにより、SiC基板10(半導体基板)が得られる。SiC基板10は、(0001)面(シリコン面)である主面10a(第1主面)と、当該主面10aと反対側の(000−1)面(カーボン面)である主面10b(第2主面)とを有している。
SiC基板10の厚みは550μm以下であり、好ましくは400μm以下であり、より好ましくは300μm以下である。SiC基板10の直径は100mm以上(4インチ以上)であり、好ましくは150mm以上(6インチ以上)である。
SiC基板10は、主面10aから主面10bに向かう厚み方向において中央部が凸状に反った形状を有し、反り量は基板厚み以下である。なお、SiC基板10の反り量は、厚み方向における最高点と最低点との間の長さh1により定義される。
この工程(S10)で準備される半導体基板はSiC基板10に限定されず、ワイドバンドギャップ半導体(シリコンよりもバンドギャップが大きい半導体)からなる他の半導体基板が準備されてもよい。ワイドバンドギャップ半導体の例としては、炭化珪素の他に窒化ガリウム(GaN)やダイヤモンドなどが挙げられる。
次に、工程(S20)として半導体基板加熱工程が実施される。この工程(S20)では、以下に説明する工程(S21)〜(S23)が順に実施され、SiC基板10が静電チャック20上に固定されて所定の処理温度に達するまで加熱処理される。
まず、工程(S21)として半導体基板載置工程が実施される。この工程(S21)では、図3を参照して、SiC基板10がたとえばイオン注入装置(図示しない)内に搬入され、静電チャック20の載置面23上に載置される。このとき、主面10bが載置面23側に向いた状態でSiC基板10が静電チャック20上に載置される。これにより、内周領域11が載置面23と接触し、外周領域12が載置面23から離れた状態でSiC基板10が載置面23上に載置される。
静電チャック20は、たとえば窒化硼素(p−BN)などのセラミック基材の内部にカーボン製のヒータ(図示しない)および静電吸着用電極(外周側吸着電極20Aおよび内周側吸着電極20B)を配置して構成されている。当該セラミック基材の表面上には窒化硼素などのセラミック材料からなるコーティング層が形成されており、また載置面23には基板の密着性を向上させるために研磨などの平滑化処理が施されている。ヒータおよび静電吸着用電極は電源(図示しない)と接続されている。そして、ヒータおよび静電吸着用電極のそれぞれに通電することで、SiC基板10を静電吸着力により載置面23上に固定するとともに加熱処理することが可能となっている。
図4〜図6は、静電チャック20の載置面23の上方から見た平面図である。図4を参照して、静電チャック20には、円形状を有する内周側吸着電極20Bと、環形状を有するとともに内周側吸着電極20Bを取り囲むように配置された外周側吸着電極20Aとが配置されている。外周側吸着電極20Aおよび内周側吸着電極20Bには同じ極性の電圧を印加可能となっていてもよいし、異なる極性の電圧を印加可能となっていてもよい。なお、内周側吸着電極20Bおよび外周側吸着電極20Aの大きさや位置は、図4に例示したものに限定されない。たとえば、内周側吸着電極20Bは静電チャック20において中央部から半径の1/3以内の領域に配置され、外周側吸着電極20Aは静電チャック20において中央部から半径の1/3以内の領域よりも径方向外側に位置する領域に配置されていてもよい。また、外周側吸着電極20AによるSiC基板10の吸着効果をより向上させる観点からは、内周側吸着電極20Bは静電チャック20において中央部から半径の3/4以内の領域に配置され、外周側吸着電極20Aは静電チャック20において中央部から半径の3/4以内の領域よりも径方向外側に位置する領域に配置されていてもよい。
図5を参照して、外周側吸着電極20Aは、周方向において複数の電極に分割(たとえば4分割)されていてもよい。このとき、隣り合う電極には同じ極性の電圧を印加可能となっていてもよいし、異なる極性の電圧を印加可能となっていいてもよい。また、図6を参照して、外周側吸着電極20Aおよび内周側吸着電極20Bは、それぞれ径方向において複数の電極に分割(たとえば2分割)されていてもよい。
次に、工程(S22)および(S23)としてのチャッキング工程が実施される。この工程では、以下に説明するように外周側チャッキング工程(S22)および内周側チャッキング工程(S23)が時間差を設けてそれぞれ実施される。まず、工程(S22)では、図7を参照して、静電チャック20の外周部分22に配置された外周側吸着電極20Aに対して所定の電圧が印加される。これにより、図7中矢印に示すように、SiC基板10の外周領域12と静電チャック20の外周部分22との間に静電吸着力が発生してSiC基板10が固定される。
また、上記工程(S22)と並んで工程(S23)が実施される。この工程(S23)では、図8を参照して、上記外周側チャッキング工程(S22)の開始後、静電チャック20の内周部分21に配置された内周側吸着電極20Bに対して所定の電圧が印加される。これにより、図8中矢印に示すように、外周側吸着電極20Aによる静電吸着力に加えて、SiC基板10の内周領域11と静電チャック20の内周部分21との間に静電吸着力が発生してSiC基板10が固定される。
ここで、外周側チャッキング工程(S22)の開始後に内周側チャッキング工程(S23)が開始されるタイミングについて、図9を参照して説明する。図9は、工程(S22)および(S23)において、SiC基板10の内周領域11の温度(A)および外周領域12の温度(B)の時間変化を示すグラフである。図9のグラフ中、横軸は時間を示し、縦軸は基板温度を示している。また図9のグラフ中、t0は外周側吸着電極20Aへの電圧印加の開始時点を示し、t1は内周側吸着電極20Bへの電圧印加の開始時点を示している。
図9を参照して、内周側吸着電極20Bへの電圧印加は、外周領域12におけるSiC基板10の温度が、半導体基板加熱工程(S20)での熱処理温度T0の30%以上(好ましくは40%以上)の温度T1にまで到達した後に開始される。ここで、外周領域12の温度は、SiC基板10の外周部から径方向内側に半径の20%の距離にある領域の温度である。この温度は、たとえば熱電対を有する接触式の温度センサや、放射温度計を有する非接触式の温度センサを用いて測定することができる。また、外周領域12の温度は、1点の測定点において測定された値であってもよいし、複数の測定点で測定されたときの平均値であってもよい。また、外周側吸着電極20Aおよび内周側吸着電極20Bに対する電圧は、電圧値が段階的に増加するように印加されてもよいし、一度に目標の電圧値となるように印加されてもよい。
図8を参照して、工程(S22)および(S23)では、外周側吸着電極20Aおよび内周側吸着電極20Bに対して異なる極性の電圧が印加されてもよいし、同じ極性の電圧が印加されてもよい。また、図5を参照して、外周側吸着電極20Aが周方向に分割された場合には、各々の外周側吸着電極20Aに対して同じ極性の電圧が印加されてもよいし、隣り合う外周側吸着電極20Aに対して異なる極性の電圧が印加されてもよい。また、図6を参照して、外周側吸着電極20Aおよび内周側吸着電極20Bのそれぞれが径方向に複数に分割された場合には、外周側チャッキング工程(S21)および内周側チャッキング工程(S22)のそれぞれがさらに複数の工程に分けて実施されてもよい。
上記工程(S21)〜(S23)が実施されることにより、SiC基板10が静電チャック20の載置面23上に固定される。そして、SiC基板10が所定の処理温度に達するまで加熱処理される。
次に、工程(S30)としてイオン注入工程が実施される。この工程(S30)では、図10を参照して、上記工程(S20)において静電チャック20上に固定され、所定の処理温度に達するまで加熱処理されたSiC基板10に対してイオン注入が実施される。より具体的には、SiC基板10のエピタキシャル成長層(図示しない)内に、たとえばアルミニウム(Al)やホウ素(B)などのp型不純物あるいはリン(P)などのn型不純物が注入される(図10中矢印)。これにより、当該エピタキシャル成長層内においてp型やn型の不純物領域が形成される。
次に、工程(S40)として搬出工程が実施される。この工程(S40)では、まず、外周側吸着電極20Aおよび内周側吸着電極20Bに印加される電圧の極性を反転させ、それぞれの静電吸着力を低減させる。そして、吸着電極およびヒータへの通電が停止された後、SiC基板10が静電チャック20から搬出される。
上記工程(S10)〜(S40)が完了した後、SiC基板10上にゲート絶縁膜、ゲート電極、層間絶縁膜、ソース/ドレイン電極および配線などを形成することにより、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置が完成し、本実施形態に係る半導体装置の製造方法が完了する。なお、上記半導体装置の製造方法はMOSFETの製造プロセスに限定されず、たとえばダイオードやIGBT(Insulated Gate Bipolar Transistor)などの他の半導体装置の製造プロセスにおいても同様に適用可能である。
(実施形態2)
次に、本発明の他の態様である実施形態2に係る半導体装置の製造方法について説明する。本実施形態に係る半導体装置の製造方法は、基本的には上記実施形態1に係る半導体装置の製造方法と同様の工程により実施され、かつ同様の効果を奏する。しかし、本実施形態に係る半導体装置の製造方法は、工程(S20)におけるSiC基板10の固定方式において上記実施形態1とは異なっている。
図11は、工程(S20)において固定部材として用いられる真空チャック30の平面構造を示している。図11を参照して、真空チャック30はSiC基板10を載置するための載置面30aを有し、当該載置面30aには複数の吸着孔30bが設けられている。SiC基板10は、吸着孔30bを介して真空吸着力により載置面30a上で固定される。また、真空チャック30には外周側吸着領域33および内周側吸着領域34が設けられており、これらの領域では互いに異なるタイミングで真空吸着力を発生させることができる。
図12を参照して、まず工程(S21)では、真空チャック30の載置面30a上にSiC基板10が載置される。次に工程(S22)では、図13を参照して、真空チャック30の外周側吸着領域33においてSiC基板10との間に真空吸着力を発生させる。これにより、図13中矢印に示すように、SiC基板10の外周領域12と真空チャック30の外周部分32との間に真空吸着力が発生してSiC基板10が固定される。
また、上記工程(S22)と並んで工程(S23)が実施される。この工程(S23)は、図14を参照して、上記工程(S22)の開始後、真空チャック30の内周側吸着領域34においてSiC基板10との間に真空吸着力を発生させる。これにより、これにより、図14中矢印に示すように、外周側吸着領域33における真空吸着力に加えて、SiC基板10の内周領域11と真空チャック30の内周部分31との間に真空吸着力が発生してSiC基板10が固定される。このように、本実施形態では真空吸着力によりSiC基板10が真空チャック30の載置面30a上に固定され、所定の処理温度に達するまで加熱処理される。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の一態様の半導体装置の製造方法は、半導体基板の加熱処理の時間をより短縮することが要求される半導体装置の製造方法において、特に有利に適用され得る。
10 炭化珪素(SiC)基板
10a,10b 主面
11 内周領域
12 外周領域
20 静電チャック
20A 外周側吸着電極
20B 内周側吸着電極
23,30a 載置面
21,31 内周部分
22,32 外周部分
30 真空チャック
30b 吸着孔
33 外周側吸着領域
34 内周側吸着領域
h1 長さ

Claims (9)

  1. 半導体基板を準備する工程と、
    前記半導体基板を固定部材上に固定して前記半導体基板を加熱処理する加熱工程と、
    前記固定部材上に固定され、前記加熱処理された前記半導体基板を処理する工程とを備え、
    前記加熱工程は、
    前記半導体基板の外周領域と、前記固定部材において前記外周領域と対向する外周部分との間に吸着力を発生させる外周側チャッキング工程と、
    前記外周側チャッキング工程の開始後に開始され、前記半導体基板の内周領域と、前記固定部材において前記内周領域と対向する内周部分との間に吸着力を発生させる内周側チャッキング工程とを含む、半導体装置の製造方法。
  2. 前記内周側チャッキング工程は、前記外周領域における前記半導体基板の温度が、前記加熱工程での熱処理温度の30%以上の温度にまで到達した後に開始される、請求項1に記載の半導体装置の製造方法。
  3. 前記準備する工程では、炭化珪素からなり、(0001)面を含む第1主面と、(000−1)面を含む第2主面とを有する前記半導体基板が準備され、
    前記加熱工程では、前記第2主面が前記固定部材側に向いた状態で前記半導体基板が前記固定部材上に固定される、請求項1または請求項2に記載の半導体装置の製造方法。
  4. 前記固定部材は、前記半導体基板との間に静電吸着力を発生させて前記半導体基板を固定する静電チャックを含む、請求項1〜請求項3のいずれか1項に記載の半導体装置の製造方法。
  5. 前記外周側チャッキング工程では、前記静電チャックの前記外周部分に配置された外周側吸着電極に電圧を印加することにより、前記外周領域と前記外周部分との間に静電吸着力を発生させ、
    前記内周側チャッキング工程では、前記静電チャックの前記内周部分に配置された内周側吸着電極に電圧を印加することにより、前記内周領域と前記内周部分との間に静電吸着力を発生させ、
    前記外周側吸着電極および前記内周側吸着電極には、異なる極性の電圧が印加される、請求項4に記載の半導体装置の製造方法。
  6. 前記固定部材は、前記半導体基板との間に真空吸着力を発生させて前記半導体基板を固定する真空チャックを含む、請求項1〜請求項3のいずれか1項に記載の半導体装置の製造方法。
  7. 前記準備する工程では、100mm以上の径を有する前記半導体基板が準備される、請求項1〜請求項6のいずれか1項に記載の半導体装置の製造方法。
  8. 前記準備する工程では、550μm以下の厚みを有する前記半導体基板が準備される、請求項1〜請求項7のいずれか1項に記載の半導体装置の製造方法。
  9. 前記処理する工程では、前記半導体基板に対してイオン注入が実施される、請求項1〜請求項8のいずれか1項に記載の半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9716006B2 (en) * 2014-07-30 2017-07-25 Mitsubishi Electric Corporation Semiconductor device manufacturing method and semiconductor device
JP6996251B2 (ja) * 2017-11-22 2022-01-17 大日本印刷株式会社 基板保持装置及びパターン形成装置
JP7101029B2 (ja) * 2018-04-12 2022-07-14 東京エレクトロン株式会社 静電チャック、基板処理装置、及び、基板保持方法
KR102639158B1 (ko) 2019-07-23 2024-02-22 삼성전자주식회사 웨이퍼 처리 장치 및 이를 이용한 웨이퍼 처리 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60127935A (ja) * 1983-12-14 1985-07-08 Fujitsu Ltd ウエハ−チヤツク
JPH1086085A (ja) * 1996-09-19 1998-04-07 Dainippon Screen Mfg Co Ltd 基板吸着装置および基板吸着方法
JP4330737B2 (ja) 1999-11-24 2009-09-16 株式会社アルバック 真空処理方法
JP2006005095A (ja) * 2004-06-16 2006-01-05 Ngk Insulators Ltd 基板加熱装置とその製造方法
TW201005825A (en) * 2008-05-30 2010-02-01 Panasonic Corp Plasma processing apparatus and method
US8336188B2 (en) * 2008-07-17 2012-12-25 Formfactor, Inc. Thin wafer chuck
US7957118B2 (en) * 2009-04-30 2011-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-zone electrostatic chuck and chucking method
JP5665679B2 (ja) * 2011-07-14 2015-02-04 住友重機械工業株式会社 不純物導入層形成装置及び静電チャック保護方法
CN103065997B (zh) * 2011-10-19 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶圆承载设备及晶圆承载的方法
JP5382103B2 (ja) * 2011-12-19 2014-01-08 富士通セミコンダクター株式会社 基板検知方法
JP5868228B2 (ja) * 2012-03-12 2016-02-24 住友重機械工業株式会社 基板保持装置及び基板保持方法
KR20130136794A (ko) * 2012-06-05 2013-12-13 삼성전자주식회사 반도체 테스트 장비 및 이를 이용한 반도체 소자 테스트 방법

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