JP5550738B2 - 炭化珪素半導体素子の製造方法 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 105
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 104
- 238000000034 method Methods 0.000 title claims description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims description 130
- 238000000227 grinding Methods 0.000 claims description 44
- 230000008569 process Effects 0.000 claims description 43
- 230000004913 activation Effects 0.000 claims description 11
- 230000001678 irradiating effect Effects 0.000 claims description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 1
- 239000002344 surface layer Substances 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 18
- 229910021332 silicide Inorganic materials 0.000 description 16
- 230000035882 stress Effects 0.000 description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 15
- 238000004381 surface treatment Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 12
- 230000008859 change Effects 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 8
- 238000005498 polishing Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000003746 surface roughness Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000004 low energy electron diffraction Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000002128 reflection high energy electron diffraction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 238000003917 TEM image Methods 0.000 description 1
- 239000006061 abrasive grain Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002003 electron diffraction Methods 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02013—Grinding, lapping
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0485—Ohmic electrodes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7847—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate using a memorization technique, e.g. re-crystallization under strain, bonding on a substrate having a thermal expansion coefficient different from the one of the region
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Description
本発明は、炭化珪素で構成される半導体素子の製造方法に関するものである。
炭化珪素半導体素子は、炭化珪素（ＳｉＣ）の優れた材料物性から、半導体動作時の抵抗値を珪素（Ｓｉ）半導体素子よりも低くすることができる。ＳｉＣ半導体素子の分野では、低損失モジュールの実現を目指して、素子の開発が進められている。
ＳｉＣ半導体素子の中でも、特に、動作時にキャリアがＳｉＣ基板を通過して縦方向に走行する素子を作製する場合を考える。この種の半導体素子製造におけるコンタクト電極形成方法においては、まずＳｉＣ基体の表面に各領域を形成する。次に、裏面側に全面を覆う態様でコンタクト電極膜を成膜する。その後、コンタクト電極膜とＳｉＣとの間にオーミックコンタクトを得るために、高温熱処理を行い、コンタクト電極膜とＳｉＣ基体の界面でシリサイド膜を形成させる。
ＳｉＣはその材料物性から、オーミックコンタクトを得るための高温熱処理温度がＳｉに比べて非常に高い。この熱処理工程において、コンタクト電極膜とＳｉＣ基体、シリサイド膜とＳｉＣ基体との熱膨張係数の差異に起因して内部応力が印加され、熱処理後ウエハに大きな反りが発生する。
この反りを緩和させる方法を開示した文献として、例えば特許文献１、２が知られている。特許文献１において、基板は、基板表面に所望の半導体素子を形成するための領域を有している。基板裏側には略全面にわたって同面を被覆するコンタクト電極膜が設けられている。コンタクト電極膜は、基板裏面の略全面にわたって細分化される態様でパターニングされている。このパターニングにより、高温熱処理によって発生する膜応力が緩和されるため、ウエハの反りは軽減する。
特許文献１で示した発明に拠れば、裏面コンタクト電極膜をパターニングすることで、高温熱処理によって発生する膜応力を緩和している。この発明では、基板の反りは軽減できるが、高温熱処理後の反りを調節する際、パターニングを変更する必要がある。また、高温熱処理後に発生する反りを緩和できたとしても、その後の工程で発生する膜応力、特に表面のショットキ電極膜成膜時に発生する膜応力は、再びウエハに大きな反りを発生させる。
本発明では、ＳｉＣ半導体素子作製工程に基板薄板化を導入した際、研削面に形成される加工変質層の少なくとも一部を除去することでウエハの反り量を制御し、その後の裏面及び表面の電極形成工程で発生するウエハの反り量を、製造プロセスに影響しない値まで軽減させることを目的とする。
本願に関わる炭化珪素半導体素子の製造方法は、凸状に反っている炭化珪素基体の第１主面に活性化領域を形成する工程と、前記活性化領域の形成された前記炭化珪素基体を前記第１主面に対向する第２主面から研削する工程と、前記研削され第２主面を凸にして反った炭化珪素基体を前記第２主面から除去加工し、反りを軽減する工程と、前記反りが軽減され第１主面を凸にして反った炭化珪素基体の前記第２主面に裏面電極を形成する工程と、前記裏面電極の形成された炭化珪素基体の前記第１主面に表面電極を形成する工程を備えているものである。
本発明を適用することにより、基板薄板化後のプロセスにおいて発生するウエハの反り量を軽減する効果が得られる。そのため、ＳｉＣ半導体素子の製造プロセスにおいて反りの影響を抑制することが可能となる。
本発明に最適なＳｉＣ半導体素子の構造として、ＳｉＣを用いたショットキーバリアダイオード（ＳＢＤ：Schottky Barrier diode）を例にとって説明する。ＳＢＤは、一般のダイオードと異なり、金属と半導体との接触が大きな役割を果たす。図１に、ＳｉＣ−ＳＢＤの断面図を示す。ＳｉＣ基板１０は、第１主面の面方位が＜０００１＞シリコン面から４°または８°オフした、４Ｈのポリタイプを有するｎ型低抵抗基板である。第１主面上にはｎ型のＳｉＣエピタキシャル層（ドリフト層）２０が形成されている。エピタキシャル層２０の濃度及び膜厚は、想定する耐圧によって異なるが、例えば、５×１０１５個ｃｍ−３と１０μｍである。ＳｉＣ基板１０とエピタキシャル層２０を合わせてＳｉＣ基体１１と呼ぶことにする。
エピタキシャル層２０の表面側には、ある幅だけ離間した部位に、アルミニウム（Ａｌ）をｐ型不純物として含有するｐ型のイオン注入領域（活性化領域）３０が形成されている。イオン注入領域３０は上面から見ると、ある幅を持ったリング状をしている。Ａｌイオンの注入量は例えば、５×１０１７個ｃｍ−３である。耐圧を上げるため、イオン注入領域３０の外側にもう一つリング状のＪＴＥ（Junction Termination Extension）領域３１を設ける場合もある。ＪＴＥなどのエッジターミネーションは表面での電界強度を緩和するために、素子の周辺部に施される。
ショットキ領域４０は、イオン注入領域３０に囲まれたエピタキシャル層２０の表面側に形成されている。ショットキ領域４０の表面上には、イオン注入領域３０に周辺をはみ出すようにショットキ電極５０が形成されている。ショットキ電極５０に用いる材料として、Ｔｉ、Ｗ、Ｍｏ、Ｃｒ等がある。ショットキ電極５０の上面には、配線電極６０が形成される。配線電極６０に用いる材料としては、Ａｌ等がある。
シリサイド層７１はＳｉＣ基板１０の第１主面と反対側の第２主面、すなわち、裏面側に形成されている。シリサイド層（裏面電極）７１はコンタクト電極膜とＳｉＣとが反応したもので、ＳｉＣ基板１０とオーミックコンタクトしている。コンタクト電極に用いる材料としては、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｏ、Ｗ等がある。ＳｉＣ半導体素子構造の一例としてＳＢＤを挙げたが、これが電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）であってもよい。
ＳｉＣ半導体素子のさらなる高性能化、特に低損失化に着目すると、基板抵抗値の絶対値の低減が課題となる。基板抵抗値の絶対値の低減方法の一つとして、素子作製時に基板を研削し薄板化することが挙げられる。しかしながら、基板薄板化をＳｉＣ半導体素子製造プロセスに導入した場合、研削により形成した加工変質層の膜厚が厚いほど、コンタクト電極膜を成膜し高温熱処理を行った後の反り量が大きくなることが判明した。以下に詳細を述べる。
基板を薄板化して低抵抗な半導体素子を実現できるＳｉＣ−ＳＢＤの製造方法のフローチャートを図２に示す。炭化珪素基体１１にイオン注入と活性化アニールを経てイオン注入領域３０を形成する。裏面電極形成工程で炭化珪素基体を薄板化し裏面電極の形成を行う。裏面電極形成工程で基板薄板化を行う時、反りが発生する。本願では薄板化後研削面に形成した加工変質層の少なくとも一部を除去（表面処理）することで基板の反り量を調節する。反りを軽減した基板に対してシリサイド層７１を形成する。例えば厚み４００μｍの３インチＳｉＣウエハを用いてＳｉＣ半導体素子を作製する場合を想定してみる。
ウエハ全面の厚みは裏面側のコンタクト電極膜成膜前に２００μｍ以下に薄板化する。その後、ウエハ全面にわたってコンタクト電極膜を成膜後、オーミックコンタクトを得るために、ウエハに対して１０００℃以上の高温熱処理を行う。これにより、コンタクト電極膜がＳｉＣ基板との界面でシリサイド化して、両者との間にオーミックコンタクトが形成される。高温熱処理した後、ショットキ電極５０や配線電極６０などの表面電極を炭化珪素基体の第１主面に形成する。このようにして、ＳｉＣ基板を薄板化したＳｉＣ半導体素子が製造される。以下では、まず、加工変質層の性質について述べ、実施の形態１〜５で除去加工による効果について説明する。
基板薄板化のためＳｉＣウエハをグラインダ等で機械的に研削または研磨すると、加工面に加工変質層が形成される。図３は研削面の断面ＴＥＭ（Transmission Electron Microscope）像である。左上の四角の領域を拡大表示したものが右下の拡大写真である。表面から深さ３５０ｎｍの範囲に見える膜が加工変質層８０である。形成した加工変質層は圧縮応力を発生させ、ＳｉＣウエハは研削面（第２主面）を凸に反る（膨らむ）。加工変質層８０の上層にあるのは、有機保護膜で、ＴＥＭ観察する際に表面を保護するために付けた膜である。膜中に見られる黒い筋はＡｕであり、観察用の目印である。研削後はこのような膜は存在しない。
図４はウエハ全面に１．０ＧＰａの圧縮応力を生み出す加工変質層の厚みに対して、３インチＳｉＣウエハ（厚み１９０μｍ）の反り量を計算で求めた結果を示している。このグラフより、加工変質層の膜厚が厚いほどウエハの反り量が大きいことがわかる。次に、３インチＳｉＣウエハを薄板化して、コンタクト電極膜の成膜、高温熱処理を行った際のウエハの反り量を評価した結果を説明する。
図５は、ＳｉＣ−ＳＢＤ製造プロセスの裏面電極形成工程において、３インチＳｉＣウエハを厚み１９０μｍまで研削したときに、研削前後での反り量の変化量に対して、研削後と、コンタクト電極膜としてＮｉ膜（膜厚２００ｎｍ以下）を成膜し１０００℃の高温熱処理を行った後（オーミックコンタクト形成後）の反り量をプロットしたものである。研削後の反り量は□で、オーミックコンタクト形成後の反り量は○で表示してある。
横軸に示した研削前後の反り量の変化量は加工変質層の厚みに対応している。各ウエハに対して研削後に形成された加工変質層の厚みは測定していない。研削前後での反り量の変化量は、加工変質層の膜厚と相関があり、変化量が大きいほど加工変質層の膜厚が厚い。研削後に見られる反り量（□）のばらつきは、加工変質層の膜厚の違いに起因しており、膜厚が厚いほど反り量が大きくなっている。
基板を薄板化したウエハに対してコンタクト電極膜を成膜し、１０００℃の高温熱処理を行った時に見られる反り量に着目すると、加工変質層の厚みによって反り量が大きく異なっている。加工変質層の膜厚が厚いほど、反り量が大きいことがわかる。加工変質層の存在する研削面とコンタクト電極膜とがシリサイド膜を形成する場合、加工変質層はバルクと結晶状態等が異なる。それに起因してシリサイド膜の熱膨張係数は加工変質層の膜厚に依存する。膜厚が厚いほど大きな熱応力、すなわち高温熱処理工程での反り量の変化量が大きくなる。
以上のことから、高温熱処理を行ってシリサイド層を形成しＳｉＣとＮｉ膜との間にオーミックコンタクトを形成した後の反り量（○）は、加工変質層の膜厚に依存し、加工変質層が厚いほど、反り量の変化量が大きい。図５には、研削後及び、オーミックコンタクト形成後の反り量の実験値に対して最適にフィッテングさせた関数を実線で示している。フィッテングした各曲線（太線と細線）が実験結果をうまく再現できていることが分かる。
オーミックコンタクト形成後のフィッテング曲線（太線）において、加工変質層の膜厚がゼロであるｙ切片を見ると−４７μｍと得られた。本結果は、ＣＭＰ（Chemical Mechanical Polishing）を行い、加工変質層がほぼない表面に対してコンタクト電極を形成した際に見られた反り量とほぼ同様であることを確認した。
基板の反り方は、厚さ、初期状態などに依存する。図６は、厚さ１５０μｍの３インチＳｉＣウエハを対象にして、反り量を計算で求めた結果を示している。図４と同様に、ウエハ全面に１．０ＧＰａの圧縮応力を生み出す加工変質層の厚さと反り量の関係を、計算で求めた結果を示している。このグラフからも、加工変質層の膜厚が厚いほどウエハの反り量が大きいことがわかる。次に、この厚さ１５０μｍの３インチＳｉＣウエハを薄板化し、コンタクト電極膜を成膜し、高温熱処理を行い、ウエハの反り量を評価した。
図７は、ＳｉＣ−ＳＢＤ製造プロセスの裏面電極形成工程において、３インチＳｉＣウエハを厚さ１５０μｍまで研削したときに、ウエハの反り量を評価した結果を表している。コンタクト電極膜としてＮｉ膜（膜厚２００ｎｍ以下）を成膜し、１０００℃の高温熱処理を行った。反り量（縦軸）が正の場合、ウエハが研削面（第２主面）を凸に反っていることを表している。横軸は、研削前後における反り量の変化量を表している。研削前後の反りの変化量が大きいほど加工変質層の厚みが大きいことに対応している。
研削後の反り量は□で、オーミックコンタクト形成後の反り量は○で表示してある。ここでも、ＣＭＰを行い、加工変質層のほぼない表面に対してシリサイド層を形成した際に見られた反り量を、研削前後の反りの変化量（横軸）が０μｍにおけるオーミックコンタクト形成後の反り量とした。
このように、基板薄板化をＳｉＣ半導体素子製造プロセスに導入した場合、コンタクト電極膜成膜前の研削によって形成される加工変質層により、高温熱処理後に発生する反り量が増大する。発生した大きな反りはその後のプロセスにおいて、ウエハ吸着チャックエラーやウエハの割れを引き起こし、円滑な基板搬送、ひいては半導体製造システムの自動化の妨げとなる。
本願では、基板を薄板化してＳｉＣ半導体素子を作製する場合、基板を薄板化した際に研削面に形成される加工変質層の一部を残すように加工変質層の一部を除去して、加工変質層を薄膜化するために、表面処理（表面の除去加工）を施す。表面処理によってウエハの反り量を調節することで、その後の電極形成工程で反りが製造プロセスへ及ぼす影響を抑える。調節量はその後のプロセスで生じる膜応力によって異なる。研削後の反り量から形成した加工変質層厚みを算出し、その値から加工変質層のエッチング膜厚を見積もる。ＳｉＣデバイス作製プロセスに着目し、単に加工変質層を完全になくし反りを除去するのではない。その後の金属膜（コンタクト電極膜、ショットキ電極膜、配線電極膜）成膜時に発生する反り量を相殺する分の膜応力だけ残し加工変質層を減らすことで、反りを最小にする。
以上説明したことを、図を使ってまとめておく。図８（ａ）〜（ｅ）は本願に関わる炭化珪素半導体素子の製造プロセスの要点を説明する図である。図８（ａ）は、活性化領域を形成するプロセスを示している。エピタキシャル層２０の形成された炭化珪素基板１０に、イオン注入と活性化アニールを行い、イオン注入領域（活性化領域）３０を形成する。図８（ｂ）は炭化珪素基体の研削を行うプロセスを示している。基体を薄板化するために第２主面側から研削すると加工変質層が第２主面に生じる。
図８（ｃ）は加工変質層の薄膜化を行うプロセスを示している。加工変質層を除去するために表面処理を行い、基体の反りを調節する。以降のプロセスで生じる反りを考慮しているため、基体が第２主面を凸にして反っている状態で留めておく。図８（ｄ）はＮｉ成膜を行うプロセスを示している。加工変質層が残っている状態で、Ｎｉ膜などのコンタクト電極膜７５を第２主面に形成する。図８（ｅ）は高温熱処理を行うプロセスを示している。コンタクト電極膜７５とＳｉＣとが反応するように、１０００℃の高温熱処理を施し、シリサイド膜７１を形成する。この図では、基体の反りをゼロのように表現しているが、シリサイド膜７１形成後、第一主面にショットキ電極、配線電極等の表面電極を形成するので、表面電極の応力に応じて、第１主面を凸にして反らすことも考えられる。
ＳｉＣ−ＳＢＤの製造プロセスにおいては、反り量を調節した後のウエハの反り量は、ウエハの大きさに依存する。反り量は、３インチＳｉＣウエハ（厚み２００μｍ）では研削面を凸に１０μｍ以上１００μｍ以下に、４インチＳｉＣウエハ（厚み２００μｍ）では研削面を凸に１０μｍ以上２５０μｍ以下することが望ましい。ＳｉＣ−ＭＯＳＦＥＴの製造プロセスにおいても、基板薄板化後の反り量を調整する必要がある。反り量を調節した後のウエハの反り量は、ＳｉＣ−ＳＢＤと同様である。ここで示した反り量は基板の厚さが２００μｍの場合であり、厚みが異なれば反り量の範囲も厚みに応じて変化する。反り量の範囲に関しては、薄板後のウエハの厚みをｔμｍとする場合、３インチでは１０μｍ以上１００×（２００／ｔ）２μｍ以下、４インチでは１０μｍ以上２５０×（２００／ｔ）２μｍ以下である。
以上説明したように、基板の反り方は、基板の初期状態や表面に形成されている膜の種類などにより異なる。代表的な反り方を分類して図９、図１０に示す。この図を元に、ショットキ電極５０の膜応力が圧縮応力（第１主面が凸になる方向に働く力）であるとして、ショットキ電極成膜後の反りを最小にすることを考える。
図９は、研削前に基板が第２主面（裏面）を凸に反っている場合を扱っている。ポイントＡは研削後の基板を表している。ポイントＢは表面処理後の基板を表している。ポイントＣはオーミックコンタクト形成後の基板を表している。表面処理を行った基板はポイントＡからポイントＢに移る。表面処理を行っても基板は第２主面を凸に反っている。オーミックコンタクト形成後、基板はポイントＢからポイントＣに移る。ここではショットキ電極成膜後の反りが最小となる膜厚まで加工変質層を薄膜化し、第２主面を凸のままにしておく。その後のオーミックコンタクト形成後も第２主面を凸にしておき、ショットキ電極成膜後に反りが最小となるようにする（図１１のケース３参照）。
図１０は、研削前に基板が第１主面（表面）を凸に反っている場合を扱っている。ここでも、基板は、加工に伴い、ポイントＡからポイントＢに、さらにポイントＢからポイントＣに移ることが表されている。研削後に表面処理を行った基板は、第１主面を凸に反っている。研削前に基板が第１主面を凸に反っている場合でも、研削後に加工変質層を薄膜化することでオーミックコンタクト形成時の反り量を最小にする。これにより、ショットキ電極成膜時の反りを加工変質層の一部を除去しない時よりも大幅に低減できる。薄板化を行い加工変質層を薄膜化した後の反り方が第１主面を凸に反る場合も、本発明が適用できる（図１１のケース１参照）。
基板は円柱状のロッドをスライスすることで得られる。ロッドは必ずしも均質ではないため、スライスしたあとの基板は一枚一枚反り方が異なっている。図１１は、初期状態の異なる基板を用いて、基板の反りを調整するプロセスを示している。ケース１は、ロッド９０から得られた基板が初期状態で第１主面を凸に反っている場合を表している。ケース２は、ロッド９０から得られた基板が初期状態で平面である場合を表している。ケース３は、ロッド９０から得られた基板が初期状態で第２主面を凸に反っている場合を表している。プロセス（ａ）〜（ｅ）に示されている内容は図８に示したプロセス（ａ）〜（ｅ）と同じである。プロセス（ｆ）はオーミックコンタクト形成後に、基板の表面に表面電極を形成することを表している。
本発明に係るＳｉＣ−ＳＢＤの製造方法の第２のフローチャートを図１２に示す。この方法では、活性化アニールを行った後、ショットキ電極５０や配線電極６０などの表面電極を炭化珪素基体に形成する。次いで、薄板化を行い、表面処理を施す。裏面にＮｉ膜を成膜し、このＮｉ膜にレーザアニールを行うことで、シリサイド層が形成される。ここでも、基板の薄板化を行う際に、大きな反りが発生する。本願では、薄板化後に研削面に形成した加工変質層の少なくとも一部を除去（表面処理）することで基板の反り量を調節している。
第２のＳｉＣ−ＳＢＤの製造方法では、薄板化工程がフローの後半のため裏面電極形成後の反り量を最小にすることが望ましい。オーミックコンタクト形成後反り量が最小になるように加工変質層を薄膜化（除去加工）し、コンタクト電極膜を成膜した後表面電極の温度上昇のないレーザアニールを用いてシリサイド層を形成し、オーミックコンタクトを形成する。
図１３は、第２のＳｉＣ−ＳＢＤの製造方法について、初期状態の異なる基板を用いて、基板の反りを調整するプロセスを示している。ケース４は、ロッド９０から得られた基板が初期状態で第１主面を凸に反っている場合を表している。ケース５は、ロッド９０から得られた基板が初期状態で平面である場合を表している。ケース６は、ロッド９０から得られた基板が初期状態で第２主面を凸に反っている場合を表している。
プロセス（ａ）は、活性化領域を形成するプロセスを示している。エピタキシャル層２０の形成された炭化珪素基板１０に、イオン注入と活性化アニールを行い、イオン注入領域（活性化領域）を形成する。プロセス（ｂ）はエピタキシャル層の形成された基板の第１主面に表面電極５０を形成するプロセスを表している。プロセス（ｃ）は炭化珪素基体の研削を行うプロセスを示している。基体を薄板化するために第２主面側から研削すると加工変質層が第２主面に生じる。
プロセス（ｄ）は加工変質層の薄膜化を行うプロセスを示している。加工変質層を除去するために表面処理を行い、以降のプロセスで生じる反りを考慮して基体の反りを調節する。プロセス（ｅ）はＮｉ成膜を行うプロセスを示している。加工変質層が残っている状態で、Ｎｉ膜などのコンタクト電極膜７５を第２主面に形成する。プロセス（ｆ）はレーザアニールを行うプロセスを示している。コンタクト電極膜７５とＳｉＣとが反応するように、レーザを照射し、シリサイド膜７１を形成する。
表面処理を行い加工変質層の一部を除去加工した後、実際に残した加工変質層を評価するには、ＬＥＥＤ（Low Energy Electron Diffraction）やＲＨＥＥＤ（Reflection High Energy Electron Diffraction）などの表面電子回折を用いる。これらの方法によれば結晶性の乱れた加工変質層の有無を評価することができる。
実施の形態１．
実施の形態１〜５では、裏面電極形成工程で行う加工変質層の除去方法について述べる。表面処理により、加工変質層の少なくとも一部を除去することで、コンタクト電極膜成膜前の反り量を調節する、すなわち、図５の細実線上で反り量を変化させる。例えば、ＳｉＣ−ＳＢＤの作製において、研削後にＳｉＣ基体１１が第２主面を凸に１００μｍ反っている場合を考える。薄板化後のプロセスであるショットキ電極形成における膜応力が圧縮応力（第１主面が凸になる方向）であるとすると、成膜前に行う反り量の調節としては、加工変質層のほとんどを除去し、反り量がＳｉＣ基体１１の第２主面を凸に例えば１５μｍになるように調節する。加工変質層の除去方法としては、ＣＦ４やＳＦ６等のフッ素を含むガスを用いたＲＩＥ（Reactive Ion Etching）でＳｉＣ基板の第２主面全面をエッチングすることが望ましい。エッチングレートとしては、１ｎｍ／ｍｉｎ〜１μｍ／ｍｉｎの範囲が望ましい。
実施の形態１〜５では、裏面電極形成工程で行う加工変質層の除去方法について述べる。表面処理により、加工変質層の少なくとも一部を除去することで、コンタクト電極膜成膜前の反り量を調節する、すなわち、図５の細実線上で反り量を変化させる。例えば、ＳｉＣ−ＳＢＤの作製において、研削後にＳｉＣ基体１１が第２主面を凸に１００μｍ反っている場合を考える。薄板化後のプロセスであるショットキ電極形成における膜応力が圧縮応力（第１主面が凸になる方向）であるとすると、成膜前に行う反り量の調節としては、加工変質層のほとんどを除去し、反り量がＳｉＣ基体１１の第２主面を凸に例えば１５μｍになるように調節する。加工変質層の除去方法としては、ＣＦ４やＳＦ６等のフッ素を含むガスを用いたＲＩＥ（Reactive Ion Etching）でＳｉＣ基板の第２主面全面をエッチングすることが望ましい。エッチングレートとしては、１ｎｍ／ｍｉｎ〜１μｍ／ｍｉｎの範囲が望ましい。
次に、ＳｉＣ基体１１に対して適当な洗浄工程を行った後、コンタクト電極膜をＳｉＣ基板裏面全面に成膜する。成膜後の反りに変化は見られるものの、その反り量は図５中縦矢印で示す領域にあるため、搬送等に対して影響しない。その後、１０００℃以上の高温熱処理によりオーミックコンタクトを形成させる。その後の反り量は、図５の太実線上の値となり、第１主面を凸に４６μｍとなる。加工変質層を除去しない場合のオーミックコンタクト形成後の反り量は１２０μｍ程度である。加工変質層を除去することで、反り量は大幅に減少した。本結果は、ウエハの自動搬送をスムーズに行うには十分な値であり、課題を十分に解決できている。
さらに本発明によれば、裏面電極の接触抵抗の低減も可能となる。ＲＩＥではエッチング前の表面状態を維持しながら加工変質層を除去するため、エッチング前後での基板表面の表面粗さはおおよそ維持される。また、オーミックコンタクト形成前後でも表面粗さは維持されている。そのため、ＲＩＥ装置へ搬送可能な反り量の中で、最大の表面粗さにしておくことで、オーミックコンタクト形成後の表面粗さを大きくできることから、裏面電極の表面積増大により接触抵抗の低減が可能となる。
なお、１５０μｍまで薄板化した場合で、研削後にＳｉＣ基体が第２主面を凸に２００μｍ反っていた場合は、加工変質層のほとんどを除去し、反り量がＳｉＣ基体の第２主面を凸に５０μｍになるように調節した。その後、１０００℃以上の高温熱処理によりオーミックコンタクトを形成させた。その後の反り量は、第１主面を凸に８８μｍとなった。加工変質層を除去しない場合のオーミックコンタクト形成後の反り量は２００μｍ程度であった。
実施の形態２．
実施の形態２では、研削面に形成した加工変質層をイオン化した不活性ガスを利用して除去する方法を提供する。ガス種としては、Ａｒが望ましいが、Ｈｅ、Ｎｅ等でもよい。加工変質層を除去する装置としては、スパッタ成膜装置を用い、Ａｒイオンによる加工変質層の除去とＮｉ成膜を同じ装置内で行う。成膜する前にウエハを不活性ガスでスパッタすることで加工変質層の一部を除去し、その後、Ｎｉ成膜を行う。本スパッタ装置は、搬送系が反ったウエハ用に改良されており、非接触ウエハチャック機構などが搭載されている。
実施の形態２では、研削面に形成した加工変質層をイオン化した不活性ガスを利用して除去する方法を提供する。ガス種としては、Ａｒが望ましいが、Ｈｅ、Ｎｅ等でもよい。加工変質層を除去する装置としては、スパッタ成膜装置を用い、Ａｒイオンによる加工変質層の除去とＮｉ成膜を同じ装置内で行う。成膜する前にウエハを不活性ガスでスパッタすることで加工変質層の一部を除去し、その後、Ｎｉ成膜を行う。本スパッタ装置は、搬送系が反ったウエハ用に改良されており、非接触ウエハチャック機構などが搭載されている。
除去方法としてはまず、イオンの加速エネルギー５００ｅＶ以上のＡｒイオンを用い、除去しなければならない膜厚のほとんどを除去する。その際のエッチングレートは、１ｎｍ／ｍｉｎ〜１μｍ／ｍｉｎ程度が望ましい。その後、イオンスパッタリングによるダメージ層低減のため、加速エネルギー５００ｅＶ以下のＡｒイオンを用い、ダメージ層を除去する。その際のエッチングレートとしては、１ｎｍ／ｍｉｎ〜１００ｎｍ／ｍｉｎの範囲が望ましい。
５００ｅＶ以下の低エネルギーでのイオン照射による加工変質層の除去は特に、残したい加工変質層厚みが薄くなるにつれて有効となる。実施の形態１と同様、不活性ガスイオンスパッタリングにより、加工変質層の少なくとも一部を除去することで、研削後のウエハの反り量を調節する。これにより、裏面研削工程以降のプロセスで発生する反りが、製造プロセスに影響を与えない程度に低減できる。
実施の形態３．
実施の形態３では、研削面に対して先ず酸化処理を行い、その後、表面に形成した酸化珪素を完全に除去する。酸化方法としてはウエット酸化が望ましい。ウエット酸化処理条件としては１４００℃程度で行い、酸化時間により酸化される膜厚を調節する。酸化レートとしては、１ｎｍ／ｍｉｎ〜１μｍ／ｍｉｎ程度が望ましい。酸化珪素の除去方法としては、沸酸によるウエットエッチングや、Ｃ３Ｈ８等を含むガスを用いたドライエッチングが望ましい。この方法により、研削面に形成した加工変質層の少なくとも一部を除去し、研削後のウエハの反り量を調節する。
実施の形態３では、研削面に対して先ず酸化処理を行い、その後、表面に形成した酸化珪素を完全に除去する。酸化方法としてはウエット酸化が望ましい。ウエット酸化処理条件としては１４００℃程度で行い、酸化時間により酸化される膜厚を調節する。酸化レートとしては、１ｎｍ／ｍｉｎ〜１μｍ／ｍｉｎ程度が望ましい。酸化珪素の除去方法としては、沸酸によるウエットエッチングや、Ｃ３Ｈ８等を含むガスを用いたドライエッチングが望ましい。この方法により、研削面に形成した加工変質層の少なくとも一部を除去し、研削後のウエハの反り量を調節する。
実施の形態４．
実施の形態４では、研削面に形成した加工変質層の一部をドライポリッシュにより除去加工する。ドライポリッシュは、スラリーフリーでポリッシュホイールを定圧でウエハに押し当てた状態で両者を回転させることで加工を行う。ドライポリッシュは難加工材料のＳｉＣでも、加工変質層を形成することなく加工が行えるため、加工変質層除去による反り量の低減が可能である。ウエハは、保護テープまたはワックスを用いて、サポート基板に固定する。サポート基板は加工ステージに配置される。加工レートは、１ｎｍ／ｍｉｎ〜１μｍ／ｍｉｎ程度が望ましい。
実施の形態４では、研削面に形成した加工変質層の一部をドライポリッシュにより除去加工する。ドライポリッシュは、スラリーフリーでポリッシュホイールを定圧でウエハに押し当てた状態で両者を回転させることで加工を行う。ドライポリッシュは難加工材料のＳｉＣでも、加工変質層を形成することなく加工が行えるため、加工変質層除去による反り量の低減が可能である。ウエハは、保護テープまたはワックスを用いて、サポート基板に固定する。サポート基板は加工ステージに配置される。加工レートは、１ｎｍ／ｍｉｎ〜１μｍ／ｍｉｎ程度が望ましい。
実施の形態５．
実施の形態５では、研削面に形成した加工変質層の一部をＣＭＰにより除去し、反り量を低減する。ＣＭＰは、ウエハを定盤に押し当てて両者を回転させた状態にし、定盤上にスラリーを滴下することで加工する。スラリーに含まれる砥粒による研磨の効果と、研磨時にウエハへ作用する化学的な反応により、ウエハが研磨されていくため、加工変質層を形成することなく加工が行える。ウエハは、保護テープまたはワックスを用いて、サポート基板に固定する。サポート基板は定盤（加工ステージ）に配置される。加工レートは、１ｎｍ／ｍｉｎ〜１μｍ／ｍｉｎ程度が望ましい。加工後、適切な方法で洗浄を行い、次工程の成膜工程を行う。
実施の形態５では、研削面に形成した加工変質層の一部をＣＭＰにより除去し、反り量を低減する。ＣＭＰは、ウエハを定盤に押し当てて両者を回転させた状態にし、定盤上にスラリーを滴下することで加工する。スラリーに含まれる砥粒による研磨の効果と、研磨時にウエハへ作用する化学的な反応により、ウエハが研磨されていくため、加工変質層を形成することなく加工が行える。ウエハは、保護テープまたはワックスを用いて、サポート基板に固定する。サポート基板は定盤（加工ステージ）に配置される。加工レートは、１ｎｍ／ｍｉｎ〜１μｍ／ｍｉｎ程度が望ましい。加工後、適切な方法で洗浄を行い、次工程の成膜工程を行う。
本実施の形態の一例としてＳｉＣ−ＳＢＤを挙げたが、ＭＯＳＦＥＴでも同様であり、裏面電極形成工程以降、特に配線電極形成時の反りが最小になるように、研削後の反り量を調節する方法も本発明に含まれる。本実施の形態の一例として３インチＳｉＣウエハを挙げたが、口径拡大に対しても本発明は適用可能である。裏面研削工程からオーミックコンタクト形成工程の反り量の調節方法についてＮｉ膜を成膜した場合を例に挙げて説明したが、ＳｉＣとシリサイド化する金属膜、例えば、Ｔｉ、Ｃｏ、Ｍｏ、Ｗ等に対しても本発明は適用可能である。
１０ ＳｉＣ基板、１１ ＳｉＣ基体、２０ エピタキシャル層（ドリフト層）、３０ イオン注入領域（活性化領域）、３１ ＪＴＥ領域、４０ ショットキ領域、５０ ショットキ電極、６０ 配線電極、７１ シリサイド層、７５ コンタクト電極膜、８０ 加工変質層
Claims (7)
- 凸状に反っている炭化珪素基体の第１主面に活性化領域を形成する工程と、
前記活性化領域の形成された前記炭化珪素基体を前記第１主面に対向する第２主面から研削する工程と、
前記研削され第２主面を凸にして反った炭化珪素基体を前記第２主面から除去加工し、反りを軽減する工程と、
前記反りが軽減され第１主面を凸にして反った炭化珪素基体の前記第２主面に裏面電極を形成する工程と、
前記裏面電極の形成された炭化珪素基体の前記第１主面に表面電極を形成する工程を備えている炭化珪素半導体素子の製造方法。 - 凸状に反っている炭化珪素基体の第１主面に活性化領域を形成する工程と、
前記活性化領域の上に表面電極を形成する工程と、
前記表面電極の形成された前記炭化珪素基体を前記第１主面に対向する第２主面から研削する工程と、
前記研削され第１主面を凸にして反った炭化珪素基体を前記第２主面から除去加工し、反りを調整する工程と、
前記反りを調整され前記第１主面を凸にして反った前記炭化珪素基体の前記第２主面にコンタクト電極膜を成膜する工程と、
前記コンタクト電極膜にレーザを照射し裏面電極を形成する工程を備えている炭化珪素半導体素子の製造方法。 - 凹状に反っている炭化珪素基体の第１主面に活性化領域を形成する工程と、
前記活性化領域の形成された前記炭化珪素基体を前記第１主面に対向する第２主面から研削する工程と、
前記研削され第２主面を凸にして反った炭化珪素基体を前記第２主面から除去加工し、反りを軽減する工程と、
前記反りが軽減され第２主面を凸にして反った炭化珪素基体の前記第２主面に裏面電極を形成する工程と、
前記裏面電極の形成された炭化珪素基体の前記第１主面に表面電極を形成する工程を備え
ている炭化珪素半導体素子の製造方法。 - 凹状に反っている炭化珪素基体の第１主面に活性化領域を形成する工程と、
前記活性化領域の上に表面電極を形成する工程と、
前記第１主面を凹にして反っている前記表面電極の形成された前記炭化珪素基体を前記第１主面に対向する第２主面から研削する工程と、
前記研削され前記第１主面を凹にして反った炭化珪素基体を前記第２主面から除去加工し、反りを軽減する工程と、
前記反りを軽減された前記炭化珪素基体の前記第２主面にコンタクト電極膜を成膜する工程と、
前記コンタクト電極膜にレーザを照射し裏面電極を形成する工程を備えている炭化珪素半導体素子の製造方法。 - 炭化珪素基体を前記第２主面から除去加工する工程は、研削する工程であって、前記第２主面の表層に形成された加工変質層の一部を除去する工程であることを特徴とする請求項１から４のいずれか１項に記載の炭化珪素半導体素子の製造方法。
- 炭化珪素基体を除去加工する工程では、フッ素ガスを用いたＲＩＥを行うことを特徴とする請求項１から５のいずれか１項に記載の炭化珪素半導体素子の製造方法。
- 第２主面から除去加工し、反りを軽減する工程において、反りが軽減された炭化珪素基体の反り量は、ウエハの厚みをｔμｍとし、ウエハが３インチの場合、１０μｍ以上１００×（２００／ｔ）2μｍ以下、ウエハが４インチの場合、１０μｍ以上２５０×（２００／ｔ）2μｍ以下であることを特徴とする請求項１から５のいずれか１項に記載の炭化珪素半導体素子の製造方法。
Priority Applications (1)
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Publications (2)
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| JPWO2012049792A1 JPWO2012049792A1 (ja) | 2014-02-24 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP6131605B2 (ja) * | 2013-01-21 | 2017-05-24 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP6108609B2 (ja) * | 2013-04-25 | 2017-04-05 | クアーズテック株式会社 | 窒化物半導体基板 |
| JP6136731B2 (ja) * | 2013-08-06 | 2017-05-31 | 住友電気工業株式会社 | 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法 |
| JP6136732B2 (ja) * | 2013-08-06 | 2017-05-31 | 住友電気工業株式会社 | 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法 |
| JP6197461B2 (ja) * | 2013-08-06 | 2017-09-20 | 住友電気工業株式会社 | 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法 |
| JP6107526B2 (ja) * | 2013-08-08 | 2017-04-05 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2016009712A (ja) * | 2014-06-23 | 2016-01-18 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| JP6323252B2 (ja) * | 2014-08-20 | 2018-05-16 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| WO2017098659A1 (ja) | 2015-12-11 | 2017-06-15 | 新電元工業株式会社 | 炭化珪素半導体装置の製造方法、半導体基体の製造方法、炭化珪素半導体装置及び炭化珪素半導体装置の製造装置 |
| JP6740650B2 (ja) * | 2016-03-16 | 2020-08-19 | 富士電機株式会社 | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2011
- 2011-06-23 WO PCT/JP2011/003582 patent/WO2012049792A1/ja active Application Filing
- 2011-06-23 JP JP2012538549A patent/JP5550738B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2012049792A1 (ja) | 2014-02-24 |
| WO2012049792A1 (ja) | 2012-04-19 |
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