JP2012044115A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP2012044115A JP2012044115A JP2010186478A JP2010186478A JP2012044115A JP 2012044115 A JP2012044115 A JP 2012044115A JP 2010186478 A JP2010186478 A JP 2010186478A JP 2010186478 A JP2010186478 A JP 2010186478A JP 2012044115 A JP2012044115 A JP 2012044115A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor substrate
- substrate
- compound semiconductor
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
【解決手段】半導体装置の製造方法は、基板の一方の面にアモルファス半導体層を形成する工程と、基板の他方の面に化合物半導体層を形成する際の加熱処理により、アモルファス半導体層を結晶化させる工程と、を備える。
【選択図】図3
Description
HEMTでは、AlGaNとGaNとの格子定数差に起因したひずみがAlGaNに生じる。これにより発生したピエゾ分極により、高濃度の二次元電子ガスが得られるため、AlGaN/GaN HEMTについては、高出力デバイスが実現できる。
われる。C(炭素)のイオン注入は、室温で行われるため、半導体基板1の裏面にアモルファス状態のSiCが形成される。半導体基板1の裏面に形成されたSiCはアモルファス状態であるため、応力はほとんど生じないので、半導体基板1に反りが発生しない。半導体体基板1に反りがなく、半導体基板1が略平板である場合、半導体基板1を加熱しても、半導体基板1の温度分布を均一にすることができる。
E(Molecular Beam Epitaxy)法によって、半導体基板1の表面に化合物半導体を結晶成長することにより、図2に示すように、半導体基板1の表面に化合物半導体層3を形成する。
00℃以上1100℃以下としている。i−GaNは、意図的に不純物のドーピングを行
っていないGaNである。
、i−AlGaNの結晶成長時の圧力を常圧とし、成長温度を1000℃以上1100℃以下としている。i−AlGaNは、意図的に不純物のドーピングを行っていないAlGaNである。
Nの結晶成長時の圧力を常圧とし、成長温度を約1000℃以上1100℃以下としている。n−AlGaNは、n型の不純物のドーピングを行っているAlGaNである。例えば、n型の不純物としてSi(ケイ素)を用い、不純物濃度は1×1018/cm3以上1
×1020/cm3以下である。
以上1100℃以下としている。n−GaNは、n型の不純物のドーピングを行っているGaNである。例えば、n型の不純物としてSi(ケイ素)を用い、不純物濃度は1×1018/cm3以上1×1020/cm3以下である。
の熱膨張係数よりも大きい。GaNのa軸の熱膨張係数は、5.6×10-6/Kであり、AlNのa軸の熱膨張係数は、4.2×10-6/Kである。AlGaNのa軸の熱膨張係数は、Al(アルミニウム)の比率により、4.2×10-6〜5.6×10-6/Kの間で変動する。例えば、半導体基板1がSi基板であり、化合物半導体層3が、GaN、AlN及びAlGaNを含む場合、化合物半導体層3の熱膨張係数は、半導体基板1の熱膨張係数よりも大きい。
、化合物半導体層3、ソース電極30及びドレイン電極31を覆うように、パッシベーション膜32を形成する。パッシベーション膜32は、例えば、SiN膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜32にゲ
ート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜32の上に形成し、レジストパターンの開口部に、例えば、Ni(ニッケル)及びAu(金)を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図5に示すように、ゲート電極33を化合物半導体層3の上に形成する。その後、必要に応じて、配線(図示せず)等を形成する。
ルマニウム)のイオン注入は、室温で行われるため、半導体基板1の裏面にアモルファス状態のSiGeが形成される。半導体基板1の裏面に形成されたSiGeはアモルファス状態であるため、応力はほとんど生じないので、半導体基板1に反りが発生しない。半導体体基板1に反りがなく、半導体基板1が略平板である場合、半導体基板1を加熱しても、半導体基板1の温度分布を均一にすることができる。
E(Molecular Beam Epitaxy)法によって、半導体基板1の表面に化合物半導体を結晶成長することにより、図8に示すように、半導体基板1の表面に化合物半導体層3を形成する。
導体基板1の裏面に形成されたα−SiGe層40が結晶化することにより、図9に示すように、半導体基板1の裏面に結晶SiGe層50が形成される。すなわち、半導体基板1の表面に化合物半導体層3を形成する際の加熱処理により、半導体基板1の裏面に形成されたα−SiGe層40を結晶化させて、半導体基板1の裏面に結晶SiGe層50を形成する。結晶SiGe層50は、単結晶SiGeであってよいし、多結晶SiGeであってもよい。
(アルミニウム)を蒸着法により形成する。そして、レジストパターンをリフトオフすることにより、図10に示すように、ソース電極30及びドレイン電極31を化合物半導体層3の上に形成する。その後、例えば、窒素雰囲気中にて600℃で熱処理を行い、オーミックコンタクトを確立する。
、化合物半導体層3、ソース電極30及びドレイン電極31を覆うように、パッシベーション膜32を形成する。パッシベーション膜32は、例えば、SiN膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜32にゲート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜32の上に形成し、レジストパターンの開口部に例えばNi(ニッケル)及びAu(金)を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図11に示すように、ゲート電極33を化合物半導体層3の上に形成する。その後、必要に応じて、配線(図示せず)等を形成する。
150keV、室温の条件で行われる。C(炭素)のイオン注入は、室温で行われるため、半導体基板1の裏面にアモルファス状態のSiCが形成される。Ge(ゲルマニウム)のイオン注入は、例えば、ドーズ量約1.0×1018/cm2、注入電圧約80keV、
室温の条件で行われる。Ge(ゲルマニウム)のイオン注入は、室温で行われるため、半導体基板1の裏面にアモルファス状態のSiGeが形成される。半導体基板1の裏面に形成されたSiC及びSiGeはアモルファス状態であるため、応力はほとんど生じないので、半導体基板1に反りが発生しない。半導体体基板1に反りがなく、半導体基板1が略平板である場合、半導体基板1を加熱しても、半導体基板1の温度分布を均一にすることができる。
層3を形成する。
及び結晶SiGe層50の合計応力とが釣り合うことにより、半導体基板1が略平板の状態となる。
、化合物半導体層3、ソース電極30及びドレイン電極31を覆うように、パッシベーション膜32を形成する。パッシベーション膜32は、例えば、SiN膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜32にゲート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜32の上に形成し、レジストパターンの開口部に例えばNi(ニッケル)及びAu(金)を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図16に示すように、ゲート電極33を化合物半導体層3の上に形成する。その後、必要に応じて、配線(図示せず)等を形成する。
層13に形成されたリセスにゲート電極33を形成する。その後、必要に応じて、配線(図示せず)等を形成する。
二次側回路のスイッチング素子68として用いている。
2 α−SiC(アモルファス炭化ケイ素)層
3 化合物半導体層
10 電子走行層
11 スペーサ層
12 電子供給層
13 キャップ層
20 結晶SiC層
30 ソース電極
31 ドレイン電極
32 パッシベーション膜
33 ゲート電極
40 α−SiGe(アモルファスシリコンゲルマニウム)層
50 結晶SiGe層
Claims (7)
- 基板の一方の面にアモルファス半導体層を形成する工程と、
前記基板の他方の面に化合物半導体層を形成する際の加熱処理により、前記アモルファス半導体層を結晶化させる工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記アモルファス半導体層は、アモルファスSiC層及びアモルファスSiGe層であり、前記アモルファスSiC層は、前記アモルファスSiGe層よりも前記基板の内部に形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記アモルファス半導体層は、アモルファスSiC層であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記アモルファス半導体層は、アモルファスSiGe層であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 基板と、
前記基板の一方の面に形成された結晶半導体層と、
前記基板の他方の面に形成された化合物半導体層と、を備え、
前記結晶半導体層の応力と前記化合物半導体層の応力とが釣り合っていることを特徴とする半導体装置。 - 基板と、
前記基板の一方の面に形成された結晶半導体層と、
前記基板の他方の面に形成された化合物半導体層と、を有する半導体装置を備える高出力増幅器であって、
前記結晶半導体層の応力と前記化合物半導体層の応力とが釣り合っていることを特徴とする高出力増幅器。 - 基板と、
前記基板の一方の面に形成された結晶半導体層と、
前記基板の他方の面に形成された化合物半導体層と、を有する半導体装置を備える電源装置であって、
前記結晶半導体層の応力と前記化合物半導体層の応力とが釣り合っていることを特徴とする電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010186478A JP5742134B2 (ja) | 2010-08-23 | 2010-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010186478A JP5742134B2 (ja) | 2010-08-23 | 2010-08-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012044115A true JP2012044115A (ja) | 2012-03-01 |
JP5742134B2 JP5742134B2 (ja) | 2015-07-01 |
Family
ID=45900051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010186478A Active JP5742134B2 (ja) | 2010-08-23 | 2010-08-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5742134B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013207102A (ja) * | 2012-03-28 | 2013-10-07 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
JP2013207107A (ja) * | 2012-03-28 | 2013-10-07 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
JP2021158391A (ja) * | 2009-12-11 | 2021-10-07 | ナショナル セミコンダクター コーポレーションNational Semiconductor Corporation | ガリウム窒化物又は他の窒化物ベースの半導体デバイスの裏側応力補償 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61225816A (ja) * | 1985-03-29 | 1986-10-07 | Sharp Corp | 化合物半導体装置の製造方法 |
JPS6386450A (ja) * | 1986-09-29 | 1988-04-16 | Fujitsu Ltd | 半導体素子形成用基板の製造方法 |
JPS63129616A (ja) * | 1986-11-20 | 1988-06-02 | Nippon Denso Co Ltd | 半導体装置及びその形成方法 |
US4935789A (en) * | 1985-02-19 | 1990-06-19 | Eaton Corporation | Buried channel FET with lateral growth over amorphous region |
JPH0353569A (ja) * | 1989-07-20 | 1991-03-07 | Mitsubishi Electric Corp | 半導体装置 |
JPH05121323A (ja) * | 1991-10-28 | 1993-05-18 | Asahi Chem Ind Co Ltd | 電子機能素子用基板 |
JP2792464B2 (ja) * | 1995-05-25 | 1998-09-03 | 住友電気工業株式会社 | マイクロデバイス基板およびマイクロデバイス基板の製造方法 |
JP2001223341A (ja) * | 2000-02-08 | 2001-08-17 | Furukawa Electric Co Ltd:The | 電源装置 |
JP2003113000A (ja) * | 2001-10-05 | 2003-04-18 | Hitachi Cable Ltd | 半導体エピタキシャルウェハ及びその製造方法 |
JP2005005723A (ja) * | 2004-06-25 | 2005-01-06 | Hitachi Cable Ltd | 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ |
-
2010
- 2010-08-23 JP JP2010186478A patent/JP5742134B2/ja active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4935789A (en) * | 1985-02-19 | 1990-06-19 | Eaton Corporation | Buried channel FET with lateral growth over amorphous region |
JPS61225816A (ja) * | 1985-03-29 | 1986-10-07 | Sharp Corp | 化合物半導体装置の製造方法 |
JPS6386450A (ja) * | 1986-09-29 | 1988-04-16 | Fujitsu Ltd | 半導体素子形成用基板の製造方法 |
JPS63129616A (ja) * | 1986-11-20 | 1988-06-02 | Nippon Denso Co Ltd | 半導体装置及びその形成方法 |
JPH0353569A (ja) * | 1989-07-20 | 1991-03-07 | Mitsubishi Electric Corp | 半導体装置 |
JPH05121323A (ja) * | 1991-10-28 | 1993-05-18 | Asahi Chem Ind Co Ltd | 電子機能素子用基板 |
JP2792464B2 (ja) * | 1995-05-25 | 1998-09-03 | 住友電気工業株式会社 | マイクロデバイス基板およびマイクロデバイス基板の製造方法 |
JP2001223341A (ja) * | 2000-02-08 | 2001-08-17 | Furukawa Electric Co Ltd:The | 電源装置 |
JP2003113000A (ja) * | 2001-10-05 | 2003-04-18 | Hitachi Cable Ltd | 半導体エピタキシャルウェハ及びその製造方法 |
JP2005005723A (ja) * | 2004-06-25 | 2005-01-06 | Hitachi Cable Ltd | 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021158391A (ja) * | 2009-12-11 | 2021-10-07 | ナショナル セミコンダクター コーポレーションNational Semiconductor Corporation | ガリウム窒化物又は他の窒化物ベースの半導体デバイスの裏側応力補償 |
JP7273279B2 (ja) | 2009-12-11 | 2023-05-15 | ナショナル セミコンダクター コーポレーション | ガリウム窒化物又は他の窒化物ベースの半導体デバイスの裏側応力補償 |
JP2013207102A (ja) * | 2012-03-28 | 2013-10-07 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
JP2013207107A (ja) * | 2012-03-28 | 2013-10-07 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5742134B2 (ja) | 2015-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5784440B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP5987288B2 (ja) | 半導体装置 | |
JP6151487B2 (ja) | 化合物半導体装置及びその製造方法 | |
US6982204B2 (en) | Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses | |
US8633494B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP5784441B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP5672868B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP6658253B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
KR101597399B1 (ko) | 반도체 결정 기판의 제조 방법, 반도체 장치의 제조 방법, 반도체 결정 기판 및 반도체 장치 | |
JP5672926B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP2011171595A (ja) | 化合物半導体装置の製造方法及び化合物半導体装置 | |
JP2015070064A (ja) | 半導体装置及び半導体装置の製造方法 | |
TWI565060B (zh) | 帶有以氮化半導體製成之緩衝層的半導體裝置 | |
JP5966289B2 (ja) | 半導体基板の製造方法及び半導体装置の製造方法 | |
JP5742134B2 (ja) | 半導体装置の製造方法 | |
JP2017139390A (ja) | 半導体装置、電源装置及び増幅器 | |
JP5857409B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP2017085014A (ja) | 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法 | |
US20170256635A1 (en) | Nitride semiconductor and nitride semiconductor manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130604 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140708 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140710 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140908 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141202 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150407 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150420 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5742134 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |