JP5987288B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5987288B2
JP5987288B2 JP2011213473A JP2011213473A JP5987288B2 JP 5987288 B2 JP5987288 B2 JP 5987288B2 JP 2011213473 A JP2011213473 A JP 2011213473A JP 2011213473 A JP2011213473 A JP 2011213473A JP 5987288 B2 JP5987288 B2 JP 5987288B2
Authority
JP
Japan
Prior art keywords
layer
aln
intermediate layer
gan
high resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011213473A
Other languages
English (en)
Other versions
JP2013074211A (ja
Inventor
哲郎 石黒
哲郎 石黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2011213473A priority Critical patent/JP5987288B2/ja
Priority to US13/547,349 priority patent/US20130075786A1/en
Priority to TW101125302A priority patent/TWI482279B/zh
Priority to CN201210265578.0A priority patent/CN103035698B/zh
Priority to KR1020120083856A priority patent/KR101340142B1/ko
Publication of JP2013074211A publication Critical patent/JP2013074211A/ja
Priority to US14/515,712 priority patent/US20150034967A1/en
Application granted granted Critical
Publication of JP5987288B2 publication Critical patent/JP5987288B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
このような窒化物半導体を用いたＨＥＭＴは、基板上に、窒化アルミニウムガリウム／窒化ガリウム（ＡｌＧａＮ／ＧａＮ）ヘテロ構造が形成されており、ＧａＮ層を電子走行層とするものである。尚、基板としては、サファイア、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）等の基板が用いられる。
窒化物半導体において、ＧａＮは、高い飽和電子速度や広いバンドギャップを有しており、高い耐圧特性を得ることができるため、優れた電気的特性を有している。また、ＧａＮは、結晶構造がウルツ鉱型であるため、ｃ軸に平行な＜０００１＞方向に極性を有しており、更に、ＡｌＧａＮ／ＧａＮのヘテロ構造を形成した場合には、ＡｌＧａＮ層には、ＡｌＧａＮとＧａＮとの格子歪みによるピエゾ分極が励起される。このため、チャネルとなる界面近傍には、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が生じる。よって、このようなＧａＮを用いたＨＥＭＴは、高周波・電力用デバイスとして有望とされている。
ところで、ＧａＮ系の半導体層においては、適量のＦｅをドーピングすることにより、高抵抗化させることができることが知られている。これは、ＧａＮの価電子帯近傍において、Ｆｅにより深いアクセプタ準位が形成されることに起因している。このため、ＧａＮ等の半導体材料を用いたＨＥＭＴにおいては、電子走行層の下層にＦｅをドーピングすることにより、縦リークの防止、ピンチオフ特性の改善等をすることができるため、ＨＥＭＴの特性を向上させることができる。
図１には、ＧａＮを用いたＨＥＭＴにおいて、Ｆｅがドープされている高抵抗層が設けられている構造のものを示す。具体的には、基板９１１上に、ＡｌＮ等により形成された核形成層９１２、ＡｌＧａＮ等により形成されたバッファ層９１３が形成され、この上に、高抵抗層９１４、電子走行層９１５、電子供給層９１６がエピタキシャル成長により形成されている。高抵抗層９１４はＦｅがドープされているＧａＮ（ＦｅドープＧａＮ）等により形成されており、電子走行層９１５はＧａＮ等により形成されており、電子供給層９１６はＡｌＧａＮ等により形成されている。電子供給層９１６の上には、ゲート電極９２１、ソース電極９２２及びドレイン電極９２３が形成されている。このような構造のＧａＮを用いたＨＥＭＴにおいては、高抵抗層９１４にドープされるＦｅが表面に偏析しており、電子走行層９１５の成長中に順次取り込まれるため、電子走行層９１５中にもＦｅが入り込んでしまう。このように電子走行層９１５中に多くのＦｅが入り込んでしまうと、チャネル電子がトラップされ、２ＤＥＧ濃度の低下や不純物散乱効果による移動度の低下等を招き、電気的特性が低下してしまう。
このため、Ｆｅがドープされる高抵抗層９１４と電子走行層９１５との間に、Ｆｅの取り込み効果の高いＡｌＮやＡｌＧａＮにより形成された中間層を形成することにより、電子走行層９１５にＦｅが入り込むことを防いだ構造のものが開示されている（例えば、特許文献２、３）。
特開２００２−３５９２５６号公報 特開２０１０−１８２８７２号公報 特開２０１０−２３２２９７号公報
しかしながら、電子走行層にＦｅが入り込むことを防ぐためには、ＡｌＮやＡｌＧａＮにより形成された中間層の膜厚をある程度厚く形成する必要がある。また、中間層をＡｌＧａＮにより形成する場合には、Ａｌ組成比が高い方が好ましく、引用文献２においてはＡｌの組成比は０．４以上のもの、引用文献３においてはＡｌの組成比は０．３以上のものが記載されている。
ところで、基板にＧａＮとの格子不整合率の高い基板、例えば、Ｓｉ基板を用いた場合には、基板となるＳｉ基板の上に、ＧａＮよりも格子定数の小さいＡｌＮやＡｌＧａＮ等のバッファ層を形成し、バッファ層の上に、ＧａＮ等の電子走行層が形成されている。このように、バッファ層を形成することにより、Ｓｉ基板の上に形成されているＧａＮ等の半導体積層膜と基板全体の応力とのバランスをとり、基板の反りや半導体積層膜等におけるクラックの発生を抑制することができる。この中間層は、結晶成長によりバッファ層の上に形成されるが、中間層がＡｌＮや比較的Ａｌ組成の高いＡｌＧａＮの場合、中間層は、中間層よりも格子定数の大きなバッファ層の上に形成される。このため、中間層は、バッファ層から受ける引張歪により無歪状態よりも格子間隔が広がるため、中間層等にクラックを発生させることなく、所望の膜厚を形成することは困難である。尚、ＡｌＮの格子定数は、ａ軸３．１１Å、ｃ軸４．９８Åであり、ＧａＮの格子定数は、ａ軸３．１８Å、ｃ軸５．１７Åである。
よって、半導体材料としてＧａＮ等の窒化物半導体を用いた電界効果トランジスタ等の半導体装置において、電子走行層にＦｅが入り込むことが抑制されており、また、半導体層におけるクラック等の発生を防ぐことのできる半導体装置が求められている。
本実施の形態の一観点によれば、基板の上に形成された半導体材料に高抵抗となる不純物元素がドープされた高抵抗層と、前記高抵抗層の上に形成された多層中間層と、前記多層中間層の上に半導体材料により形成された電子走行層と、前記電子走行層の上に半導体材料により形成された電子供給層と、を有し、前記多層中間層は、ＧａＮ層とＡｌＮ層とが交互に積層された多層膜により形成されており、前記多層中間層において、前記ＧａＮ層の膜厚が２０〜５０ｎｍであり、前記ＡｌＮ層の膜厚が２〜５ｎｍであって、前記高抵抗となる不純物元素は、Ｆｅであることを特徴とする。
また、本実施の形態の他の一観点によれば、基板の上に形成された半導体材料に高抵抗となる不純物元素がドープされた高抵抗層と、前記高抵抗層の上に形成された多層中間層と、前記多層中間層の上に半導体材料により形成された電子走行層と、前記電子走行層の上に半導体材料により形成された電子供給層と、を有し、前記多層中間層は、ＧａＮ層とＡｌＮ層とが交互に積層された多層膜により形成されており、前記高抵抗層は第１の高抵抗層であり、前記多層中間層は第１の多層中間層であって、前記第１の多層中間層の上に形成された半導体材料に高抵抗となる不純物元素がドープされた第２の高抵抗層と、前記第２の高抵抗層の上に形成された第２の多層中間層と、を有し、前記電子走行層は、前記第２の多層中間層の上に形成されるものであって、前記第２の多層中間層は、ＧａＮ層とＡｌＮ層とが交互に積層された多層膜により形成されており、前記第２の多層中間層における（ＧａＮ層の膜厚）／（ＡｌＮ層の膜厚）の膜厚比は、前記第１の多層中間層における（ＧａＮ層の膜厚）／（ＡｌＮ層の膜厚）の膜厚比よりも大きいことを特徴とする。
開示の半導体装置によれば、電界効果型トランジスタ等において、電子走行層にＦｅが入り込むことを抑制することができ、また、半導体層のクラック等の発生を防ぐことができるため、歩留りが高く良好な電気的特性を得ることができる。
Ｆｅがドープされた層を有する半導体装置の構造図 ＡｌＮなし半導体積層膜とＡｌＮありの半導体積層膜の説明図 半導体積層膜のＳＩＭＳによる分析結果 第１の実施の形態における半導体装置の説明図 多層中間層の構造図 第１の実施の形態における半導体装置におけるＦｅの入り込みの説明図 第２の実施の形態における半導体装置の説明図 第３の実施の形態における半導体装置の構造図 第４の実施の形態における半導体装置の構造図 第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第５の実施の形態における電源装置の回路図 第５の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
最初に、ＡｌＮ層を設けられている場合と、設けられていない場合において、電子走行層へのＦｅの入り込み量について説明する。図２に示されＨＥＭＴを形成するための半導体積層膜において、ＡｌＮ層が設けられているものとＡｌＮが設けられていないものとを作製し、ＳＩＭＳ（Secondary Ion-microprobe Mass Spectrometer：２次イオン質量分析）による測定を行なった。図３には、これらの半導体積層膜におけるＳＩＭＳにより測定された深さ方向におけるＦｅ濃度のプロファイルを示す。図２（ａ）は、ＡｌＮ層が設けられていない半導体積層膜（ＡｌＮなし半導体積層膜）の構造を示すものであり、基板９１１上に、核形成層９１２、バッファ層９１３、高抵抗層９１４、電子走行層９１５、電子供給層９１６が形成されているものである。図２（ｂ）は、ＡｌＮ層が設けられている半導体積層膜（ＡｌＮあり半導体積層膜）の構造を示すものであり、基板９１１上に、核形成層９１２、バッファ層９１３、高抵抗層９１４、中間層９３０、電子走行層９１５、電子供給層９１６が形成されているものである。尚、高抵抗層９１４は、不純物元素としてＦｅがドープされているＧａＮにより形成されており、膜厚が約３００ｎｍであり、ドープされているＦｅの濃度は、約１×１０１８ｃｍ−３である。また、電子走行層９１５は、膜厚が約６００ｎｍのＧａＮにより形成されており、電子供給層９１６は、膜厚が約２０ｎｍのＡｌＧａＮにより形成されている。また、図２（ｂ）に示されるＡｌＮあり半導体積層膜の場合には、中間層９３０は、約５ｎｍのＡｌＮにより形成されている。図３は、電子走行層９１６からバッファ層９１３までの間において、深さ方向にＳＩＭＳにより測定した結果を示すものである。尚、図３において図示はされていないが、ＡｌＮあり半導体積層膜の場合においては、高抵抗層９１４と電子走行層９１５との間に中間層９３０が形成されている。
ＡｌＮなし半導体積層膜の場合では、電子供給層９１６と電子走行層９１５との界面近傍までＦｅが入り込んでおり、このＦｅの濃度は、２×１０１６ｃｍ−３よりも多い。これに対し、ＡｌＮあり半導体積層膜の場合では、Ｆｅの濃度は、高抵抗層９１４と電子走行層９１５との間に形成されたＡｌＮにより形成されている中間層９３０が形成されている領域にピークを示しており、中間層９３０にＦｅが多く取り込まれている。このため、電子走行層９１５に入り込んでいるＦｅの量は、ＡｌＮなし半導体積層膜と比べると少なくなっている。このように、ＡｌＮにより形成されている中間層９３０を設けることにより、電子走行層９１５にＦｅが入り込む量を減らすことができる。
（半導体装置）
次に、第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、ＡｌＧａＮ／ＧａＮシングルへテロ構造のＨＥＭＴである。
本実施の形態における半導体装置は、最初に、図４（ａ）に示すように、基板１１上に、窒化物半導体層である核形成層１２、バッファ層１３、高抵抗層１４、多層中間層１５、電子走行層１６、電子供給層１７を順次積層形成する。具体的には、まず、基板１１を水素雰囲気中で数分間熱処理を行なう。この後、基板１１上に、核形成層１２、バッファ層１３、高抵抗層１４、多層中間層１５、電子走行層１６、電子供給層１７をＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法によりエピタキシャル成長させることにより形成する。これにより、電子走行層１６において、電子走行層１６と電子供給層１７との界面近傍には、２ＤＥＧ１６ａが形成される。この際、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。また、不純物元素としてドープされるＦｅの原料ガスにはＣｐ２Ｆｅ（シクロペンタジエニル鉄、通常、フェロセン）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
基板１１は、サファイア、Ｓｉ、ＳｉＣ等の材料により形成されており、本実施の形態では、例えば、Ｓｉ等により形成されている。尚、基板１１側への電流リークを防ぐため抵抗の高いものを用いることが好ましい。
核形成層１２は、膜厚が１００〜２００ｎｍのＡｌＮ層により形成されている。
バッファ層１３は、ＡｌＧａＮ層により形成されており、本実施の形態では、Ａｌ組成比の異なるＡｌＧａＮを積層することにより形成されている。具体的には、最初に、Ａｌ組成比が相対的に高いＡｌ０．７Ｇａ０．３Ｎにより形成される層を形成し、この後、Ａｌ組成比が相対的に低いＡｌ０．３Ｇａ０．７Ｎにより形成される層を形成する。尚、バッファ層１３は、組成比の異なる３層以上のＡｌＧａＮにより形成してもよい。また、このような構造以外にも、ＧａＮ／ＡｌＮを交互に形成した周期構造を有する超格子バッファや、ＡｌＮからＧａＮに至るまでＡｌの組成比を変化させた組成傾斜構造により形成してもよい。基板１１に起因する転位を低減するためには、バッファ層１３の膜厚は厚ほど好ましいが、クラックの発生を防ぐためには、あまり厚くない方が好ましい。よって、バッファ層１３の膜厚は、２００〜１０００ｎｍが好ましい。
高抵抗層１４は、膜厚が１００〜３００ｎｍであって、高抵抗となる不純物元素としてＦｅがドープされているＧａＮ、ＡｌＮまたは、ＡｌＧａＮにより形成されている。高抵抗層１４におけるＦｅのドーピング濃度は、５×１０１７〜１×１０１９ｃｍ−３、より好ましくは、１×１０１８ｃｍ−３である。尚、本願において高抵抗となる不純物元素とは、ＧａＮ、ＡｌＮまたは、ＡｌＧａＮ等の窒化物半導体にドープすることにより、窒化物半導体における抵抗を高くすることのできる不純物元素を意味する。
多層中間層１５は、図５に示されるように、ＧａＮ層１５ａとＡｌＮ層１５ｂとを交互に積層形成した構造のものであり、膜厚が５００〜１０００ｎｍとなるように形成されている。多層中間層１５においては、基板１１を含む全体の応力バランスの低下を防ぐため、ＧａＮ層１５ａの膜厚はＡｌＮ層１５ｂの膜厚よりも厚く形成されていることが好ましい。具体的には、ＧａＮ層１５ａの膜厚は２０〜５０ｎｍが好ましく、ＡｌＮ層１５ｂの膜厚は２〜５ｎｍが好ましい。尚、本実施の形態においては、多層中間層１５は、膜厚が約２０ｎｍのＧａＮ層１５ａと、膜厚が約２ｎｍのＡｌＮ層１５ｂとを交互に２０周期以上成長させることにより形成する。また、Ｆｅが電子走行層１６に入り込むことを効果的に防ぐためには、積算されるＡｌＮ層１５ｂは一定の膜厚以上形成されていることが好ましく、経験等に基づくならば、積算されるＡｌＮ層１５ｂの膜厚が４０ｎｍ以上となるように形成されていることが好ましい。
電子走行層１６は、ＧａＮにより形成されており、転位等に起因する電子濃度や移動度の低下を避けるためには、所定の値以上の膜厚で形成されていることが好ましく、膜厚が５００〜１０００ｎｍとなるように形成されている。
電子供給層１７は、膜厚が約２０ｎｍのＡｌＧａＮにより形成されている。尚、電子供給層１７は、格子不整合による結晶性低下を避けるため、ＡｌＸＧａ１−ＸＮと表現した場合に、Ｘの値が０．３以下となるように形成されている。
次に、図４（ｂ）に示すように、電子供給層１７の上に、ゲート電極２１、ソース電極２２及びドレイン電極２３を形成する。これにより、本実施の形態における半導体装置を作製することができる。
図６は、本実施の形態における半導体装置であるＨＥＭＴと図１に示される構造のＨＥＭＴについて、高抵抗層と電子走行層との間におけるＦｅ濃度を示すものである。図６に示されるように、本実施の形態におけるＨＥＭＴ５Ａにおいては、多層中間層１５におけるＡｌＮ層１５ｂにおいてＦｅが多く取り込まれる。よって、ＨＥＭＴ５Ａにおける電子走行層１６に入り込むＦｅの濃度は、図１に示される構造のＨＥＭＴ５Ｂにおける電子走行層９１５に入り込むＦｅの濃度よりも低くすることができる。これにより、本実施の形態における半導体装置であるＨＥＭＴは、電子走行層１６を高抵抗化させることはなく、電気的特性の低下を防ぐことができる。
また、本実施の形態では、ＧａＮ層１５ａとＡｌＮ層１５ｂを交互に積層した多層構造の多層中間層１５を形成しているため、応力の発生が少なく、基板１１の反りや半導体層等におけるクラックの発生を抑制することができる。
よって、本実施の形態における半導体装置においては、歩留りが高く良好な電気的特性を得ることができる。
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、ＡｌＧａＮ／ＧａＮシングルへテロ構造のＨＥＭＴである。
本実施の形態における半導体装置は、最初に、図７（ａ）に示すように、基板１１上に、窒化物半導体層を積層形成する。即ち、基板１１上に、核形成層１２、バッファ層１３、第１の高抵抗層１１４、第１の多層中間層１１５、第２の高抵抗層１２４、第２の多層中間層１２５、電子走行層１６、電子供給層１７を順次積層形成する。具体的には、まず、基板１１を水素雰囲気中で数分間熱処理を行なう。この後、基板１１上に、核形成層１２、バッファ層１３、第１の高抵抗層１１４、第１の多層中間層１１５、第２の高抵抗層１２４、第２の多層中間層１２５、電子走行層１６、電子供給層１７をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。これにより、電子走行層１６において、電子走行層１６と電子供給層１７との界面近傍には、２ＤＥＧ１６ａが形成される。この際、Ｇａの原料ガスにはＴＭＧが用いられ、Ａｌの原料ガスにはＴＭＡが用いられ、Ｎの原料ガスにはＮＨ３が用いられる。また、不純物元素としてドープされるＦｅの原料ガスにはＣｐ２Ｆｅが用いられる。尚、これらの原料ガスは、水素をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
第１の高抵抗層１１４は、膜厚が１００〜３００ｎｍであって、高抵抗となる不純物元素としてＦｅがドープされているＧａＮ、ＡｌＮまたは、ＡｌＧａＮにより形成されている。第１の高抵抗層１１４におけるＦｅのドーピング濃度は、５×１０１７〜１×１０１９ｃｍ−３、より好ましくは、１×１０１８ｃｍ−３である。
第１の多層中間層１１５は、図５に示されるように、ＧａＮ層１５ａとＡｌＮ層１５ｂとを交互に積層形成した構造のものであり、膜厚が５００〜１０００ｎｍとなるように形成されている。第１の多層中間層１１５においては、基板１１を含む全体の応力バランスの低下を防ぐため、ＧａＮ層１５ａの膜厚はＡｌＮ層１５ｂの膜厚よりも厚く形成されていることが好ましい。具体的には、ＧａＮ層１５ａの２０〜５０ｎｍが好ましく、ＡｌＮ層１５ｂの膜厚は２〜５ｎｍが好ましい。尚、本実施の形態においては、第１の多層中間層１１５は、膜厚が約２０ｎｍのＧａＮ層１５ａと膜厚が約２ｎｍのＡｌＮ層１５ｂとを交互に２０周期以上成長させることにより形成されている。また、Ｆｅが電子走行層１６に入り込むことを効果的に防ぐためには、積算されるＡｌＮ層１５ｂは一定の膜厚以上形成されていることが好ましく、経験等に基づくならば、積算されるＡｌＮ層１５ｂの膜厚が４０ｎｍ以上となるように形成されていることが好ましい。
第２の高抵抗層１２４は、膜厚が５０〜１００ｎｍであって、高抵抗となる不純物元素としてＦｅがドープされているＧａＮ、ＡｌＮまたは、ＡｌＧａＮにより形成されている。第２の高抵抗層１２４におけるＦｅのドーピング濃度は、１×１０１７〜１×１０１８ｃｍ−３である。第２の高抵抗層１２４は、電子走行層１６において、Ｆｅが過剰に取り込まれることによる走行電子に与える悪影響を避けるため、第１の高抵抗層１１４よりもＦｅのドーピング濃度が低く形成されている。具体的には、例えば、Ｆｅのドーピング濃度が、５×１０１７ｃｍ−３となるように形成されている。また、第２の高抵抗層１２４の膜厚は、第１の高抵抗層１１４の膜厚よりも薄く形成されていることが好ましい。
第２の多層中間層１２５は、図５に示すように、ＧａＮ層１５ａとＡｌＮ層１５ｂとを交互に積層形成した構造のものであり、膜厚が１２５〜５００ｎｍとなるように形成されている。第２の多層中間層１２５においては、ＧａＮ層１５ａの膜厚はＡｌＮ層１５ｂの膜厚よりも厚く形成されていることが好ましく、具体的には、ＧａＮ層１５ａの２０〜５０ｎｍが好ましく、ＡｌＮ層１５ｂの膜厚は２〜５ｎｍが好ましい。尚、本実施の形態においては、第２の多層中間層１２５は、膜厚が約３０ｎｍのＧａＮ層１５ａと膜厚が約２ｎｍのＡｌＮ層１５ｂとを交互に５〜１０周期成長させることにより形成されている。また、本実施の形態では、第１の高抵抗層１１４よりも第２の高抵抗層１２４におけるＦｅの濃度が低いため、第２の多層中間層１２５におけるＡｌＮ層１５ｂの膜厚の比率は、第１の多層中間層１１５におけるＡｌＮ層１５ｂの膜厚の比率よりも小さくなっている。言い換えるならば、第２の多層中間層１２５における（ＧａＮ層の膜厚）／（ＡｌＮ層の膜厚）の膜厚比は、第１の多層中間層１１５における（ＧａＮ層の膜厚）／（ＡｌＮ層の膜厚）の膜厚比よりも、大きくなるように形成されている。
電子走行層１６は、ＧａＮにより形成されており、転位等に起因する電子濃度や移動度の低下を避けるためには、所定の値以上の膜厚で形成されていることが好ましく、膜厚が５００〜８００ｎｍとなるように形成されている。本実施の形態では、第１の多層膜中間層１１５及び第２の多層中間層１２５等を形成することにより転位の発生が大きく抑制されるため、第１の実施の形態における半導体装置よりも、電子走行層１６の膜厚を薄くすることができる。よって、本実施の形態における半導体装置は、電子走行層１６の結晶性を確保しつつ、電子走行層１６の膜厚を薄くすることができるため、ピンチオフ特性を改善することができる。
次に、図７（ｂ）に示すように、電子供給層１７の上に、ゲート電極２１、ソース電極２２及びドレイン電極２３を形成する。これにより、本実施の形態における半導体装置を作製することができる。
本実施の形態では、第１の高抵抗層１１４及び第２の高抵抗層１２４を設けることのより、縦リークを抑制することができ、電子走行層１６の膜厚を薄くすることができるため、ピンチオフ特性を改善することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態における半導体装置は、第１の実施の形態における多層中間層１５に代えて、ＡｌＮとＧａＮとの混晶により形成された混晶中間層を有するものである。
図８に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、基板１１上に、核形成層１２、バッファ層１３、高抵抗層１４、混晶中間層２１５、電子走行層１６、電子供給層１７を順次積層形成したものである。
混晶中間層２１５は、膜厚が５００〜１０００ｎｍのＡｌＮとＧａＮとの混晶により形成されており、混晶中間層２１５の組成は、ＡｌＸＧａ１−ＸＮとすると、０＜Ｘ＜０．３、より好ましくは、０．０４≦Ｘ≦０．２５となるように形成されている。混晶中間層２１５において僅かでもＡｌを含んでいれば、Ｆｅを取り込むことができ、電子走行層１６にＦｅが入り込むことを防ぐことができる。また、Ｘ＜０．３であれば、応力の発生も少ないため、基板１１の反りや積層されている半導体層におけるクラックの発生を抑制することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
次に、第３の実施の形態における半導体装置について、図９に基づき説明する。本実施の形態における半導体装置は、電子供給層１７上にゲート絶縁膜となる絶縁膜３３０が形成されている構造のものである。このような絶縁膜３３０を形成することにより、ゲートリーク電流を減らすことができる。絶縁膜３３０としては、例えば、Ａｌ２Ｏ３（酸化アルミニウム）等が用いられる。
本実施の形態における半導体装置は、第１の実施の形態における図４（ａ）まで形成したものの電子供給層１７上に、ソース電極２２及びドレイン電極２３を形成し、この後、ゲート絶縁膜となる絶縁膜３３０を形成する。絶縁膜３３０の形成方法としては、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）、スパッタリング等が挙げられる。
この後、絶縁膜３３０上の所定の領域に、ゲート電極２１を形成する。これにより、本実施の形態における半導体装置を製造することができる。また、ゲート電極２１が形成される領域に凹形状のゲートリセスを形成し、ゲートリセスの内部を含む領域にゲート電極２１を形成したものであってもよい。
尚、上記以外の内容は、第１の実施の形態と同様である。また、本実施の形態は、第２の実施の形態及び第３の実施の形態における半導体装置においても、同様に適用することができる。
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１から第４の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１０に基づき説明する。尚、図１０は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第４の実施の形態における半導体装置のゲート電極２１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第４の実施の形態における半導体装置のソース電極２２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第４の実施の形態における半導体装置のドレイン電極２３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。
最初に、図１１に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１１に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１１に示す例では３つ）４６８を備えている。図１１に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図１２に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１２に示す例では、パワーアンプ４７３は、第１から第４の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１２に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された半導体材料に高抵抗となる不純物元素がドープされた高抵抗層と、
前記高抵抗層の上に形成された多層中間層と、
前記多層中間層の上に半導体材料により形成された電子走行層と、
前記電子走行層の上に半導体材料により形成された電子供給層と、
を有し、
前記多層中間層は、ＧａＮ層とＡｌＮ層とが交互に積層された多層膜により形成されていることを特徴とする半導体装置。
（付記２）
前記多層中間層において、ＧａＮ層の膜厚はＡｌＮ層の膜厚よりも厚いことを特徴とする付記１に記載の半導体装置。
（付記３）
前記多層中間層において、ＧａＮ層の膜厚が２０〜５０ｎｍであり、ＡｌＮ層の膜厚が２〜５ｎｍであることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記多層中間層において、ＧａＮ層とＡｌＮ層とを積層することにより形成される周期は、２０周期以上であることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記多層中間層の膜厚は、５００〜１０００ｎｍであることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
基板の上に形成された半導体材料に高抵抗となる不純物元素がドープされた高抵抗層と、
前記高抵抗層の上に形成された中間層と、
前記中間層の上に半導体材料により形成された電子走行層と、
前記電子走行層の上に半導体材料により形成された電子供給層と、
を有し、
前記中間層はＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮとした場合、０＜Ｘ＜０．３であることを特徴とする半導体装置。
（付記７）
前記高抵抗層、前記多層中間層または前記中間層、前記電子走行層及び前記電子供給層は、ＭＯＶＰＥにより形成されたものであることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記高抵抗層は、ＧａＮ、ＡｌＮ、ＡｌＧａＮのうちから選ばれるいずれか１つを含む材料に、高抵抗となる不純物元素がドープされているものにより形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記高抵抗層は第１の高抵抗層であり、前記多層中間層は第１の多層中間層であって、
前記第１の多層中間層の上に形成された半導体材料に高抵抗となる不純物元素がドープされた第２の高抵抗層と、
前記第２の高抵抗層の上に形成された第２の多層中間層と、
を有し、前記電子走行層は、前記第２の多層中間層の上に形成されるものであって、
前記第２の多層中間層は、ＧａＮ層とＡｌＮ層とが交互に積層された多層膜により形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記１０）
前記第２の高抵抗層における高抵抗となる不純物元素のドーピング濃度は、前記第１の高抵抗層における高抵抗となる不純物元素のドーピング濃度よりも低いことを特徴とする付記９に記載の半導体装置。
（付記１１）
前記第２の高抵抗層の膜厚は、前記第１の高抵抗層の膜厚よりも薄いことを特徴とする付記１０に記載の半導体装置。
（付記１２）
前記第２の多層中間層の膜厚は、前記第１の多層中間層の膜厚の膜厚よりも薄いことを特徴とする付記９から１１のいずれかに記載の半導体装置。
（付記１３）
前記第２の多層中間層における（ＧａＮ層の膜厚）／（ＡｌＮ層の膜厚）の膜厚比は、前記第１の多層中間層における（ＧａＮ層の膜厚）／（ＡｌＮ層の膜厚）の膜厚比よりも大きいことを特徴とする付記９から１２のいずれかに記載の半導体装置。
（付記１４）
前記高抵抗となる不純物元素は、Ｆｅであることを特徴とする付記１から１３のいずれかに記載の半導体装置。
（付記１５）
前記基板の上にはバッファ層が形成されており、前記バッファ層の上には前記高抵抗層が形成されているものであって、
前記バッファ層は、ＡｌＮまたはＡｌＧａＮにより形成されているものであることを特徴とする付記１から１４のいずれかに記載の半導体装置。
（付記１６）
前記電子走行層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１５のいずれかに記載の半導体装置。
（付記１７）
前記電子供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１６のいずれかに記載の半導体装置。
（付記１８）
前記電子供給層の上には、ゲート電極、ソース電極及びドレイン電極が形成されているものであることを特徴とする付記１から１７のいずれかに記載の半導体装置。
（付記１９）
付記１から１８のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１８のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１１ 基板
１２ 核形成層
１３ バッファ層
１４ 高抵抗層
１５ 多層中間層
１６ 電子走行層
１６ａ ２ＤＥＧ
１７ 電子供給層
２１ ゲート電極
２２ ソース電極
２３ ドレイン電極

Claims (5)

  1. 基板の上に形成された半導体材料に高抵抗となる不純物元素がドープされた高抵抗層と、
    前記高抵抗層の上に形成された多層中間層と、
    前記多層中間層の上に半導体材料により形成された電子走行層と、
    前記電子走行層の上に半導体材料により形成された電子供給層と、
    を有し、
    前記多層中間層は、ＧａＮ層とＡｌＮ層とが交互に積層された多層膜により形成されており、
    前記高抵抗層は第１の高抵抗層であり、前記多層中間層は第１の多層中間層であって、
    前記第１の多層中間層の上に形成された半導体材料に高抵抗となる不純物元素がドープされた第２の高抵抗層と、
    前記第２の高抵抗層の上に形成された第２の多層中間層と、
    を有し、前記電子走行層は、前記第２の多層中間層の上に形成されるものであって、
    前記第２の多層中間層は、ＧａＮ層とＡｌＮ層とが交互に積層された多層膜により形成されており、
    前記第２の多層中間層における（ＧａＮ層の膜厚）／（ＡｌＮ層の膜厚）の膜厚比は、前記第１の多層中間層における（ＧａＮ層の膜厚）／（ＡｌＮ層の膜厚）の膜厚比よりも大きいことを特徴とする半導体装置。
  2. 前記第１の多層中間層において、ＧａＮ層の膜厚が２０〜５０ｎｍであり、ＡｌＮ層の膜厚が２〜５ｎｍであることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の高抵抗層における高抵抗となる不純物元素のドーピング濃度は、前記第１の高抵抗層における高抵抗となる不純物元素のドーピング濃度よりも低いことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記高抵抗となる不純物元素は、Ｆｅであることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記基板の上にはバッファ層が形成されており、前記バッファ層の上には前記高抵抗層が形成されているものであって、
    前記バッファ層は、ＡｌＮまたはＡｌＧａＮにより形成されているものであることを特徴とする請求項１から４のいずれかに記載の半導体装置。
JP2011213473A 2011-09-28 2011-09-28 半導体装置 Active JP5987288B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2011213473A JP5987288B2 (ja) 2011-09-28 2011-09-28 半導体装置
US13/547,349 US20130075786A1 (en) 2011-09-28 2012-07-12 Semiconductor device
TW101125302A TWI482279B (zh) 2011-09-28 2012-07-13 半導體裝置
CN201210265578.0A CN103035698B (zh) 2011-09-28 2012-07-27 半导体器件
KR1020120083856A KR101340142B1 (ko) 2011-09-28 2012-07-31 반도체 장치
US14/515,712 US20150034967A1 (en) 2011-09-28 2014-10-16 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011213473A JP5987288B2 (ja) 2011-09-28 2011-09-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2013074211A JP2013074211A (ja) 2013-04-22
JP5987288B2 true JP5987288B2 (ja) 2016-09-07

Family

ID=47910295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011213473A Active JP5987288B2 (ja) 2011-09-28 2011-09-28 半導体装置

Country Status (5)

Country Link
US (2) US20130075786A1 (ja)
JP (1) JP5987288B2 (ja)
KR (1) KR101340142B1 (ja)
CN (1) CN103035698B (ja)
TW (1) TWI482279B (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6171435B2 (ja) 2013-03-18 2017-08-02 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP6419418B2 (ja) * 2013-05-29 2018-11-07 三菱電機株式会社 半導体装置
JP5756830B2 (ja) * 2013-05-31 2015-07-29 サンケン電気株式会社 半導体基板、半導体装置、及び、半導体装置の製造方法
CN105431931A (zh) * 2013-07-30 2016-03-23 住友化学株式会社 半导体基板以及半导体基板的制造方法
JP2015053328A (ja) * 2013-09-05 2015-03-19 富士通株式会社 半導体装置
JP2015060987A (ja) * 2013-09-19 2015-03-30 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2015070064A (ja) * 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法
KR102137743B1 (ko) * 2013-10-07 2020-07-24 엘지이노텍 주식회사 반도체 소자
JP2015185809A (ja) * 2014-03-26 2015-10-22 住友電気工業株式会社 半導体基板の製造方法及び半導体装置
JP6331695B2 (ja) * 2014-05-28 2018-05-30 三菱電機株式会社 半導体素子の製造方法
US9627530B2 (en) * 2014-08-05 2017-04-18 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
CN104600109A (zh) * 2015-01-07 2015-05-06 中山大学 一种高耐压氮化物半导体外延结构及其生长方法
KR102431187B1 (ko) 2015-04-27 2022-08-10 엘지전자 주식회사 냉장고
JP6539128B2 (ja) 2015-06-29 2019-07-03 サンケン電気株式会社 半導体デバイス用基板、半導体デバイス、並びに半導体デバイスの製造方法
JP6735078B2 (ja) * 2015-09-30 2020-08-05 サンケン電気株式会社 半導体基体及び半導体装置
US10354864B2 (en) * 2015-10-21 2019-07-16 Air Water Inc. Compound semiconductor substrate with SiC layer
JP6730301B2 (ja) 2015-11-02 2020-07-29 日本碍子株式会社 半導体素子用エピタキシャル基板の製造方法
DE112016005022T5 (de) 2015-11-02 2018-08-02 Ngk Insulators, Ltd. Epitaxialsubstrat für halbleiterelemente, halbleiterelement und produktionsverfahren für epitaxialsubstrate für halbleiterelemente
CN105702565B (zh) * 2016-04-11 2019-08-23 杭州士兰微电子股份有限公司 用于生长GaN外延材料的衬底结构及其制作方法
CN106206894A (zh) * 2016-07-19 2016-12-07 厦门乾照光电股份有限公司 一种具有高阻值GaN电流阻挡层的发光二极管及其制作方法
JP6615075B2 (ja) 2016-09-15 2019-12-04 サンケン電気株式会社 半導体デバイス用基板、半導体デバイス、及び、半導体デバイス用基板の製造方法
JP6790682B2 (ja) 2016-09-29 2020-11-25 富士通株式会社 化合物半導体装置、電源装置、及び増幅器
US9818871B1 (en) * 2016-10-20 2017-11-14 Cisco Technology, Inc. Defense layer against semiconductor device thinning
JP6376257B2 (ja) * 2017-09-01 2018-08-22 富士通株式会社 半導体装置
EP3486939B1 (en) * 2017-11-20 2020-04-01 IMEC vzw Method for forming a semiconductor structure for a gallium nitride channel device
DE102018132263A1 (de) * 2018-12-14 2020-06-18 Aixtron Se Verfahren zum Abscheiden einer Heterostruktur und nach dem Verfahren abgeschiedene Heterostruktur
JP7458904B2 (ja) 2019-07-24 2024-04-01 クアーズテック合同会社 窒化物半導体基板
US11201217B2 (en) 2019-07-24 2021-12-14 Coorstek Kk Nitride semiconductor substrate
CN111477535B (zh) * 2019-12-31 2022-10-11 厦门市三安集成电路有限公司 一种复合硅衬底及其制备方法和应用
US20220029007A1 (en) * 2020-07-24 2022-01-27 Vanguard International Semiconductor Corporation Semiconductor structure and semiconductor device
CN116235302A (zh) * 2020-08-24 2023-06-06 苏州晶湛半导体有限公司 半导体结构及其制备方法
WO2023176744A1 (ja) * 2022-03-14 2023-09-21 三菱ケミカル株式会社 ＧａＮエピタキシャル基板

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786572A (ja) * 1993-09-10 1995-03-31 Toshiba Corp 電界効果トランジスタ
JPH07235665A (ja) * 1994-02-22 1995-09-05 Toshiba Corp 電界効果トランジスタ
JPH08236752A (ja) * 1995-02-28 1996-09-13 Nec Corp ヘテロ接合電界効果トランジスタ
CN101834245B (zh) * 2001-06-15 2013-05-22 克里公司 在SiC衬底上形成的GaN基LED
JP4530171B2 (ja) * 2003-08-08 2010-08-25 サンケン電気株式会社 半導体装置
KR100616619B1 (ko) * 2004-09-08 2006-08-28 삼성전기주식회사 질화물계 이종접합 전계효과 트랜지스터
JP2007250721A (ja) * 2006-03-15 2007-09-27 Matsushita Electric Ind Co Ltd 窒化物半導体電界効果トランジスタ構造
JP2010509177A (ja) * 2006-11-15 2010-03-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 有機金属化学気相成長法による、高品質のＮ面ＧａＮ、ＩｎＮおよびＡｌＮならびにそれらの合金のヘテロエピタキシャル成長の方法
JP4967708B2 (ja) * 2007-02-27 2012-07-04 富士通株式会社 化合物半導体装置及びそれを用いたドハティ増幅器
US20080258150A1 (en) * 2007-03-09 2008-10-23 The Regents Of The University Of California Method to fabricate iii-n field effect transistors using ion implantation with reduced dopant activation and damage recovery temperature
JP2008288474A (ja) * 2007-05-21 2008-11-27 Sharp Corp ヘテロ接合電界効果トランジスタ
JP5100413B2 (ja) * 2008-01-24 2012-12-19 株式会社東芝 半導体装置およびその製造方法
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
JP2010123725A (ja) * 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP5013218B2 (ja) * 2009-02-05 2012-08-29 日立電線株式会社 半導体エピタキシャルウェハの製造方法、並びに電界効果トランジスタの製造方法
JP2010232297A (ja) * 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体装置
JP5631034B2 (ja) * 2009-03-27 2014-11-26 コバレントマテリアル株式会社 窒化物半導体エピタキシャル基板
JP5334057B2 (ja) * 2009-11-04 2013-11-06 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物積層基板

Also Published As

Publication number Publication date
TWI482279B (zh) 2015-04-21
CN103035698A (zh) 2013-04-10
JP2013074211A (ja) 2013-04-22
CN103035698B (zh) 2015-11-25
US20130075786A1 (en) 2013-03-28
KR20130034582A (ko) 2013-04-05
US20150034967A1 (en) 2015-02-05
TW201314889A (zh) 2013-04-01
KR101340142B1 (ko) 2013-12-10

Similar Documents

Publication Publication Date Title
JP5987288B2 (ja) 半導体装置
US9184241B2 (en) Semiconductor apparatus
JP5784440B2 (ja) 半導体装置の製造方法及び半導体装置
US9269799B2 (en) Semiconductor apparatus
JP6119165B2 (ja) 半導体装置
JP5784441B2 (ja) 半導体装置及び半導体装置の製造方法
JP2015053328A (ja) 半導体装置
JP2015060987A (ja) 半導体装置及び半導体装置の製造方法
JP2015070064A (ja) 半導体装置及び半導体装置の製造方法
US9548365B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP2014072428A (ja) 半導体結晶基板の製造方法、半導体装置の製造方法、半導体結晶基板及び半導体装置
JP6244769B2 (ja) 半導体装置及び半導体装置の製造方法
KR101473577B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20170229566A1 (en) Semiconductor device, power-supply device, and amplifier
JP6376257B2 (ja) 半導体装置
JP2017168862A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140603

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150311

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160623

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160712

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160725

R150 Certificate of patent or registration of utility model

Ref document number: 5987288

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150