JPH07235665A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH07235665A JPH07235665A JP2296694A JP2296694A JPH07235665A JP H07235665 A JPH07235665 A JP H07235665A JP 2296694 A JP2296694 A JP 2296694A JP 2296694 A JP2296694 A JP 2296694A JP H07235665 A JPH07235665 A JP H07235665A
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Abstract
(57)【要約】
【目的】 従来のＦＥＴよりチャネル内へのキャリアの
閉じ込め効果が高く、移動度が高く、かつ高抵抗なバッ
ファ層を備えたＦＥＴを提供する。 【構成】 ＩｎＡｌＡｓ層と、ＦｅがドーピングされＩ
ｎＡｌＡｓよりも電子親和力が大きい半導体層との積層
構造を少なくとも３層有するバッファ層を具備したＦＥ
Ｔ。
閉じ込め効果が高く、移動度が高く、かつ高抵抗なバッ
ファ層を備えたＦＥＴを提供する。 【構成】 ＩｎＡｌＡｓ層と、ＦｅがドーピングされＩ
ｎＡｌＡｓよりも電子親和力が大きい半導体層との積層
構造を少なくとも３層有するバッファ層を具備したＦＥ
Ｔ。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
に関する。
に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）では、
基板表面の欠陥などによるチャネル層中の電子の移動度
の減少を防ぐため、基板とチャネル層の間にバッファ層
を形成する。電界効果トランジスタの一種である、有機
金属気相成長法（ＭＯＣＶＤ法）で成長したＩｎＰ系高
移動度トランジスタ（ＨＥＭＴ）では、バッファ層には
従来ＩｎＰ層が用いられてきた。しかしながら、上述し
たＦＥＴではＩｎＰバッファ層とＩｎＧａＡｓチャネル
層とのコンダクションバンドの差が０．２０ｅＶと小さ
いため、チャネル層内部にキャリアを閉じ込める効果が
小さいという問題があった。これによって、ＯＮ状態で
基板側を流れる移動度の小さい電流成分が増加すること
によって、チャネル層中の電子の移動度と、基板側を流
れる電子の移動度とを合計した素子特性を決定するトー
タルの移動度が低下する。
基板表面の欠陥などによるチャネル層中の電子の移動度
の減少を防ぐため、基板とチャネル層の間にバッファ層
を形成する。電界効果トランジスタの一種である、有機
金属気相成長法（ＭＯＣＶＤ法）で成長したＩｎＰ系高
移動度トランジスタ（ＨＥＭＴ）では、バッファ層には
従来ＩｎＰ層が用いられてきた。しかしながら、上述し
たＦＥＴではＩｎＰバッファ層とＩｎＧａＡｓチャネル
層とのコンダクションバンドの差が０．２０ｅＶと小さ
いため、チャネル層内部にキャリアを閉じ込める効果が
小さいという問題があった。これによって、ＯＮ状態で
基板側を流れる移動度の小さい電流成分が増加すること
によって、チャネル層中の電子の移動度と、基板側を流
れる電子の移動度とを合計した素子特性を決定するトー
タルの移動度が低下する。
【０００３】このような問題点を解決する方法として、
比較的バンドギャップエネルギーの高いＩｎＡｌＡｓ層
をバッファ層として用いるという方法がある。この場合
ＩｎＡｌＡｓバッファ層とＩｎＡｌＡｓチャネル層との
コンダクションバンドの差（ΔＥＣ）は０．５３ｅＶで
あり、ＩｎＰバッファ層の場合に比べて大きくすること
ができる。従って、チャネル層内部にキャリアを閉じ込
める効果が高いため、移動度の低下はＩｎＰバッファ層
の場合より少ない。
比較的バンドギャップエネルギーの高いＩｎＡｌＡｓ層
をバッファ層として用いるという方法がある。この場合
ＩｎＡｌＡｓバッファ層とＩｎＡｌＡｓチャネル層との
コンダクションバンドの差（ΔＥＣ）は０．５３ｅＶで
あり、ＩｎＰバッファ層の場合に比べて大きくすること
ができる。従って、チャネル層内部にキャリアを閉じ込
める効果が高いため、移動度の低下はＩｎＰバッファ層
の場合より少ない。
【０００４】しかしながら、ＭＯＣＶＤ法で成長したＩ
ｎＡｌＡｓ層は、高抵抗化することが難しいという問題
があった。このためＩｎＡｌＡｓバッファ層を流れるリ
ーク電流が大きくノイズの原因となっていた。
ｎＡｌＡｓ層は、高抵抗化することが難しいという問題
があった。このためＩｎＡｌＡｓバッファ層を流れるリ
ーク電流が大きくノイズの原因となっていた。
【０００５】従来ＩｎＡｌＡｓ層を高抵抗にするために
は、まず第１に、ＩｎＡｌＡｓ層中の残留キャリア濃度
を、高抵抗になるまで減少させることが行われていた。
しかし、ＭＯＣＶＤ法で成長したＩｎＡｌＡｓ層の導電
型は一般にｎ型を示し、その残留ドナー濃度は、過去に
報告されている最低の値でも１Ｅ１４ｃｍ-3以上あり、
高抵抗なものはいまだ実現されていない。
は、まず第１に、ＩｎＡｌＡｓ層中の残留キャリア濃度
を、高抵抗になるまで減少させることが行われていた。
しかし、ＭＯＣＶＤ法で成長したＩｎＡｌＡｓ層の導電
型は一般にｎ型を示し、その残留ドナー濃度は、過去に
報告されている最低の値でも１Ｅ１４ｃｍ-3以上あり、
高抵抗なものはいまだ実現されていない。
【０００６】第２の方法として、ＩｎＡｌＡｓ層中に、
深いアクセプタ準位を形成するＦｅをドーピングし、残
留ドナーを補償させる方法が考えられる。しかし、Ｉｎ
ＡｌＡｓ層へのＦｅドーピングは、Ｆｅが拡散しやすく
チャネル層までＦｅが拡散してしまうので、チャネル層
を走る電子の散乱源となり、電子の移動度を低下させる
という問題があった。
深いアクセプタ準位を形成するＦｅをドーピングし、残
留ドナーを補償させる方法が考えられる。しかし、Ｉｎ
ＡｌＡｓ層へのＦｅドーピングは、Ｆｅが拡散しやすく
チャネル層までＦｅが拡散してしまうので、チャネル層
を走る電子の散乱源となり、電子の移動度を低下させる
という問題があった。
【０００７】上述したようなＩｎＡｌＡｓバッファ層の
キャリアの閉じ込め効果を持ち、かつ高抵抗なバッファ
層を得る方法として、基板上にＦｅドープＩｎＰ層を厚
く成長し、その上にＩｎＡｌＡｓ層を成長するという２
層構造のバッファ層があった。しかしながら、この方法
では、ＩｎＡｌＡｓ層にピットが発生しチャネル層のモ
ホロジーを著しく損なうことがあった。このようなピッ
トの原因は、ＩｎＰ層からＩｎＡｌＡｓ層中に拡散した
Ｆｅの析出もしくはＦｅドープＩｎＰ層中に発生した欠
陥によると考えられる。ＩｎＰ層中のＦｅの濃度を１Ｅ
１７ｃｍ-3以下にすることで、このようなピットの発生
を防ぐことはできる。しかし、Ｆｅの濃度が１Ｅ１７ｃ
ｍ-3以下であると、バッファ層を高抵抗化できない場合
がある。つまり基板のロットや成長前の基板処理方法に
よって、ＩｎＰ基板表面にシリコン及びカーボンなどの
不純物が残留し、基板との界面付近の残留キャリア濃度
が１Ｅ１８ｃｍ-3にまで達することがあるためである。
このような界面付近の残留キャリアを補償し、バッファ
層を高抵抗化するためには、基板界面付近に１Ｅ１８ｃ
ｍ-3以上のＦｅをドーピングする必要があるが、この場
合、基板界面付近以外の残留キャリア濃度の低い部分へ
のＦｅのドーピング濃度を１Ｅ１７ｃｍ-3以下にして
も、ピットの発生を防ぐことはできない。
キャリアの閉じ込め効果を持ち、かつ高抵抗なバッファ
層を得る方法として、基板上にＦｅドープＩｎＰ層を厚
く成長し、その上にＩｎＡｌＡｓ層を成長するという２
層構造のバッファ層があった。しかしながら、この方法
では、ＩｎＡｌＡｓ層にピットが発生しチャネル層のモ
ホロジーを著しく損なうことがあった。このようなピッ
トの原因は、ＩｎＰ層からＩｎＡｌＡｓ層中に拡散した
Ｆｅの析出もしくはＦｅドープＩｎＰ層中に発生した欠
陥によると考えられる。ＩｎＰ層中のＦｅの濃度を１Ｅ
１７ｃｍ-3以下にすることで、このようなピットの発生
を防ぐことはできる。しかし、Ｆｅの濃度が１Ｅ１７ｃ
ｍ-3以下であると、バッファ層を高抵抗化できない場合
がある。つまり基板のロットや成長前の基板処理方法に
よって、ＩｎＰ基板表面にシリコン及びカーボンなどの
不純物が残留し、基板との界面付近の残留キャリア濃度
が１Ｅ１８ｃｍ-3にまで達することがあるためである。
このような界面付近の残留キャリアを補償し、バッファ
層を高抵抗化するためには、基板界面付近に１Ｅ１８ｃ
ｍ-3以上のＦｅをドーピングする必要があるが、この場
合、基板界面付近以外の残留キャリア濃度の低い部分へ
のＦｅのドーピング濃度を１Ｅ１７ｃｍ-3以下にして
も、ピットの発生を防ぐことはできない。
【０００８】
【発明が解決しようとする課題】上述したように従来の
ＦＥＴではキャリアの閉じ込め効果が十分高く、チャネ
ル層中の電子の移動度を損なうことなく且つリーク電流
のない高抵抗なバッファ層を備えたＦＥＴを提供するこ
とはできなかった。本発明は上記問題点を解決し高速且
つノイズのないＦＥＴを提供することを目的とする。
ＦＥＴではキャリアの閉じ込め効果が十分高く、チャネ
ル層中の電子の移動度を損なうことなく且つリーク電流
のない高抵抗なバッファ層を備えたＦＥＴを提供するこ
とはできなかった。本発明は上記問題点を解決し高速且
つノイズのないＦＥＴを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明による電界効果トランジスタは、半導体基板
と、前記半導体基板上に形成されたバッファ層と、前記
バッファ層上に形成されたチャネル層とを有する電界効
果トランジスタであって、前記バッファ層は、ＩｎＡｌ
Ａｓからなる第１の半導体層とＩｎＡｌＡｓよりも電子
親和力が大きく且つＦｅがドーピングされた第２の半導
体層が交互に３層以上積層されてなることを特徴とする
ものである。
に本発明による電界効果トランジスタは、半導体基板
と、前記半導体基板上に形成されたバッファ層と、前記
バッファ層上に形成されたチャネル層とを有する電界効
果トランジスタであって、前記バッファ層は、ＩｎＡｌ
Ａｓからなる第１の半導体層とＩｎＡｌＡｓよりも電子
親和力が大きく且つＦｅがドーピングされた第２の半導
体層が交互に３層以上積層されてなることを特徴とする
ものである。
【００１０】本発明において第２の半導体層として、Ｉ
ｎＰ、ＩｎＧａＡｓ、ＧａＡｓＳｂが挙げられる。ま
た、本発明において半導体基板としてＩｎＰ等が挙げら
れる。
ｎＰ、ＩｎＧａＡｓ、ＧａＡｓＳｂが挙げられる。ま
た、本発明において半導体基板としてＩｎＰ等が挙げら
れる。
【００１１】また、本発明においてチャネル層としてＩ
ｎＰ、ＩｎＧａＡｓが挙げられる。本発明の好ましい実
施態様として、チャネル層にＩｎＧａＡｓ層、バッファ
層として第１の半導体層がＩｎＡｌＡｓ層、第２の半導
体層がＩｎＰ層が挙げられる。この場合、高い歩留まり
が期待できる有機金属気相成長法を用いることができ、
極めて高速且つ低ノイズの電界効果トランジスタを歩留
まり良く提供することが可能となる。更にこの場合チャ
ネル層であるＩｎＡｌＡｓ層とバッファ層の界面に第１
の半導体層であるＩｎＧａＡｓ層を用いることによっ
て、バッファ層からチャネル層への成長の切り替えの
際、Ｖ族元素を切り替えることなく行えるので、チャネ
ル層のモホロジーを良好に保つことが可能となる。
ｎＰ、ＩｎＧａＡｓが挙げられる。本発明の好ましい実
施態様として、チャネル層にＩｎＧａＡｓ層、バッファ
層として第１の半導体層がＩｎＡｌＡｓ層、第２の半導
体層がＩｎＰ層が挙げられる。この場合、高い歩留まり
が期待できる有機金属気相成長法を用いることができ、
極めて高速且つ低ノイズの電界効果トランジスタを歩留
まり良く提供することが可能となる。更にこの場合チャ
ネル層であるＩｎＡｌＡｓ層とバッファ層の界面に第１
の半導体層であるＩｎＧａＡｓ層を用いることによっ
て、バッファ層からチャネル層への成長の切り替えの
際、Ｖ族元素を切り替えることなく行えるので、チャネ
ル層のモホロジーを良好に保つことが可能となる。
【００１２】チャネル層であるＩｎＧａＡｓ層とバッフ
ァ層の界面に第２の半導体層であるＩｎＰを持ってくる
と、リンからヒ素へのＶ族の切り替えによってチャネル
層のモホロジーは劣化し易くなり、チャネル層中の電子
の移動度が低下することがあるが、成長方法を最適化す
ることによって上記劣化を抑えることができる。
ァ層の界面に第２の半導体層であるＩｎＰを持ってくる
と、リンからヒ素へのＶ族の切り替えによってチャネル
層のモホロジーは劣化し易くなり、チャネル層中の電子
の移動度が低下することがあるが、成長方法を最適化す
ることによって上記劣化を抑えることができる。
【００１３】例えば成長ガスとしてＴＭＩ（トリメチル
インジウム）、ＰＨ3 、ＴＭＧ（トリメチルガリウ
ム）、ＡｓＨ3 を用いる場合、ＩｎＰ層成長後にＰＨ3
のみ流している工程、原料を何も流さない工程、ＡｓＨ
3 のみ流している工程を順次施しＩｎＧａＡｓチャネル
層を成長させることによりチャネル層のモホロジーの劣
化を抑えることができる。この場合ＰＨ3 のみを流して
いる時間、原料を何も流さない時間、ＡｓＨ3 のみを流
している時間を最適化すれば良い。
インジウム）、ＰＨ3 、ＴＭＧ（トリメチルガリウ
ム）、ＡｓＨ3 を用いる場合、ＩｎＰ層成長後にＰＨ3
のみ流している工程、原料を何も流さない工程、ＡｓＨ
3 のみ流している工程を順次施しＩｎＧａＡｓチャネル
層を成長させることによりチャネル層のモホロジーの劣
化を抑えることができる。この場合ＰＨ3 のみを流して
いる時間、原料を何も流さない時間、ＡｓＨ3 のみを流
している時間を最適化すれば良い。
【００１４】また別の方法としては、ＩｎＰ層を、その
表面のモホロジーが改善するまで成長しその後にＩｎＧ
ａＡｓチャネル層を成長すれば良い。また、最下層の第
２の半導体層にドープするＦｅ濃度をその他の第２の半
導体層にドープするＦｅ濃度よりも高い濃度にすること
が好ましい。この場合最下層のＦｅ濃度は、３Ｅ１７ｃ
ｍ-3以上５Ｅ１８ｃｍ-3以下、好ましくは５Ｅ１７ｃｍ
-3以上３Ｅ１８ｃｍ-3以下であれば良い。またその他の
第２の半導体層のＦｅ濃度は、５Ｅ１５ｃｍ-3以上２Ｅ
１７ｃｍ-3以下、好ましくは１Ｅ１６ｃｍ-3以上１Ｅ１
７ｃｍ-3以下であれば良い。
表面のモホロジーが改善するまで成長しその後にＩｎＧ
ａＡｓチャネル層を成長すれば良い。また、最下層の第
２の半導体層にドープするＦｅ濃度をその他の第２の半
導体層にドープするＦｅ濃度よりも高い濃度にすること
が好ましい。この場合最下層のＦｅ濃度は、３Ｅ１７ｃ
ｍ-3以上５Ｅ１８ｃｍ-3以下、好ましくは５Ｅ１７ｃｍ
-3以上３Ｅ１８ｃｍ-3以下であれば良い。またその他の
第２の半導体層のＦｅ濃度は、５Ｅ１５ｃｍ-3以上２Ｅ
１７ｃｍ-3以下、好ましくは１Ｅ１６ｃｍ-3以上１Ｅ１
７ｃｍ-3以下であれば良い。
【００１５】
【作用】本発明においてバッファ層中のＩｎＡｌＡｓか
らなる第１の半導体層は空乏化し、その残留キャリアは
ＩｎＡｌＡｓよりも電子親和力が大きい第２の半導体層
中にとりこまれる。このことによってＩｎＡｌＡｓから
なる第１の半導体層は高抵抗化しここにリーク電流が流
れることはない。
らなる第１の半導体層は空乏化し、その残留キャリアは
ＩｎＡｌＡｓよりも電子親和力が大きい第２の半導体層
中にとりこまれる。このことによってＩｎＡｌＡｓから
なる第１の半導体層は高抵抗化しここにリーク電流が流
れることはない。
【００１６】また、第２の半導体層中にはＦｅがドーピ
ングしてあるため、第１の半導体層からの残留キャリア
（電子）は、Ｆｅが形成している深いアクセプタ準位に
捕獲され補償される。このことによって第２の半導体層
も高抵抗化しここにリーク電流が流れることはない。
ングしてあるため、第１の半導体層からの残留キャリア
（電子）は、Ｆｅが形成している深いアクセプタ準位に
捕獲され補償される。このことによって第２の半導体層
も高抵抗化しここにリーク電流が流れることはない。
【００１７】更に第１の半導体層と第２の半導体層は３
層以上積層されているため、それらの界面であるヘテロ
接合部は２層以上ある。従ってこのヘテロ接合部分でＦ
ｅの拡散は十分にトラップされる。従って基板界面の抵
抗率を下げるためにＦｅを十分にドーピングしてもチャ
ネル層に拡散していく心配はなくチャネル層の電子移動
度を低下することはない。以上のような作用により、本
発明によるバッファ層は高抵抗化し、ＯＮ状態での電子
移動度を十分に高く保ったままリーク電流を防ぐことが
可能となる。
層以上積層されているため、それらの界面であるヘテロ
接合部は２層以上ある。従ってこのヘテロ接合部分でＦ
ｅの拡散は十分にトラップされる。従って基板界面の抵
抗率を下げるためにＦｅを十分にドーピングしてもチャ
ネル層に拡散していく心配はなくチャネル層の電子移動
度を低下することはない。以上のような作用により、本
発明によるバッファ層は高抵抗化し、ＯＮ状態での電子
移動度を十分に高く保ったままリーク電流を防ぐことが
可能となる。
【００１８】
【実施例】以下に本発明の一実施例として電界効果型ト
ランジスタとして、第１の半導体層がＩｎＡｌＡｓ層、
第２の半導体層がＦｅドープＩｎＰ層で構成されたバッ
ファ層を備えたＨＥＭＴを例にを示す。本実施例は本発
明の理解を助けるために為されたものであり本発明を限
定するものではない。
ランジスタとして、第１の半導体層がＩｎＡｌＡｓ層、
第２の半導体層がＦｅドープＩｎＰ層で構成されたバッ
ファ層を備えたＨＥＭＴを例にを示す。本実施例は本発
明の理解を助けるために為されたものであり本発明を限
定するものではない。
【００１９】図１は本発明の第１の実施例であるＨＥＭ
Ｔの断面図である。先ず、ＭＯＣＶＤ法によって、半絶
縁性ＩｎＰ基板１０１上に第２の半導体層としてＩｎＡ
ｌＡｓよりも電子親和力が大きいＦｅドープＩｎＰ層１
０２を２０ｎｍ、第１の半導体層としてノンドープＩｎ
ＡｌＡｓ層１０３を２０ｎｍ交互に６層格子整合させて
積層しバッファ層１０４を形成する。
Ｔの断面図である。先ず、ＭＯＣＶＤ法によって、半絶
縁性ＩｎＰ基板１０１上に第２の半導体層としてＩｎＡ
ｌＡｓよりも電子親和力が大きいＦｅドープＩｎＰ層１
０２を２０ｎｍ、第１の半導体層としてノンドープＩｎ
ＡｌＡｓ層１０３を２０ｎｍ交互に６層格子整合させて
積層しバッファ層１０４を形成する。
【００２０】次に、バッファ層１０４上にノンドープＩ
ｎＧａＡｓチャネル層１０５を２０ｎｍ、ノンドープＩ
ｎＡｌＡｓスペーサー層１０６を３ｎｍ、ドナー濃度３
Ｅ１８ｃｍ-3のｎ型ＩｎＡｌＡｓ電子供給層１０７を２
０ｎｍ、ノンドープＩｎＡｌＡｓショットキーコンタク
ト層１０７を２０ｎｍ順次格子整合成長する。
ｎＧａＡｓチャネル層１０５を２０ｎｍ、ノンドープＩ
ｎＡｌＡｓスペーサー層１０６を３ｎｍ、ドナー濃度３
Ｅ１８ｃｍ-3のｎ型ＩｎＡｌＡｓ電子供給層１０７を２
０ｎｍ、ノンドープＩｎＡｌＡｓショットキーコンタク
ト層１０７を２０ｎｍ順次格子整合成長する。
【００２１】次に、ドナー濃度５Ｅ１８ｃｍ-3のｎ型Ｉ
ｎＧａＡｓオーミックコンタクト層を２０ｎｍ格子整合
成長した後、ゲート電極を形成する部分をエッチング除
去してｎ型ＩｎＧａＡｓオーミックコンタクト層１０８
を形成する。
ｎＧａＡｓオーミックコンタクト層を２０ｎｍ格子整合
成長した後、ゲート電極を形成する部分をエッチング除
去してｎ型ＩｎＧａＡｓオーミックコンタクト層１０８
を形成する。
【００２２】次に、ショットキーコンタクト層１０７上
にゲート電極１０９をＡｕＧｅ合金により形成し、オー
ミックコンタクト層１０８上にソース電極１１０及びド
レイン電極をＰｔにより形成する。
にゲート電極１０９をＡｕＧｅ合金により形成し、オー
ミックコンタクト層１０８上にソース電極１１０及びド
レイン電極をＰｔにより形成する。
【００２３】ここで、ＦｅをドープしたＩｎＰ層１０２
の内、基板上に直接成長した層についてはＦｅドープ濃
度を１Ｅ１８ｃｍ-3とし、残りのＩｎＰ層は４Ｅ１６ｃ
ｍ-3とした。ノンドープＩｎＡｌＡｓ層の残留ドナー濃
度は１Ｅ１５ｃｍ-3であった。
の内、基板上に直接成長した層についてはＦｅドープ濃
度を１Ｅ１８ｃｍ-3とし、残りのＩｎＰ層は４Ｅ１６ｃ
ｍ-3とした。ノンドープＩｎＡｌＡｓ層の残留ドナー濃
度は１Ｅ１５ｃｍ-3であった。
【００２４】以上の成長は、基板温度６５０℃、反応管
圧力７０ｔｏｒｒで行った。原料は、III 族にトリメチ
ルインジウム、トリメチルガリウム、トリメチルアルミ
ニウム、Ｖ族にフォスフィン、アルシン、ｎ型ドーパン
トにジシラン、Ｆｅドーパントにフェロセンを用いた。
圧力７０ｔｏｒｒで行った。原料は、III 族にトリメチ
ルインジウム、トリメチルガリウム、トリメチルアルミ
ニウム、Ｖ族にフォスフィン、アルシン、ｎ型ドーパン
トにジシラン、Ｆｅドーパントにフェロセンを用いた。
【００２５】図２に本実施例におけるＨＥＭＴ構造の半
絶縁性ＩｎＰ基板１０１、バッファ層１０４、ＩｎＧａ
Ａｓチャネル層１０５のバンド図を示す。第２の半導体
層であるＩｎＰ層１０３の電子親和力２０１は第１の半
導体層であるＩｎＡｌＡｓ層１０２の電子親和力２０２
よりも大きいため、コンダクションバンドの底は、Ｉｎ
Ｐ層１０２の方がＩｎＡｌＡｓ層１０３よりも低くな
る。ＩｎＡｌＡｓ層１０３中の残留ドナー濃度は１Ｅ１
５ｃｍ-3で厚さが２０ｎｍと非常に薄いため、ＩｎＡｌ
Ａｓ層１０３は空乏化し、電子はＩｎＰ層１０２中に移
動する。ＩｎＡｌＡｓ層１０３から移動してきた電子は
ＩｎＰ層１０２中のＦｅが形成している深いアクセプタ
準位に捕獲されて補償されるのでバッファ層１０４はリ
ーク電流のない高い抵抗を示す。
絶縁性ＩｎＰ基板１０１、バッファ層１０４、ＩｎＧａ
Ａｓチャネル層１０５のバンド図を示す。第２の半導体
層であるＩｎＰ層１０３の電子親和力２０１は第１の半
導体層であるＩｎＡｌＡｓ層１０２の電子親和力２０２
よりも大きいため、コンダクションバンドの底は、Ｉｎ
Ｐ層１０２の方がＩｎＡｌＡｓ層１０３よりも低くな
る。ＩｎＡｌＡｓ層１０３中の残留ドナー濃度は１Ｅ１
５ｃｍ-3で厚さが２０ｎｍと非常に薄いため、ＩｎＡｌ
Ａｓ層１０３は空乏化し、電子はＩｎＰ層１０２中に移
動する。ＩｎＡｌＡｓ層１０３から移動してきた電子は
ＩｎＰ層１０２中のＦｅが形成している深いアクセプタ
準位に捕獲されて補償されるのでバッファ層１０４はリ
ーク電流のない高い抵抗を示す。
【００２６】特に本実施例においては半絶縁性ＩｎＰ基
板１０１と直接接するＩｎＰ層のＦｅドープ濃度を１Ｅ
１８ｃｍ-3としているので、ＩｎＰ基板表面のシリコン
やカーボンなどの不純物にかかわる残留キャリアを十分
に補償し、バッファ層を高抵抗化している。
板１０１と直接接するＩｎＰ層のＦｅドープ濃度を１Ｅ
１８ｃｍ-3としているので、ＩｎＰ基板表面のシリコン
やカーボンなどの不純物にかかわる残留キャリアを十分
に補償し、バッファ層を高抵抗化している。
【００２７】また、本実施例においては第２の半導体層
であるＩｎＰ層１０２、第１の半導体層であるＩｎＡｌ
Ａｓ層１０３を６層積層しバッファ層１０４としている
ので、バッファ層１０４内部には第１の半導体層と第２
の半導体層からなるヘテロ接合部が５個あるので最下層
の高いＦｅドープＩｎＰ層におけるＦｅは、それぞれの
ヘテロ接合部でトラップされることによりチャネル層に
拡散していない。その他のＩｎＰ層は、隣接する第１の
半導体層であるＩｎＡｌＡｓ層１０３からの電子は十分
にトラップするが、Ｆｅ濃度が拡散限界以下の濃度なの
でＦｅの拡散は近傍のヘテロ接合部でトラップされる。
従ってＦｅはチャネル層やＩｎＡｌＡｓ層に拡散しな
い。
であるＩｎＰ層１０２、第１の半導体層であるＩｎＡｌ
Ａｓ層１０３を６層積層しバッファ層１０４としている
ので、バッファ層１０４内部には第１の半導体層と第２
の半導体層からなるヘテロ接合部が５個あるので最下層
の高いＦｅドープＩｎＰ層におけるＦｅは、それぞれの
ヘテロ接合部でトラップされることによりチャネル層に
拡散していない。その他のＩｎＰ層は、隣接する第１の
半導体層であるＩｎＡｌＡｓ層１０３からの電子は十分
にトラップするが、Ｆｅ濃度が拡散限界以下の濃度なの
でＦｅの拡散は近傍のヘテロ接合部でトラップされる。
従ってＦｅはチャネル層やＩｎＡｌＡｓ層に拡散しな
い。
【００２８】また、本実施例のバッファ層では、チャネ
ル層に接する部分がＩｎＡｌＡｓ層であるので、チャネ
ル層とバッファ層との間のコンダクションバンド不連続
（ΔＥＣ）は十分に高く良好なキャリアの閉じ込め効果
を有し極めて高性能のものである。
ル層に接する部分がＩｎＡｌＡｓ層であるので、チャネ
ル層とバッファ層との間のコンダクションバンド不連続
（ΔＥＣ）は十分に高く良好なキャリアの閉じ込め効果
を有し極めて高性能のものである。
【００２９】本実施例によるＨＥＭＴのバッファ層が高
抵抗化していることを、デバイス試作の素子分離工程に
おいて調べた。その結果、バッファ層の耐圧は、５Ｖ以
上あり、十分高抵抗化されていることが分かった。
抵抗化していることを、デバイス試作の素子分離工程に
おいて調べた。その結果、バッファ層の耐圧は、５Ｖ以
上あり、十分高抵抗化されていることが分かった。
【００３０】また、本実施例のＨＥＭＴと、従来のバッ
ファ層のＨＥＭＴの移動度との比較を行った。比較例と
しては、第１の実施例と同様の構造でバッファ層を、Ｆ
ｅ濃度１Ｅ１８ｃｍ-3のＦｅドープＩｎＰ層２０ｎｍ、
Ｆｅ濃度１Ｅ１７ｃｍ-3のＦｅドープＩｎＰ層１８０ｎ
ｍ、ノンドープＩｎＰ層２０ｎｍを順次格子整合成長し
積層構造としたものを比較例１とした。同様に比較例２
としてバッファ層を、Ｆｅ濃度１Ｅ１８ｃｍ-3のＦｅド
ープＩｎＰ層２０ｎｍ、Ｆｅ濃度１Ｅ１７ｃｍ-3のＦｅ
ドープＩｎＰ層１８０ｎｍ、ノンドープＩｎＡｌＡｓ層
としたものを用いた。
ファ層のＨＥＭＴの移動度との比較を行った。比較例と
しては、第１の実施例と同様の構造でバッファ層を、Ｆ
ｅ濃度１Ｅ１８ｃｍ-3のＦｅドープＩｎＰ層２０ｎｍ、
Ｆｅ濃度１Ｅ１７ｃｍ-3のＦｅドープＩｎＰ層１８０ｎ
ｍ、ノンドープＩｎＰ層２０ｎｍを順次格子整合成長し
積層構造としたものを比較例１とした。同様に比較例２
としてバッファ層を、Ｆｅ濃度１Ｅ１８ｃｍ-3のＦｅド
ープＩｎＰ層２０ｎｍ、Ｆｅ濃度１Ｅ１７ｃｍ-3のＦｅ
ドープＩｎＰ層１８０ｎｍ、ノンドープＩｎＡｌＡｓ層
としたものを用いた。
【００３１】その結果、２次元電子ガス濃度２．７Ｅ１
２ｃｍ-2における室温の移動度が、比較例１及び比較例
２では、それぞれ９．７Ｅ４ｃｍ・ｖ-1・ｓ-1及び７．
５Ｅ３ｃｍ・ｖ-1・ｓ-1であるのに対して、本実施例に
よるＨＥＭＴでは、１．０Ｅ４ｃｍ・ｖ-1・ｓ-1であっ
た。この様に本実施例のＨＥＭＴは、従来のＨＥＭＴよ
り移動度が格段に向上している。
２ｃｍ-2における室温の移動度が、比較例１及び比較例
２では、それぞれ９．７Ｅ４ｃｍ・ｖ-1・ｓ-1及び７．
５Ｅ３ｃｍ・ｖ-1・ｓ-1であるのに対して、本実施例に
よるＨＥＭＴでは、１．０Ｅ４ｃｍ・ｖ-1・ｓ-1であっ
た。この様に本実施例のＨＥＭＴは、従来のＨＥＭＴよ
り移動度が格段に向上している。
【００３２】本実施例においては、第１の半導体層と第
２の半導体層の積層構造を６層としたが、少なくとも３
層積層することによってその効果を発揮することができ
る。第１の半導体層と第２の半導体層の積層数はＦｅの
ドープ濃度、各半導体層の種類や膜厚を変えることによ
り便宜決定される。好ましくはバッファ層の最上部のモ
ホロジーが良くなるまで厚さ、回数を制御すれば良い。
２の半導体層の積層構造を６層としたが、少なくとも３
層積層することによってその効果を発揮することができ
る。第１の半導体層と第２の半導体層の積層数はＦｅの
ドープ濃度、各半導体層の種類や膜厚を変えることによ
り便宜決定される。好ましくはバッファ層の最上部のモ
ホロジーが良くなるまで厚さ、回数を制御すれば良い。
【００３３】
【発明の効果】本発明によれば、従来のＦＥＴよりキャ
リアの閉じ込め効果が高く、チャネル層中の電子の移動
度が高く、かつ高抵抗なバッファ層を備えたＦＥＴを提
供することができる。
リアの閉じ込め効果が高く、チャネル層中の電子の移動
度が高く、かつ高抵抗なバッファ層を備えたＦＥＴを提
供することができる。
【図１】 本発明の一実施例に係る電界効果トランジス
タの断面図
タの断面図
【図２】 本発明の一実施例に係る電界効果トランジス
タのバッファ層のバンド図
タのバッファ層のバンド図
１０１ 半絶縁性ＩｎＰ基板 １０２ 第２の半導体層であるＦｅドープＩｎＰ層 １０３ 第１の半導体層であるＩｎＡｌＡｓ層 １０４ バッファ層 １０５ チャネル層 １０６ スペーサ層 １０７ 電子供給層 １０８ ショットキーコンタクト層 １０９ オーミックコンタクト層 １１０ ゲート電極 １１１ ソース電極 １１２ ドレイン電極
Claims (1)
- 【請求項１】半導体基板と、 前記半導体基板上に形成されたバッファ層と、 前記バッファ層上に形成されたチャネル層とを有する電
界効果トランジスタであって、 前記バッファ層は、ＩｎＡｌＡｓからなる第１の半導体
層とＩｎＡｌＡｓよりも電子親和力が大きく且つＦｅが
ドーピングされた第２の半導体層が交互に３層以上積層
されてなることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296694A JPH07235665A (ja) | 1994-02-22 | 1994-02-22 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296694A JPH07235665A (ja) | 1994-02-22 | 1994-02-22 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235665A true JPH07235665A (ja) | 1995-09-05 |
Family
ID=12097329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2296694A Pending JPH07235665A (ja) | 1994-02-22 | 1994-02-22 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013074211A (ja) * | 2011-09-28 | 2013-04-22 | Fujitsu Ltd | 半導体装置 |
-
1994
- 1994-02-22 JP JP2296694A patent/JPH07235665A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013074211A (ja) * | 2011-09-28 | 2013-04-22 | Fujitsu Ltd | 半導体装置 |
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