WO2010116701A1 - 半導体基板の製造方法および半導体基板 - Google Patents

半導体基板の製造方法および半導体基板 Download PDF

Info

Publication number
WO2010116701A1
WO2010116701A1 PCT/JP2010/002450 JP2010002450W WO2010116701A1 WO 2010116701 A1 WO2010116701 A1 WO 2010116701A1 JP 2010002450 W JP2010002450 W JP 2010002450W WO 2010116701 A1 WO2010116701 A1 WO 2010116701A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
type
impurity
semiconductor substrate
gas
Prior art date
Application number
PCT/JP2010/002450
Other languages
English (en)
French (fr)
Inventor
直宏 西川
強 中野
孝行 井上
Original Assignee
住友化学株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友化学株式会社 filed Critical 住友化学株式会社
Priority to CN2010800191051A priority Critical patent/CN102414789A/zh
Publication of WO2010116701A1 publication Critical patent/WO2010116701A1/ja
Priority to US13/267,370 priority patent/US20120068224A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605—Resistors with PN junctions

Definitions

  • the present invention relates to a method for manufacturing a semiconductor substrate and a semiconductor substrate.
  • U.S. Patent No. 6,057,031 discloses a method of making an epitaxial Group 3-5 compound semiconductor wafer suitable for making at least two different types of integrated active devices (e.g., HBT and FET) on the wafer.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2008-60554
  • HBT heterojunction bipolar transistors
  • FETs field effect transistors
  • the manufacturing process of one device may affect the manufacturing process of the other device.
  • impurities for example, Si
  • HBT a reaction vessel used for manufacturing a device
  • the impurities may adhere and diffuse on a semiconductor substrate of a device to be manufactured next.
  • the impurities generate carriers in the FET formed on the semiconductor substrate and contribute to the leakage current.
  • the element separation between devices may become unstable due to the generation of carriers.
  • the step of introducing a first impurity gas containing a single substance or a compound having a first impurity atom as a component into a reaction vessel for crystal growth of a semiconductor is provided.
  • a method of manufacturing a plurality of semiconductor substrates by repeating a plurality of steps including a step of removing a manufactured semiconductor substrate after a step of introducing a first impurity gas, and installing a first semiconductor in a reaction vessel Introducing a second impurity gas containing a simple substance or a compound having a second impurity atom having a conductivity type opposite to the first impurity atom in the first semiconductor as a component into the reaction vessel;
  • a method for manufacturing a semiconductor substrate comprising: heating a semiconductor in an atmosphere of a second impurity gas; and growing a crystal of the second semiconductor on the heated first semiconductor.
  • the heating condition is set so as to reduce the effective carrier density indicating the difference between the electron density and the hole density on at least the surface of the first semiconductor.
  • the first impurity atom is an impurity atom having an N-type conductivity type in the first semiconductor
  • the second impurity gas is an impurity atom having a P-type conductivity type in the first semiconductor.
  • the first semiconductor or the second semiconductor may be a Group 3-5 compound semiconductor, and the P-type impurity gas may contain a halogenated hydrocarbon gas.
  • the halogenated hydrocarbon gas is, for example, CH n X (4-n) (where X is a halogen atom selected from the group consisting of Cl, Br and I, and n satisfies the condition of 0 ⁇ n ⁇ 3)
  • X is a halogen atom selected from the group consisting of Cl, Br and I
  • n satisfies the condition of 0 ⁇ n ⁇ 3
  • the plurality of Xs may be the same or different from each other.
  • the first semiconductor or the second semiconductor may be a Group 3-5 compound semiconductor, and the second impurity gas may contain arsine and hydrogen.
  • the second impurity gas may include an arsine source gas containing 1 ppb or less of GeH 4 .
  • the second semiconductor is a monocarrier moving semiconductor that functions as a channel through which electrons or holes move.
  • the monocarrier transfer semiconductor is an N-type monocarrier transfer semiconductor of a Group 3-5 compound semiconductor.
  • silane or disilane is reacted as a compound containing an impurity atom exhibiting N-type conductivity.
  • the N-type monocarrier transfer semiconductor may be crystal-grown by being introduced into a container.
  • a step of forming a monocarrier moving semiconductor having a conductivity type opposite to the monocarrier moving semiconductor on the monocarrier moving semiconductor may be further provided.
  • the N-type semiconductor, the P-type semiconductor, and the N-type semiconductor are epitaxially grown in this order on the second semiconductor, or the P-type semiconductor, the N-type semiconductor, and the P-type semiconductor are epitaxially grown in this order, whereby the N-type semiconductor / P
  • a step of forming a laminated semiconductor represented by type semiconductor / N type semiconductor or a laminated semiconductor represented by P type semiconductor / N type semiconductor / P type semiconductor may be further included.
  • the first impurity atom is an impurity atom having an N-type conductivity type in the semiconductor
  • the second impurity gas includes a P-type impurity gas including a P-type impurity atom having a P-type conductivity type.
  • the laminated semiconductor may include a base layer that functions as a base of the bipolar transistor, and the base layer may be manufactured by introducing the same type of gas as the P-type impurity gas into the reaction vessel.
  • silane or disilane may be introduced into the reaction vessel as a compound containing an impurity atom exhibiting N-type conductivity to form an N-type semiconductor in the stacked semiconductor.
  • the step of forming the resistor includes the step of forming a P-type semiconductor of a Group 3-5 compound semiconductor by epitaxial growth using a Group 3 source gas containing a Group 3 element and a Group 5 source gas containing a Group 5 element.
  • the acceptor concentration of the P-type semiconductor may be controlled by the flow ratio of the Group 3 source gas to the Group 5 source gas.
  • the method further includes a step of removing from the reaction vessel a semiconductor substrate on which at least the second semiconductor is formed after at least the second semiconductor is formed on the first semiconductor, and the influence of impurity atoms inside the reaction vessel after the removal step.
  • the step of installing a first semiconductor different from the first semiconductor in the reaction vessel and introducing the gas into the reaction vessel without passing through the process of reducing the amount of the first semiconductor in the gas atmosphere The step of heating in step 1 and the step of forming the second semiconductor on the heated first semiconductor may be repeated.
  • a semiconductor substrate including a first semiconductor and a second semiconductor formed on the first semiconductor, wherein a P-type impurity is formed at an interface between the first semiconductor and the second semiconductor.
  • a semiconductor substrate having atoms and N-type impurity atoms having substantially the same density as P-type impurity atoms. For example, P-type impurity atoms and N-type impurity atoms are activated.
  • B on A (B on A) means both “when B touches A” and “when there is another member between B and A”. including.
  • the flowchart showing an example of the manufacturing method of a semiconductor substrate is shown.
  • An example of the cross section of the semiconductor substrate 200 is shown.
  • 2 shows an example of a cross section of a semiconductor substrate 300.
  • An example of a cross section of a semiconductor substrate 1400 is shown.
  • An example of a cross section of a semiconductor substrate 400 is shown.
  • An example of a cross section of a semiconductor substrate 1600 is shown.
  • the flowchart showing an example of the manufacturing method of a semiconductor substrate is shown.
  • An example of the cross section of the semiconductor substrate 600 is shown.
  • 2 is a flowchart illustrating a method for manufacturing a semiconductor substrate 800.
  • An example of a cross section of a semiconductor substrate 800 is shown.
  • 2 is a flowchart illustrating a method for manufacturing a semiconductor substrate 200.
  • 2 is a flowchart showing a method for manufacturing a semiconductor substrate 1100.
  • An example of a cross section of a semiconductor substrate 1100 is shown.
  • FIG. 1 is a flowchart showing an example of a method for manufacturing a semiconductor substrate.
  • the manufacturing method includes a step S110 of installing a first semiconductor and introducing a gas, a step S120 of heating the first semiconductor, and a step S140 of forming a second semiconductor.
  • FIG. 2 shows an example of a cross section of the semiconductor substrate 200 manufactured by the manufacturing method of this embodiment.
  • the semiconductor substrate 200 includes a first semiconductor 210 and a second semiconductor 240.
  • An electronic element can be formed on the semiconductor substrate 200.
  • an FET a high electron mobility transistor (sometimes referred to as “High Electron Mobility Transistor”, “HEMT”), an HBT, or the like can be manufactured using the semiconductor substrate 200.
  • HEMT High Electron Mobility Transistor
  • HBT High Electron Mobility Transistor
  • the first semiconductor 210 is a substrate having sufficient mechanical strength to support other components in the semiconductor substrate 200, for example.
  • the first semiconductor 210 is a Si substrate, an SOI (silicon-on-insulator) substrate, a Ge substrate, a GOI (germanium-on-insulator) substrate, a GaAs substrate, or the like.
  • the Si substrate is, for example, a single crystal Si substrate.
  • the first semiconductor 210 may be a resin substrate such as a sapphire substrate, a glass substrate, or a PET film.
  • the first semiconductor 210 may be a substrate (wafer) itself or a semiconductor layer epitaxially grown on the substrate.
  • the first semiconductor 210 is, for example, a group 3-5 compound semiconductor.
  • the second semiconductor 240 is a compound semiconductor that can form an electronic element.
  • the second semiconductor 240 is a group 3-5 compound semiconductor or a group 2-6 compound semiconductor.
  • the second semiconductor 240 is a monocarrier moving semiconductor as an example.
  • “Monocarrier transfer semiconductor” refers to a semiconductor that functions as a channel of an electronic element such as a transistor by movement of either an electron or a hole.
  • the second semiconductor 240 formed on the first semiconductor 210 may be a single layer as shown in FIG. 2 or a multilayer.
  • FIGS. 3 and 4 are examples in which a multilayered second semiconductor 340 and a second semiconductor 440 are formed on the first semiconductor 210.
  • each second semiconductor layer may be formed sequentially.
  • the second semiconductor 340 includes a second semiconductor 342, a second semiconductor 344, a second semiconductor 346, and a second semiconductor 348.
  • the semiconductor substrate 300 is a semiconductor substrate suitable for HEMT, for example.
  • the second semiconductor 342 is a monocarrier moving semiconductor that forms, for example, a HEMT channel.
  • the second semiconductor 344 is a carrier supply semiconductor that supplies carriers to the second semiconductor 342.
  • the second semiconductor 346 is, for example, a barrier forming semiconductor in which a gate electrode is formed.
  • the second semiconductor 348 is a contact semiconductor in which a source electrode and a drain electrode are formed, for example.
  • the semiconductor substrate 300 may include other semiconductors or the like in a region indicated by a broken line.
  • the semiconductor substrate 300 includes a carrier supply layer, a spacer layer, a buffer layer, or the like in a region indicated by a broken line.
  • the second semiconductor 1440 includes a second semiconductor 1442, a second semiconductor 1444, a second semiconductor 1446, a second semiconductor 1448, and a second semiconductor 1450.
  • the semiconductor substrate 1400 is a semiconductor substrate suitable for a complementary FET, for example.
  • the second semiconductor 1442 is a monocarrier moving semiconductor that forms a channel of the FET.
  • the second semiconductor 1444 is a carrier supply semiconductor that supplies carriers to the second semiconductor 1442.
  • the second semiconductor 1446 is a barrier forming semiconductor in which a gate electrode is formed, for example.
  • the second semiconductor 1448 is a contact layer in which a source electrode and a drain electrode are formed, for example.
  • the second semiconductor 1450 is a semiconductor having a conductivity type opposite to that of the second semiconductor 1442.
  • the semiconductor substrate 1400 may include another semiconductor or the like in a region indicated by a broken line.
  • the semiconductor substrate 1400 includes a carrier supply layer, a spacer layer, a buffer layer, or the like in a region indicated by a broken line.
  • the second semiconductor 440 includes a second semiconductor 442, a second semiconductor 444, and a second semiconductor 446.
  • the semiconductor substrate 400 is a semiconductor substrate suitable for HBT, for example.
  • the second semiconductor 442 is, for example, a collector layer of HBT.
  • the second semiconductor 444 is, for example, a base layer of HBT.
  • the second semiconductor 446 is, for example, an HBT emitter layer.
  • the semiconductor substrate 400 indicates that another region or the like may be included in a region indicated by a broken line.
  • the semiconductor substrate 400 includes a buffer layer or the like in a region indicated by a broken line.
  • a semiconductor substrate 1600 illustrated in FIG. 6 includes a stacked semiconductor 1640, a stacked semiconductor 1650, and a stacked semiconductor 1660.
  • the stacked semiconductor 1640 includes a second semiconductor 1642, a second semiconductor 1644, a second semiconductor 1646, and a second semiconductor 1648.
  • the second semiconductor 1642 is, for example, a monocarrier moving semiconductor that forms a channel of an FET.
  • the second semiconductor 1644 is a carrier supply semiconductor that supplies carriers to the second semiconductor 1642.
  • the second semiconductor 1646 is a barrier forming semiconductor in which, for example, a gate electrode is formed.
  • the second semiconductor 1648 is a contact layer in which a source electrode and a drain electrode are formed, for example.
  • the laminated semiconductor 1650 includes a semiconductor 1652 having a conductivity type opposite to that of the second semiconductor 1644.
  • the stacked semiconductor 1660 includes at least a collector layer 1662, a base layer 1664, and an emitter layer 1666.
  • the semiconductor substrate 1600 may include another semiconductor or the like in the broken line portion.
  • the semiconductor substrate 1600 includes a carrier supply layer, a spacer layer, a buffer layer, or the like in a region indicated by a broken line.
  • step S110 of installing the first semiconductor 210 and introducing gas first, the first semiconductor 210 is installed in the reaction vessel.
  • the reaction vessel contains the first impurity atoms that exhibit P-type or N-type conductivity in the semiconductor before the start of the manufacturing process.
  • a first impurity gas containing a simple substance or a compound having a first impurity atom as a constituent element is introduced into the reaction vessel, and another semiconductor substrate 200 is manufactured in the reaction vessel.
  • a first impurity gas containing a simple substance or a compound having a first impurity atom as a constituent element is introduced into the reaction vessel, and another semiconductor substrate 200 is manufactured in the reaction vessel.
  • the first impurity atom having the N-type conductivity type or the first impurity atom having the P-type conductivity type contained in the first impurity gas may remain in the reaction vessel.
  • the first impurity atoms adhere and diffuse to the surface of the first semiconductor 210 of the semiconductor substrate 200 to be manufactured next, the first impurity atoms act as carriers of the second semiconductor 240. As a result, a leak current is generated between the first semiconductor 210 and the second semiconductor 240.
  • the first semiconductor 210 is placed after the previously manufactured semiconductor substrate 200 is taken out, and then exhibits a conductivity type opposite to the first impurity atoms in the semiconductor.
  • a second impurity gas containing a simple substance or a compound having the second impurity atom as a constituent element is introduced into the reaction vessel.
  • the second impurity gas is second impurity atoms having P-type conductivity. Containing a simple substance or a compound-containing gas.
  • the compound having the second impurity atom as a constituent element is, for example, a halogenated hydrocarbon. Note that the second impurity gas may be introduced into the reaction vessel before the first semiconductor 210 is installed.
  • the halogenated hydrocarbon gas is, for example, CH n X (4-n) (where X is a halogen atom selected from the group consisting of Cl, Br, and I, and n satisfies the condition of 0 ⁇ n ⁇ 3)
  • X is a halogen atom selected from the group consisting of Cl, Br, and I
  • n satisfies the condition of 0 ⁇ n ⁇ 3
  • the plurality of Xs may be the same or different from each other.
  • the compound having the second impurity atom having the P-type conductivity as a constituent element is, for example, CCl 3 Br.
  • the second impurity gas includes, for example, arsine (AsH 3 ) and hydrogen.
  • the arsine is preferably substantially free of residual group 4 impurity atoms.
  • GeH 4 contained in the arsine source gas contained in the second impurity gas is, for example, 1 ppb or less.
  • the inside of the reaction vessel Before the second impurity gas is introduced after the first semiconductor 210 is installed, the inside of the reaction vessel may be evacuated. Before introducing the second impurity gas, the inside of the reaction vessel may be purged with nitrogen gas, hydrogen gas, inert gas, or the like. The second impurity gas may be introduced before the next heating step S120, may be introduced during the heating, or may be replaced during the heating.
  • the second impurity gas may be one type of gas or a gas in which a plurality of types of gases are mixed.
  • a gas containing a simple substance or a compound having an impurity atom having a P-type conductivity as a constituent element may be introduced alone, and the impurity atom having a P-type conductivity type may be used as a constituent element.
  • a gas containing a simple substance or a compound and hydrogen may be introduced simultaneously.
  • step S120 of heating the first semiconductor 210 the first semiconductor 210 installed in the reaction vessel is heated in the atmosphere of the second impurity gas.
  • the heating temperature is 400 ° C. to 800 ° C., for example.
  • the reaction vessel internal pressure is, for example, a pressure from 5 Torr to atmospheric pressure.
  • the heating time is, for example, a time from 5 seconds to 50 minutes.
  • the above parameters may be changed depending on the apparatus for manufacturing the semiconductor substrate 200, the capacity of the reaction vessel, the residual amount of the first impurity atoms in the reaction vessel, and the like.
  • the heating condition may be set so that the effective carrier density indicating the difference between the electron density and the hole density decreases at least on the surface of the first semiconductor 210.
  • the second semiconductor 240 when the second semiconductor 240 is epitaxially grown by a metal organic chemical vapor deposition method (sometimes referred to as a metal organic vapor deposition or MOCVD method), Si reacts as a first impurity atom exhibiting an N-type conductivity.
  • a metal organic chemical vapor deposition method sometimes referred to as a metal organic vapor deposition or MOCVD method
  • the temperature is 500 ° C. to 800 ° C.
  • the pressure in the reaction vessel is from 5 Torr to atmospheric pressure. , Heating for 10 seconds to 15 minutes.
  • C existing in CCl 3 Br acts as a second impurity atom, and compensates for the donor effect of Si existing on the surface of the first semiconductor 210.
  • the influence of the first impurity atoms such as Si existing on the surface of the first semiconductor 210 can be suppressed.
  • the presence of the second impurity atoms can prevent insulation failure occurring at the interface between the first semiconductor 210 and the second semiconductor 240 epitaxially grown thereon.
  • step S140 of forming the second semiconductor 240 the second semiconductor 240 is formed on the heated first semiconductor 210.
  • chemical vapor deposition referred to as Chemical Vapor Deposition, CVD
  • physical vapor deposition referred to as Physical Vapor Deposition, PVD
  • MOCVD molecular beam epitaxy.
  • MBE method Molecular Beam Epitaxy
  • the second semiconductor 240 may be epitaxially grown on the first semiconductor 210.
  • the first semiconductor 210 is a GaAs single crystal substrate
  • a compound semiconductor such as GaAs, InGaAs, AlGaAs, or InGaP is epitaxially grown on the first semiconductor 210 as the second semiconductor 240.
  • the second semiconductor 240 is formed in contact with the first semiconductor 210.
  • the semiconductor substrate 200 may have another semiconductor layer between the first semiconductor 210 and the second semiconductor 240.
  • each metal atom has an alkyl group having 1 to 3 carbon atoms or hydrogen. Can be used trialkylates or trihydrides in which are bound.
  • the Group 3 element material for example, trimethylgallium (TMG), trimethylindium (TMI), trimethylaluminum (TMA), or the like can be used.
  • arsine (AsH 3 ), or alkylarsine or phosphine (PH 3 ) in which at least one hydrogen atom contained in arsine is substituted with an alkyl group having 1 to 4 carbon atoms may be used. it can.
  • the second semiconductor 240 may be an N-type monocarrier transfer semiconductor of a Group 3-5 compound.
  • the compound containing an impurity atom exhibiting an N-type conductivity used for forming an N-type monocarrier transfer semiconductor may contain silane or disilane.
  • the semiconductor substrate 200 manufactured by the manufacturing method of the present embodiment has the donor effect of Si remaining in the surface of the first semiconductor 210 due to C contained in CCl 3 Br included in the second impurity gas in the heating step 120 described above.
  • the semiconductor substrate 200 includes C of P-type impurity atoms and N-type impurity Si having substantially the same density as C at the interface between the first semiconductor 210 and the second semiconductor 240.
  • the semiconductor substrate 200 includes an activated P-type impurity C and an activated N-type impurity Si having substantially the same density as the activated C at the interface between the first semiconductor 210 and the second semiconductor 240. You may have.
  • the semiconductor substrate 200, the semiconductor substrate 300, the semiconductor substrate 400, the semiconductor substrate 1400, and the semiconductor substrate 1600 shown in FIGS. 2 to 6 may be manufactured using the manufacturing method of this embodiment.
  • FIG. 7 shows a flowchart showing another embodiment of the semiconductor substrate manufacturing method.
  • the manufacturing method of the present embodiment includes an N-type semiconductor, a P-type semiconductor, and an N-type semiconductor on the second semiconductor after the step S140 of forming the second semiconductor.
  • a stacked semiconductor represented by N-type semiconductor / P-type semiconductor / N-type semiconductor, or P-type semiconductor Step S550 is further formed to form a stacked semiconductor represented by / N type semiconductor / P type semiconductor.
  • FIG. 8 shows an example of a cross section of a semiconductor substrate 600 manufactured by the manufacturing method of this embodiment.
  • the semiconductor substrate 600 further includes a stacked semiconductor 660 on the second semiconductor 240 as compared with the semiconductor substrate 200.
  • the laminated semiconductor 660 includes a collector layer 662, a base layer 664, and an emitter layer 666.
  • the collector layer 662, the base layer 664, and the emitter layer 666 are semiconductors that form, for example, an NPN or PNP type junction structure.
  • the collector layer 662, the base layer 664, and the emitter layer 666 are semiconductor layers that function as the collector, base, and emitter of the bipolar transistor, respectively.
  • step S550 of forming the stacked semiconductor 660, the collector layer 662, the base layer 664, and the emitter layer 666 are epitaxially grown sequentially on the second semiconductor 240.
  • the epitaxial growth method include a CVD method, an MOCVD method, and a molecular beam epitaxy method.
  • the stacked semiconductor 660 made of the Group 3-5 element is formed on the first semiconductor 210 of GaAs by the MOCVD method, the above Group 3 element material and Group 5 element material can be used.
  • a gas containing a simple substance or a compound having an impurity atom having N-type conductivity as a constituent element is introduced into the reaction vessel.
  • the gas includes, for example, silane or disilane.
  • a gas containing a simple substance or a compound having an impurity atom having P-type conductivity as a constituent element is introduced into the reaction vessel.
  • the first impurity gas includes impurity atoms having N-type conductivity, which are finally introduced into the reaction vessel, as constituent elements.
  • a gas containing a simple substance or a compound As a gas containing a simple substance or a compound.
  • the first impurity gas is a simple substance or compound having, as a constituent element, an impurity atom having a P-type conductivity type introduced last in the reaction vessel It is a gas containing.
  • the semiconductor substrate 600 is finally introduced during the formation of the previously manufactured semiconductor substrate 600 after the first semiconductor 210 is installed in the reaction vessel.
  • a second impurity gas having a conductivity type opposite to that of the first impurity gas is introduced into the reaction vessel.
  • FIG. 9 is a flowchart showing a method for manufacturing the semiconductor substrate 800 shown in FIG. Compared to the embodiment shown in FIG. 1, the manufacturing method of this embodiment has a resistor 830 shown in FIG. 10 between step S120 for heating the first semiconductor 210 and step S140 for forming the second semiconductor 240. Step S730 is further included. Similarly, the embodiment shown in FIG. 7 may further include step S730 of forming the resistor 830.
  • FIG. 10 shows an example of a cross section of a semiconductor substrate 800 manufactured by the manufacturing method of this embodiment.
  • the semiconductor substrate 800 further includes a resistor 830 between the first semiconductor 210 and the second semiconductor 240 as compared to the semiconductor substrate 600.
  • the resistor 830 is formed between the first semiconductor 210 and the second semiconductor 240.
  • the resistor 830 includes a carrier trap, for example.
  • the carrier trap is, for example, a boron atom or an oxygen atom.
  • the resistor 830 includes a compound semiconductor Al x Ga 1-x As (0 ⁇ x ⁇ 1) or Al y In z Ga 1-xz P (0 ⁇ y ⁇ 1) to which oxygen atoms are added as carrier traps. , 0 ⁇ z ⁇ 1).
  • a deep trap level can be formed in the resistor 830 by adding a carrier trap such as an oxygen atom to the compound semiconductor.
  • a carrier trap such as an oxygen atom
  • the resistor 830 captures carriers passing through the resistor 830, so that leakage between the second semiconductor 240 above and below the resistor 830 and the first semiconductor 210 is performed. Current can be prevented.
  • the resistivity in the film thickness direction of the resistor 830 including carrier traps varies depending on the composition, oxygen atom doping concentration, and film thickness.
  • the resistivity is higher as the proportion of Al in the composition is larger as long as the crystal quality is not impaired.
  • x is preferably about 0.3 to 0.5.
  • the oxygen atom doping concentration is preferably as high as possible without impairing the crystal quality, and the oxygen atom concentration is 1 ⁇ 10 18 [cm ⁇ 3 ] or more and 1 ⁇ 10 20 [cm ⁇ 3 ] or less. Is preferred. It is desirable that the thickness of the resistor 830 be as thick as possible without affecting the growth time.
  • the resistor 830 may include a P-type semiconductor.
  • the P-type semiconductor includes, for example, a plurality of Group 3-5 compound semiconductors. Two adjacent Group 3-5 compound semiconductors among the plurality of Group 3-5 compound semiconductors are, for example, Al x Ga 1-x As (0 ⁇ x ⁇ 1) and Al y Ga 1-y As (0 ⁇ y ⁇ 1, x ⁇ y), Al p In q Ga 1-pq P (0 ⁇ p ⁇ 1, 0 ⁇ q ⁇ 1) and Al r In s Ga 1-rs- P (0 ⁇ r ⁇ 1, 0 ⁇ s ⁇ 1, p ⁇ r), and Al x Ga 1-x As (0 ⁇ x ⁇ 1) and Al p In q Ga 1-pq P Forming at least one heterojunction selected from the group consisting of (0 ⁇ p ⁇ 1, 0 ⁇ q ⁇ 1).
  • the resistor 830 includes a P-type semiconductor layer Al x Ga 1-x As (0 ⁇ x ⁇ 1) in contact with the second semiconductor 240 and a P-type semiconductor layer Al y Ga 1-y As (in contact with the first semiconductor 210). 0 ⁇ y ⁇ 1) and when x ⁇ y, the P-type semiconductor layer Al y Ga 1-y As has a higher Al composition than the P-type semiconductor layer Al x Ga 1-x As and has a wide energy Has a band gap.
  • the band gap serves as an energy barrier, the carrier movement from the P - type semiconductor Al x Ga 1-x As to the P-type semiconductor Al y Ga 1-y As is inhibited, and the generation of leakage current is suppressed.
  • the resistor 830 may have more P-type semiconductor layers.
  • Each layer of the P-type semiconductor layer may have a thickness of atomic units, and may constitute a superlattice as a whole. In such a case, since a large number of energy barriers are formed by a large number of heterojunctions, leakage current can be prevented more effectively.
  • the resistor 830 includes a plurality of P-type semiconductor layers and a plurality of N-type semiconductor layers.
  • the resistor 830 has a stacked structure in which P-type semiconductor layers and N-type semiconductor layers are alternately stacked to form a plurality of PN junctions. May be.
  • a plurality of PN junctions form a plurality of depletion regions and inhibit carrier movement, so that leakage current can be effectively prevented.
  • step S730 of forming the resistor 830 the resistor 830 is formed on the first semiconductor 210.
  • Examples of a method for forming the resistor 830 include a CVD method, an MOCVD method, and an MBE method.
  • the resistor 830 is epitaxially grown on the first semiconductor 210.
  • the first semiconductor 210 is a GaAs single crystal substrate
  • Al x Ga 1-x As (0 ⁇ x ⁇ 1) or Al y In z Ga 1-xz P (0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1) or the like may be epitaxially grown on the first semiconductor 210.
  • the resistor 830 is in contact with the first semiconductor 210, for example.
  • the semiconductor substrate 800 may have another layer between the first semiconductor 210 and the resistor 830.
  • the semiconductor substrate 800 includes a buffer layer between the first semiconductor 210 and the resistor 830.
  • the step S730 of forming the resistor 830 may include a step of forming a P-type semiconductor included in the resistor 830.
  • the P-type semiconductor is, for example, a Group 3-5 compound semiconductor formed by epitaxial growth using a Group 3 source gas containing a Group 3 element and a Group 5 source gas containing a Group 5 element.
  • the acceptor concentration of the P-type semiconductor can be controlled by the flow rate ratio between the Group 3 source gas and the Group 5 source gas.
  • methane is generated from the organic metal by a chemical reaction. Part of methane is decomposed to produce carbon. Carbon is a Group 4 element, and can enter either the Group 3 element position or the Group 5 element position of the Group 3-5 compound semiconductor. When carbon enters the group 3 element position, carbon acts as a donor, and an N-type epitaxial layer is obtained. When carbon enters the group 5 element position, carbon acts as an acceptor, and a P-type epitaxial layer is obtained.
  • the epitaxial layer becomes a semiconductor of either P-type or N-type conductivity, and the acceptor concentration or donor concentration changes depending on the amount of carbon mixed.
  • the acceptor concentration or donor concentration changes depending on the amount of carbon mixed.
  • GaAs, AlGaAs, and InGaAs carbon easily enters the position of the group 5 element and becomes P-type.
  • AsH 3 partial pressure is high hardly contains the carbon, since the low AsH 3 partial pressure tends to contain the carbon, and adjust the flow rate ratio of the group III material gas and the group V material gas to adjust the partial pressure of the material gas
  • the acceptor concentration of the P-type semiconductor can be controlled.
  • FIG. 11 is a flowchart showing a method for manufacturing the semiconductor substrate 200. Compared with the embodiment shown in FIG. 1, this embodiment further includes a step S960 of removing the semiconductor substrate 200 from the reaction vessel after the step S140 of forming the second semiconductor 240.
  • the manufacturing method of this embodiment will be described using the semiconductor substrate 200 shown in FIG. The description overlapping with the above-described embodiment will be omitted.
  • step S960 of taking out the semiconductor substrate 200 the semiconductor substrate 200 in which the second semiconductor 240 is formed on the first semiconductor 210 is taken out from the reaction vessel.
  • the first impurity introduced into the reaction container during the formation of the second semiconductor 240 may remain.
  • the second impurity gas is introduced into the reaction vessel after the first semiconductor 210 is placed in the reaction vessel, the influence of the first impurity remaining in the reaction vessel is reduced. Therefore, the influence of the first impurity can be reduced without providing a process such as evacuation for the purpose.
  • the first semiconductor 210 constituting the semiconductor substrate 200 to be manufactured next may be immediately installed in the reaction container. Thereafter, the semiconductor substrate manufacturing process may be repeated from step S110 of introducing the second impurity gas into the reaction vessel.
  • FIG. 12 is a flowchart showing a manufacturing method of the semiconductor substrate 1100 shown in FIG.
  • the manufacturing method of this embodiment includes the step of installing the first semiconductor 1110 and introducing the gas S110, the step of heating the first semiconductor 1110 S120, the step of forming the resistor 1130 S730, and the step of forming the second semiconductor 1140.
  • S140, the step S550 of forming the laminated semiconductor 1160, and the step S960 of taking out the semiconductor substrate 1100 are provided.
  • the process of each stage may be the same as the corresponding stage in each embodiment described above.
  • FIG. 13 shows an example of a cross section of the semiconductor substrate 1100 manufactured by the manufacturing method shown in FIG.
  • the semiconductor substrate 1100 includes a first semiconductor 1110, a buffer layer 1120, a resistor 1130, a second semiconductor 1140, a buffer layer 1150, and a stacked semiconductor 1160.
  • the first semiconductor 1110 corresponds to the first semiconductor 210
  • the resistor 1130 corresponds to the resistor 830.
  • the first semiconductor 1110 is, for example, a GaAs single crystal substrate.
  • the other semiconductor layer in the semiconductor substrate 1100 is a Group 3-5 compound semiconductor that is epitaxially grown on the first semiconductor 1110 by MOCVD and lattice-matched or pseudo-lattice-matched with the first semiconductor 1110.
  • the semiconductor substrate 1100 is suitable for manufacturing a FET, particularly HEMT and HBT, monolithically on the same substrate.
  • the second semiconductor 1140 is a semiconductor mainly suitable for forming a HEMT
  • the stacked semiconductor 1160 is a semiconductor mainly suitable for forming an HBT.
  • the buffer layer 1120 is a semiconductor layer that functions as a buffer layer that matches the interstitial distance between the semiconductor layer formed in the upper layer and the first semiconductor 1110.
  • the buffer layer 1120 may be a semiconductor layer provided for the purpose of ensuring the crystallinity of the semiconductor formed in the upper layer.
  • the buffer layer 1120 prevents, for example, characteristic deterioration of the semiconductor substrate 1100 due to impurity atoms remaining on the surface of the first semiconductor 1110.
  • the buffer layer 1120 may be a semiconductor layer that plays a role of suppressing leakage current from a semiconductor layer formed in an upper layer.
  • the buffer layer 1120 is formed by an epitaxial growth method. Examples of the material of the buffer layer 1120 include GaAs or AlGaAs.
  • the second semiconductor 1140 includes a carrier supply semiconductor 1142, a monocarrier transfer semiconductor 1144, a carrier supply semiconductor 1146, and a Schottky layer 1148.
  • the monocarrier transfer semiconductor 1144 functions as a channel through which either electron or hole moves.
  • the carrier supply semiconductor 1142 and the carrier supply semiconductor 1146 supply carriers to the monocarrier transfer semiconductor 1144.
  • Schottky layer 1148 forms a Schottky junction with a metal electrode formed in contact therewith.
  • the second semiconductor 1140 is a semiconductor suitable for forming the HEMT.
  • the carrier supply semiconductor 1142, the monocarrier transfer semiconductor 1144, the carrier supply semiconductor 1146, and the Schottky layer 1148 are formed by, for example, an epitaxial growth method. Examples of the epitaxial growth method include MOCVD method and MBE method. Examples of materials for the carrier supply semiconductor 1142, the monocarrier transfer semiconductor 1144, the carrier supply semiconductor 1146, and the Schottky layer 1148 include GaAs, AlGaAs, InGaAs, and the like.
  • the monocarrier transfer semiconductor 1144 is i-type InGaAs
  • the carrier supply semiconductor 1142 and the carrier supply semiconductor 1146 are N-type AlGaAs
  • the Schottky layer is AlGaAs.
  • the buffer layer 1150 separates the stacked semiconductor 1160 formed in the upper layer from the second semiconductor 1140 formed in the lower layer, and prevents the stacked semiconductor 1160 and the second semiconductor 1140 from affecting each other.
  • the buffer layer 1150 is formed by, for example, an epitaxial growth method.
  • the material of the buffer layer 1150 is, for example, GaAs.
  • the laminated semiconductor 1160 includes a collector layer 1162, a base layer 1164, an emitter layer 1166, a ballast resistor layer 1168, and a contact layer 1169.
  • the collector layer 1162, the base layer 1164, and the emitter layer 1166 are semiconductors that form an NPN or PNP type junction structure.
  • the collector layer 1162, the base layer 1164, and the emitter layer 1166 are, for example, semiconductor layers that function as the collector, base, and emitter of the bipolar transistor, respectively.
  • the ballast resistor layer 1168 is a ballast resistor layer suitable for the emitter ballast of a bipolar transistor.
  • the ballast resistor layer 1168 is a high resistance region provided in the vicinity of the emitter for the purpose of suppressing an excessive current from flowing through the bipolar transistor.
  • the ballast resistor layer 1168 can adjust the emitter resistance to a resistance value that does not allow excessive current to flow, so that thermal runaway of electronic elements such as transistors formed on the semiconductor substrate 1100 can be prevented.
  • the semiconductor substrate 1100 is repeatedly manufactured by the manufacturing method shown in FIG. 12, a large amount of impurity atoms used in the manufacturing process of the previously manufactured semiconductor substrate 1100 may remain in the reaction vessel.
  • the semiconductor substrate 1100 is formed on the first semiconductor 1110 by sequentially epitaxially growing a buffer layer 1120, a resistor 1130, a second semiconductor 1140, a buffer layer 1150, and a stacked semiconductor 1160.
  • the stacked semiconductor 1160 is a semiconductor that forms an NPN-type junction structure, a large amount of donor impurity atoms (first impurity atoms) are added to the N-type emitter layer 1166. Therefore, after the emitter layer 1166 is formed, a large amount of donor impurity atoms remain in the reaction vessel as the first impurity atoms.
  • the donor impurity atom is Si
  • a large amount of Si remains in the reaction vessel. Residual Si may adversely affect the subsequent manufacturing process of the semiconductor substrate 1100.
  • residual Si in the reaction vessel may adhere to the surface of the first semiconductor 1110.
  • the adhering Si diffuses into the first semiconductor 1110 and the semiconductor layer formed thereon and acts as a donor to cause insulation failure.
  • the device characteristics of the HEMT formed in the second semiconductor 1140 may be degraded.
  • the manufacturing method of this embodiment prevents the adverse effect of Si, which is the first impurity atom remaining in the reaction vessel, by the following process.
  • step S110 in which the first semiconductor 1110 is installed and the second impurity gas is introduced, the first semiconductor 1110 is installed in the reaction vessel of the MOCVD furnace. Subsequently, a vacuum is drawn in the reaction vessel, purged with an inert gas, and gases CCl 3 Br, hydrogen, and arsine are introduced.
  • step S120 of heating the first semiconductor 1110 the first semiconductor 1110 is heated under the conditions of a temperature of 500 ° C. to 800 ° C., a reaction vessel pressure of 5 Torr to atmospheric pressure, and a time of 10 seconds to 15 minutes.
  • C present in CCl 3 Br functions as a second impurity atom, and compensates for the donor effect of Si present on the surface of the first semiconductor 1110.
  • impurity atoms such as Si existing on the surface of the first semiconductor 1110 can be suppressed. Due to the presence of the second impurity atoms, it is possible to prevent insulation failure that occurs between the first semiconductor 1110 and the semiconductor epitaxially grown thereon.
  • the buffer layer 1120 is formed on the first semiconductor 1110.
  • the buffer layer 1120 also has an effect of preventing characteristic deterioration of the semiconductor substrate 1100 due to impurity atoms remaining on the surface of the first semiconductor 1110.
  • the material of the buffer layer 1120 include GaAs or AlGaAs. Trimethylgallium (TMG), trimethylaluminum (TMA), or the like can be used as a Group 3 element material. Arsine (AsH 3 ) can be used as the Group 5 element source gas.
  • the resistor 1130 is epitaxially grown on the buffer layer 1120.
  • the resistor 1130 corresponds to the resistor 830.
  • the resistor 1130 may include a carrier trap and may include a plurality of P-type semiconductors forming a heterojunction, or a plurality of P-type semiconductors and a plurality of N-types stacked alternately to form a plurality of PN junctions.
  • a semiconductor may be included. These structures suppress leakage current and improve insulation between semiconductors formed above and below the resistor.
  • the resistor 1130 may include a plurality of types of these structures.
  • step S730 of forming the resistor 1130 Al x Ga 1-x As (0 ⁇ x ⁇ 1) to which oxygen atoms are added may be formed as a carrier trap, and a plurality of Al x Ga 1- 1 having different Al compositions may be formed.
  • the resistor 1130 including a heterojunction may be formed by forming an xAs layer.
  • a plurality of N-type Al x Ga 1-x As and a plurality of P-type Al x Ga 1-x As may be alternately formed to form a plurality of PN junctions.
  • Trimethylgallium (TMG) or trimethylaluminum (TMA) can be used as the Group 3 element material.
  • Arsine (AsH 3 ) can be used as the Group 5 element source gas.
  • the gas containing the second impurity atom exhibiting the P-type conductivity may contain a halogenated hydrocarbon gas.
  • the compound which has the 1st impurity atom used for formation of an N-type semiconductor as a component is a silane or disilane, for example.
  • step S140 of forming the second semiconductor the carrier supply semiconductor 1142, the monocarrier transfer semiconductor 1144, the carrier supply semiconductor 1146, and the Schottky layer 1148 included in the second semiconductor 1140 are sequentially epitaxially grown on the resistor 1130.
  • an N-type AlGaAs carrier supply semiconductor 1142, an i-type InGaAs monocarrier transfer semiconductor 1144, an N-type AlGaAs carrier supply semiconductor 1146, and an AlGaAs Schottky layer are sequentially formed.
  • a Group 3 element material trimethylgallium (TMG), trimethylaluminum (TMA), trimethylindium (TMI), or the like can be used.
  • Arsine (AsH 3 ) can be used as the Group 5 element source gas.
  • Silane or disilane can be used as the compound having the first impurity atom as a constituent element used for forming the N-type semiconductor.
  • a buffer layer 1150 is epitaxially grown on the Schottky layer 1148. As described above, the buffer layer 1150 separates the stacked semiconductor 1160 formed in the upper layer from the second semiconductor 1140 formed in the lower layer, and prevents mutual influence between the stacked semiconductor 1160 and the second semiconductor 1140. Examples of the material of the buffer layer 1150 include GaAs or AlGaAs.
  • a collector layer 1162, a base layer 1164, and an emitter layer 1166 are epitaxially grown sequentially on the buffer layer 1150.
  • the collector layer 1162, the base layer 1164, and the emitter layer 1166 are semiconductors that form a junction structure whose conductivity type is NPN or PNP type.
  • a gas containing a simple substance or a compound having an impurity atom as a constituent element used when forming a P-type semiconductor is introduced into a reaction vessel before the first semiconductor 1110 is installed and heated. It may be the same gas as the impurity gas.
  • a compound having an impurity atom exhibiting an N-type conductivity, which is used to form an N-type semiconductor as a constituent element, is, for example, silane or disilane.
  • a ballast resistor layer 1168 and a contact layer 1169 are formed on the emitter layer 1166.
  • step S960 for taking out the first semiconductor the completed semiconductor substrate 1100 is taken out from the reaction vessel. Thereafter, without passing through the step of reducing the influence of impurity atoms inside the reaction vessel, the first semiconductor 1110 to be processed next is installed in the reaction vessel, and the semiconductor substrate is introduced from step S110 where gas is introduced into the reaction vessel. The manufacturing process can be repeated.
  • the manufacturing method of this embodiment includes a step S110 of installing the first semiconductor 1110 and introducing a gas, and a step S120 of heating the first semiconductor 1110. Therefore, even if a large amount of the first impurity Si used in the preceding manufacturing process remains in the reaction vessel and contaminates the installed first semiconductor 1110, the second that exists in CCl 3 Br due to heating.
  • the impurity C compensates for the donor effect of Si remaining on the surface of the first semiconductor 1110. As a result, the influence of the first impurity atoms such as Si existing on the surface of the first semiconductor 1110 can be suppressed.
  • a resistor 1130 including a P-type semiconductor and a plurality of N-type semiconductors, or a resistor 1130 including a structure formed by a combination of these structures may be formed.
  • the semiconductor substrate 1100 includes the resistor 1130, leakage current is further suppressed and insulation failure can be prevented. As a result, the element isolation performance between the HEMT formed in the second semiconductor 1140 and the HBT formed in the stacked semiconductor 1160 is improved.
  • Example 1 A semiconductor substrate 2100 having a laminated structure shown in Table 1 was created.
  • each layer number indicates a code of each semiconductor layer.
  • Table 1 the material of each semiconductor layer, the film thickness, the type of dopant, and the carrier concentration are shown. When no impurity is introduced, “None” is shown as the type of dopant.
  • the stack from the second semiconductor 2140 to the Schottky layer 2148 can be applied to a field effect transistor.
  • the stack from the subcollector layer 2162 to the contact layer 2170 can be applied to a bipolar transistor. That is, the semiconductor substrate 2100 is a BiFET substrate on which both field effect transistors and bipolar transistors can be formed on a single substrate.
  • Each semiconductor layer shown in Table 1 was formed by epitaxial growth. In epitaxial growth, heating trimethylgallium as a Ga source, trimethylaluminum as an Al source, trimethylindium as an In source, butyl ether as an O source, and arsine (provided that the concentration of monogermane is less than 0.0005 ppm) as an As source. CBrCl 3 was used as the C source and gas used occasionally, and disilane was used as the Si source.
  • the first semiconductor 2110 which is a semi-insulating GaAs substrate, was placed in the pass box of the MOCVD reactor, the inside of the pass box was decompressed, and then replaced with nitrogen. Thereafter, the first semiconductor 2110 was taken out from the pass box, moved to the reaction furnace, and the first semiconductor 2110 was attached. Next, after reducing the pressure of the reactor, the reactor pressure was 9.4 kPa in a hydrogen atmosphere.
  • the semiconductor substrate 2100 produced as described above was used as Experimental Example 1. After removing the semiconductor substrate 2100 of Experimental Example 1, a new GaAs substrate, which is the first semiconductor 2110, was continuously introduced into the reaction furnace without cleaning the inside of the reaction furnace and taking measures against mixing impurities such as empty depots. .
  • a semiconductor substrate 2100 created by repeating a series of steps from the first step to the third step twice was used as Experimental Example 2. Further, a semiconductor substrate 2100 in which the above-described series of steps was continuously repeated was used as Experimental Example 3. That is, the number of times of repeating a series of steps from the first step to the third step (growth number) is 1 in Experimental Example 1, 2 in Experimental Example 2, and 3 in Experimental Example 3. . It is considered that the number of impurity atoms remaining in the reactor increases as the number of repetitions increases.
  • Table 2 shows the results of measuring the withstand voltage of each of the semiconductor substrates 2100 of Experimental Examples 1 to 3 and Comparative Examples 1 to 3.
  • the withstand voltage was evaluated by etching and removing the contact layer 2170 to the carrier supply semiconductor 2142 of the produced semiconductor substrate 2100 and measuring the current-voltage characteristics between the electrodes on the surface of the second semiconductor 2140.
  • As electrodes two metal thin films having an area of 100 ⁇ m ⁇ 200 ⁇ m were formed on the surface of the second semiconductor 2140 at intervals of 5 ⁇ m.
  • AuGe / Ni / Au was sequentially deposited at a thickness of 60 nm / 20 nm / 150 nm, respectively, to form a metal thin film.
  • the voltage when the current flowed 1.0 ⁇ 10 ⁇ 5 A was defined as the withstand voltage.
  • Example 2 A semiconductor substrate 3100 having a laminated structure shown in Table 3 was created.
  • each layer number indicates a code of each semiconductor layer.
  • Table 3 the material, film thickness, carrier type and carrier concentration of each semiconductor layer are shown.
  • the carrier type is “i”.
  • the stack from the second semiconductor 3140 to the contact layer 3150 can be applied to a field effect transistor.
  • Each semiconductor layer shown in Table 3 was formed by the same epitaxial growth as in Example 1.
  • the first semiconductor 3110 (semi-insulating GaAs substrate) was placed in a pass box of the reactor, and the pass box was decompressed and replaced with nitrogen.
  • the first semiconductor 3110 was taken out from the pass box, moved to the reaction furnace, and the first semiconductor 3110 was attached.
  • the reactor pressure was set to 9.4 kPa in a hydrogen atmosphere.
  • the withstand voltage was measured in the same manner as in Example 1.
  • Table 4 shows the measurement results of the withstand voltage.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

　単一半導体基板上にＨＢＴおよびＦＥＴのような複数異なる種類のデバイスを形成するに適した半導体基板を製造する方法を提供する。半導体を結晶成長させる反応容器内に第１不純物原子を構成要素として有する単体または化合物を含む第１不純物ガスを導入する段階を含む複数の段階を繰り返して、複数の半導体基板を製造する方法であって、第１不純物ガスを導入する段階の後に、製造された半導体基板を取り出す段階と、反応容器内に第１半導体を設置する段階と、反応容器内に、第１半導体内で第１不純物原子と反対の伝導型を示す第２不純物原子を構成要素として有する単体または化合物を含む第２不純物ガスを導入する段階と、第１半導体を第２不純物ガスの雰囲気中で加熱する段階と、加熱した前記第１半導体上に第２半導体を結晶成長させる段階とを備える半導体基板の製造方法を提供する。

Description

半導体基板の製造方法および半導体基板
　本発明は、半導体基板の製造方法および半導体基板に関する。
　特許文献１は、ウェハ上に少なくとも２つの異なるタイプの集積活性デバイス（例えばＨＢＴおよびＦＥＴ）を作製するのに適したエピタキシャル第３～５族化合物半導体ウェハを作製する方法を開示している。
　（特許文献１）特開２００８－６０５５４号公報
　単一の半導体基板上に、ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏ－ｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、「ＨＢＴ」と称する）と電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、「ＦＥＴ」と称する）を一例とする複数の異なる種類のデバイスを形成する場合には、一方のデバイスの製造工程が他方の製造工程に影響を及ぼす場合がある。
　例えば、デバイスの製造に用いる反応容器内に、ＨＢＴにドープした不純物（例えばＳｉ）が残留していると、次に製造するデバイスの半導体基板上に当該不純物が付着して拡散する場合がある。当該不純物は、半導体基板上に形成されるＦＥＴにおけるキャリアを生成し、リーク電流の一因となる。また、キャリアが生成されることによって、デバイス間の素子分離が不安定になる場合もある。さらに、単一の半導体基板上に形成される双方のデバイスの特性を最適化することが難しくなる場合もある。
　上記課題を解決するために、本発明の第１の態様においては、半導体を結晶成長させる反応容器内に第１不純物原子を構成要素として有する単体または化合物を含む第１不純物ガスを導入する段階を含む複数の段階を繰り返して、複数の半導体基板を製造する方法であって、第１不純物ガスを導入する段階の後に、製造された半導体基板を取り出す段階と、反応容器内に第１半導体を設置する段階と、反応容器内に、第１半導体内で第１不純物原子と反対の伝導型を示す第２不純物原子を構成要素として有する単体または化合物を含む第２不純物ガスを導入する段階と、第１半導体を第２不純物ガスの雰囲気中で加熱する段階と、加熱した第１半導体上に第２半導体を結晶成長させる段階とを備える半導体基板の製造方法を提供する。
　加熱する段階においては、例えば、電子密度と正孔密度との差を示す有効キャリア密度を第１半導体の少なくとも表面において減少させるべく加熱する条件を設定する。当該製造方法においては、第１不純物原子が、第１半導体内でＮ型の伝導型を示す不純物原子であり、第２不純物ガスが、第１半導体内でＰ型の伝導型を示す不純物原子を含むＰ型不純物ガスを含む。第１半導体または第２半導体が３－５族化合物半導体であり、Ｐ型不純物ガスが、ハロゲン化炭化水素ガスを含んでもよい。
　ハロゲン化炭化水素ガスは、例えば、ＣＨｎＸ（４－ｎ）（ただし、ＸはＣｌ、ＢｒおよびＩからなる群から選択されるハロゲン原子であり、ｎは、０≦ｎ≦３の条件を満たす整数であり、０≦ｎ≦２の場合、複数のＸは互いに同一の原子でも異なった原子でもよい。）である。第１半導体または第２半導体が３－５族化合物半導体であり、第２不純物ガスがアルシンおよび水素を含んでもよい。第２不純物ガスが、１ｐｐｂ以下のＧｅＨ４を含むアルシン原料ガスを含んでもよい。
　第２半導体は、一例として、電子または正孔が移動するチャネルとして機能するモノキャリア移動半導体である。モノキャリア移動半導体が、３－５族化合物半導体のＮ型モノキャリア移動半導体であり、第２半導体を結晶成長させる段階において、Ｎ型の伝導型を示す不純物原子を含む化合物としてシランまたはジシランを反応容器に導入してＮ型モノキャリア移動半導体を結晶成長させてもよい。モノキャリア移動半導体上に、モノキャリア移動半導体とは反対の伝導型のモノキャリア移動半導体を形成する段階をさらに備えてもよい。
　また、第２半導体上に、Ｎ型半導体、Ｐ型半導体およびＮ型半導体をこの順にエピタキシャル成長させる、またはＰ型半導体、Ｎ型半導体およびＰ型半導体をこの順にエピタキシャル成長させることにより、Ｎ型半導体／Ｐ型半導体／Ｎ型半導体で表される積層半導体、またはＰ型半導体／Ｎ型半導体／Ｐ型半導体で表される積層半導体を形成する段階、をさらに含んでもよい。
　この場合に、第１不純物原子が、半導体内でＮ型の伝導型を示す不純物原子であり、第２不純物ガスが、Ｐ型の伝導型を示すＰ型不純物原子を含むＰ型不純物ガスを含み、積層半導体が、バイポーラトランジスタのベースとして機能するベース層を含み、Ｐ型不純物ガスと同じ種類のガスを反応容器に導入してベース層を製造してもよい。第２半導体を結晶成長させる段階において、Ｎ型の伝導型を示す不純物原子を含む化合物としてシランまたはジシランを反応容器に導入して、積層半導体におけるＮ型半導体を形成してもよい。
　抵抗体を形成する段階は、３族元素を含む３族原料ガスおよび５族元素を含む５族原料ガスを用いたエピタキシャル成長により、３－５族化合物半導体のＰ型半導体を形成する段階を有し、Ｐ型半導体を形成する段階において、Ｐ型半導体のアクセプタ濃度を３族原料ガスと５族原料ガスとの流量比により制御してもよい。また、少なくとも第２半導体を第１半導体上に形成した後、少なくとも第２半導体が形成された半導体基板を反応容器から取り出す段階をさらに含み、取り出す段階の後、反応容器の内部の不純物原子の影響を軽減する工程を経ることなく、反応容器の内部に第１半導体とは別の第１半導体を設置し、ガスを反応容器の内部に導入する段階と、別の第１半導体をガスの雰囲気中で加熱する段階と、加熱した第１半導体上に第２半導体を形成する段階と、を繰り返してもよい。
　本発明の第２の態様においては、第１半導体と、第１半導体上に形成された第２半導体とを含む半導体基板であって、第１半導体と第２半導体との界面に、Ｐ型不純物原子と、Ｐ型不純物原子と実質的に同じ密度のＮ型不純物原子とを有する半導体基板を提供する。例えば、Ｐ型不純物原子およびＮ型不純物原子は活性化されている。
　なお、本明細書において、「Ａ上のＢ（Ｂ　ｏｎ　Ａ）」は「ＢがＡに接する場合」、および、「ＢとＡとの間に他の部材が存在する場合」の両方の場合を含む。
半導体基板の製造方法の一例を表すフローチャートを示す。 半導体基板２００の断面の一例を示す。 半導体基板３００の断面の一例を示す。 半導体基板１４００の断面の一例を示す。 半導体基板４００の断面の一例を示す。 半導体基板１６００の断面の一例を示す。 半導体基板の製造方法の一例を表すフローチャートを示す。 半導体基板６００の断面の一例を示す。 半導体基板８００を製造する方法を表すフローチャートを示す。 半導体基板８００の断面の一例を示す。 半導体基板２００を製造する方法を表すフローチャートを示す。 半導体基板１１００を製造する方法を表すフローチャートを示す。 半導体基板１１００の断面の一例を示す。
　図１は、半導体基板の製造方法の一例を表すフローチャートを示す。本製造方法は、第１半導体を設置してガスを導入する段階Ｓ１１０、第１半導体を加熱する段階Ｓ１２０、および第２半導体を形成する段階Ｓ１４０を備える。なお、図２は、本実施態様の製造方法によって製造される半導体基板２００の断面の一例を示す。半導体基板２００は、第１半導体２１０および第２半導体２４０を備える。
　半導体基板２００上には、電子素子を形成することができる。例えば、半導体基板２００を用いて、ＦＥＴ、高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ、「ＨＥＭＴ」と称する場合がある。）またはＨＢＴ等を製造することができる。
　第１半導体２１０は、例えば半導体基板２００における他の構成要素を支持するに十分な機械的強度を有する基板である。例えば、第１半導体２１０は、Ｓｉ基板、ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板、Ｇｅ基板、ＧＯＩ（ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板、またはＧａＡｓ基板等である。Ｓｉ基板は、例えば単結晶Ｓｉ基板である。第１半導体２１０は、サファイア基板、ガラス基板、ＰＥＴフィルム等の樹脂基板であってもよい。第１半導体２１０は、基板（ウェハ）自体であってもよく、基板上にエピタキシャル成長された半導体層であってもよい。第１半導体２１０は、例えば３－５族化合物半導体である。
　第２半導体２４０は、電子素子を形成することができる化合物半導体である。例えば、第２半導体２４０は、３－５族化合物半導体または２－６族化合物半導体等である。第２半導体２４０は、一例としてモノキャリア移動半導体である。「モノキャリア移動半導体」とは、電子または正孔の何れか一方の移動によりトランジスタ等の電子素子のチャネルとして機能する半導体をいう。
　第１半導体２１０の上に形成する第２半導体２４０は、図２に示すように単層であってもよく、複層であってもよい。図３および図４は、第１半導体２１０上に複層の第２半導体３４０と第２半導体４４０とを形成した例である。第２半導体が複層である場合には、それぞれの第２半導体層を順次形成してよい。
　図３に示す半導体基板３００において、第２半導体３４０は、第２半導体３４２、第２半導体３４４、第２半導体３４６、および第２半導体３４８を有する。半導体基板３００は、例えば、ＨＥＭＴに適する半導体基板である。第２半導体３４２は、例えばＨＥＭＴのチャネルを形成するモノキャリア移動半導体である。第２半導体３４４は、第２半導体３４２にキャリアを供給するキャリア供給半導体である。
　第２半導体３４６は、例えばゲート電極が形成されるバリア形成半導体である。第２半導体３４８は、例えばソース電極およびドレイン電極が形成されるコンタクト用半導体である。図３において、半導体基板３００は、破線で示す領域に他の半導体等を含んでよい。例えば、半導体基板３００は、破線で示す領域に、キャリア供給層、スペーサー層、またはバッファ層等を含む。
　図４に示す半導体基板１４００において、第２半導体１４４０は、第２半導体１４４２、第２半導体１４４４、第２半導体１４４６、第２半導体１４４８、および第２半導体１４５０を有する。半導体基板１４００は、例えば、相補型ＦＥＴに適する半導体基板である。第２半導体１４４２は、ＦＥＴのチャネルを形成するモノキャリア移動半導体である。第２半導体１４４４は、第２半導体１４４２にキャリアを供給するキャリア供給半導体である。
　第２半導体１４４６は、例えばゲート電極が形成されるバリア形成半導体である。第２半導体１４４８は、例えばソース電極およびドレイン電極が形成されるコンタクト層である。第２半導体１４５０は、第２半導体１４４２の伝導型とは反対の伝導型を持つ半導体である。図４において、半導体基板１４００は、破線で示す領域に他の半導体等を含んでよい。例えば、半導体基板１４００は、破線で示す領域に、キャリア供給層、スペーサー層、またはバッファ層等を含む。
　図５に示す半導体基板４００において、第２半導体４４０は、第２半導体４４２、第２半導体４４４、および第２半導体４４６を有する。半導体基板４００は、例えば、ＨＢＴに適する半導体基板である。第２半導体４４２は、例えばＨＢＴのコレクタ層である。第２半導体４４４は、例えばＨＢＴのベース層である。第２半導体４４６は、例えばＨＢＴのエミッタ層である。図５において、半導体基板４００は、破線で示す領域に他の半導体等を含んでよいことを示す。例えば、半導体基板４００は、破線で示す領域にバッファ層等を含む。
　図６に示す半導体基板１６００は、積層半導体１６４０、積層半導体１６５０、および積層半導体１６６０を有する。
　積層半導体１６４０は、第２半導体１６４２、第２半導体１６４４、第２半導体１６４６、および第２半導体１６４８を有する。第２半導体１６４２は、例えばＦＥＴのチャネルを形成するモノキャリア移動半導体である。第２半導体１６４４は、第２半導体１６４２にキャリアを供給するキャリア供給半導体である。第２半導体１６４６は、例えばゲート電極が形成されるバリア形成半導体である。第２半導体１６４８は、例えばソース電極およびドレイン電極が形成されるコンタクト層である。
　積層半導体１６５０は、第２半導体１６４４とは反対の伝導型を持つ半導体１６５２を有する。積層半導体１６６０は、少なくともコレクタ層１６６２、ベース層１６６４、およびエミッタ層１６６６を有する。
　図６において、半導体基板１６００は、破線部分に他の半導体等を含んでもよい。例えば、半導体基板１６００は、破線で示す領域に、キャリア供給層、スペーサー層、またはバッファ層等を含む。
　以下、一例として、半導体基板２００の製造方法を説明する。第１半導体２１０を設置してガスを導入する段階Ｓ１１０において、まず第１半導体２１０を反応容器に設置する。当該反応容器は、半導体内でＰ型またはＮ型の伝導型を示す第１不純物原子を、製造工程の開始前に反応容器内部に含む場合がある。例えば、第１半導体２１０を設置する前に、第１不純物原子を構成要素として有する単体または化合物を含む第１不純物ガスを反応容器に導入して、他の半導体基板２００を反応容器内で製造することがある。
　この場合には、第１不純物ガスに含まれていたＮ型の伝導型を示す第１不純物原子またはＰ型の伝導型を示す第１不純物原子が反応容器内に残留する場合がある。このような第１不純物原子が、次に製造される半導体基板２００の第１半導体２１０の表面に付着して拡散すると、当該第１不純物原子が第２半導体２４０のキャリアとして作用する。その結果、第１半導体２１０および第２半導体２４０の間でリーク電流が発生する。
　そこで、リーク電流の発生を防ぐことを目的として、先に製造された半導体基板２００を取り出した後に第１半導体２１０を設置してから、半導体内で第１不純物原子とは反対の伝導型を示す第２不純物原子を構成要素とする単体または化合物を含む第２不純物ガスを、反応容器に導入する。例えば、反応容器に残留している第１不純物原子が、半導体内でＮ型の伝導型を示す不純物原子である場合には、第２不純物ガスは、Ｐ型の伝導型を示す第２不純物原子を構成要素とする単体または化合物を含むガスを含む。当該第２不純物原子を構成要素とする化合物は、例えばハロゲン化炭化水素である。なお、第１半導体２１０を設置する前に第２不純物ガスを反応容器に導入してもよい。
　ハロゲン化炭化水素ガスは、例えばＣＨｎＸ（４－ｎ）（ただし、ＸはＣｌ、ＢｒおよびＩからなる群から選択されるハロゲン原子であり、ｎは、０≦ｎ≦３の条件を満たす整数であり、０≦ｎ≦２の場合、複数のＸは互いに同一の原子でも異なった原子でもよい。）である。Ｐ型の伝導型を示す第２不純物原子を構成要素とする化合物は、例えばＣＣｌ３Ｂｒである。第２不純物ガスがハロゲンを含む場合には、反応容器に残留している第１不純物が不活性化する。
　第２不純物ガスは、例えばアルシン（ＡｓＨ３）および水素を含む。当該アルシンには、残留４族不純物原子を実質的に含まないことが好ましい。具体的には、第２不純物ガスが含むアルシン原料ガスに含まれるＧｅＨ４は、例えば、１ｐｐｂ以下である。
　第１半導体２１０を設置してから第２不純物ガスを導入する前に、反応容器内部を真空引きしてもよい。第２不純物ガスを導入する前に、反応容器内部を窒素ガス、水素ガス、または不活性ガス等によりパージしてもよい。第２不純物ガスは、次の加熱する段階Ｓ１２０の前に導入してもよく、加熱の途中で導入してもよく、または加熱の途中で入れ替えてもよい。
　第２不純物ガスは、一種類のガスであってもよく、複数種類のガスを混合したガスであってもよい。例えば、第２不純物ガスとして、Ｐ型の伝導型を示す不純物原子を構成要素とする単体または化合物を含むガスを単独に導入してもよく、Ｐ型の伝導型を示す不純物原子を構成要素とする単体または化合物を含むガスおよび水素を同時に導入してもよい。
　第１半導体２１０を加熱する段階Ｓ１２０において、反応容器に設置されている第１半導体２１０を、第２不純物ガスの雰囲気中で加熱する。加熱温度は、例えば４００℃から８００℃である。反応容器内圧力は、例えば５Ｔｏｒｒから大気圧までの圧力である。加熱時間は、例えば５秒から５０分までの時間である。上記のパラメータは、半導体基板２００を製造する装置、反応容器の容量、反応容器内の第１不純物原子の残留量等によって変えてもよい。上記加熱条件は、電子密度と正孔密度との差を示す有効キャリア密度が、第１半導体２１０の少なくとも表面において減少するように設定してもよい。
　例えば、有機金属気相成長法（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ法と称する場合がある）により第２半導体２４０をエピタキシャル成長させる場合に、Ｎ型の伝導型を示す第１不純物原子として、Ｓｉが反応容器内に残留しているときは、上述のガスを導入する段階Ｓ１１０において、アルシン、水素、およびＣＣｌ３Ｂｒを導入して、温度が５００℃～８００℃、反応容器内圧力が５Ｔｏｒｒから大気圧、時間が１０秒から１５分の条件下で、加熱する。
　この条件の下での加熱によって、ＣＣｌ３Ｂｒの中に存在するＣが第２不純物原子として作用し、第１半導体２１０表面に存在するＳｉのドナー効果を補償する。その結果、第１半導体２１０表面に存在したＳｉ等の第１不純物原子の影響を抑止できる。例えば、第２不純物原子の存在により、第１半導体２１０とその上にエピタキシャル成長する第２半導体２４０との界面に発生する絶縁不良を防止できる。
　第２半導体２４０を形成する段階Ｓ１４０において、加熱した第１半導体２１０の上に、第２半導体２４０を形成する。第２半導体２４０の形成方法としては、化学気相成長法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ法と称する。）、物理気相成長法（Ｐｈｉｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ法と称する。）、ＭＯＣＶＤ法、分子線エピタキシー法（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ、ＭＢＥ法と称する。）を例示できる。
　第１半導体２１０が半導体単結晶基板である場合に、第１半導体２１０上に第２半導体２４０をエピタキシャル成長してもよい。例えば、第１半導体２１０がＧａＡｓ単結晶基板である場合に、第２半導体２４０として、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、またはＩｎＧａＰ等の化合物半導体を第１半導体２１０にエピタキシャル成長させる。第２半導体２４０は、例えば第１半導体２１０に接して形成される。半導体基板２００は、第１半導体２１０と第２半導体２４０との間に他の半導体層を有してもよい。
　ＧａＡｓの第１半導体２１０上に、ＭＯＣＶＤ法により３－５族元素からなる第２半導体２４０を形成する場合に、３族元素原料として、各金属原子に炭素数が１から３のアルキル基もしくは水素が結合したトリアルキル化物、もしくは三水素化物を使用することができる。３族元素原料として、例えば、トリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）、トリメチルアルミニウム（ＴＭＡ）等を使用することができる。
　５族元素原料ガスとして、アルシン（ＡｓＨ3 ）、またはアルシンが含む水素原子の少なくとも一つを炭素数が１から４のアルキル基で置換したアルキルアルシンまたはホスフィン（ＰＨ３）等を使用することができる。また、第２半導体２４０は、３－５族化合物のＮ型モノキャリア移動半導体であってもよい。Ｎ型モノキャリア移動半導体の形成に用いる、Ｎ型の伝導型を示す不純物原子を含む化合物は、シランまたはジシランを含んでよい。
　本実施態様の製造方法によって製造した半導体基板２００は、上述の加熱する段階１２０において、第２不純物ガスが含むＣＣｌ３Ｂｒに含まれるＣが、第１半導体２１０表面に残存するＳｉのドナー効果を補償する。半導体基板２００は、一例として、第１半導体２１０と第２半導体２４０との界面に、Ｐ型不純物原子のＣと、Ｃと実質的に同じ密度のＮ型不純物Ｓｉとを有する。半導体基板２００は、第１半導体２１０と第２半導体２４０との界面に、活性化されたＰ型不純物Ｃと、活性化されたＣと実質的に同じ密度の活性化されたＮ型不純物Ｓｉとを有してもよい。
　本実施態様の製造方法を用いて、図２から図６に示した半導体基板２００、半導体基板３００、半導体基板４００、半導体基板１４００、および半導体基板１６００を製造してもよい。
　図７は、半導体基板製造方法の他の実施態様を表すフローチャートを示す。図１に示す実施態様に比して、本実施態様の製造方法は、第２半導体を形成する段階Ｓ１４０の後に、第２半導体の上に、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体をこの順にエピタキシャル成長させることにより、またはＰ型半導体、Ｎ型半導体、およびＰ型半導体をこの順にエピタキシャル成長させることにより、Ｎ型半導体／Ｐ型半導体／Ｎ型半導体で表される積層半導体、またはＰ型半導体／Ｎ型半導体／Ｐ型半導体で表される積層半導体を形成する段階Ｓ５５０をさらに備える。
　図８は、本実施態様の製造方法によって製造する半導体基板６００の断面の一例を示す。半導体基板６００は、半導体基板２００に比して、第２半導体２４０の上にさらに積層半導体６６０を有する。
　積層半導体６６０は、コレクタ層６６２、ベース層６６４、およびエミッタ層６６６を有する。コレクタ層６６２、ベース層６６４、およびエミッタ層６６６は、例えばＮＰＮまたはＰＮＰ型の接合構造を形成する半導体である。コレクタ層６６２、ベース層６６４、およびエミッタ層６６６は、それぞれバイポーラトランジスタのコレクタ、ベース、およびエミッタとして機能する半導体層である。
　以下、半導体基板６００を用いて、本実施態様の製造方法を説明するが、図１に示す製造方法と重複するＳ１１０からＳ１４０については説明を省略する。積層半導体６６０を形成する段階Ｓ５５０において、第２半導体２４０の上に順次にコレクタ層６６２、ベース層６６４、およびエミッタ層６６６をエピタキシャル成長させる。エピタキシャル成長方法としては、ＣＶＤ法、ＭＯＣＶＤ法、または分子線エピタキシー法を例示できる。例えば、ＧａＡｓの第１半導体２１０に、ＭＯＣＶＤ法により３－５族元素からなる積層半導体６６０を形成する場合に、上述の３族元素原料および５族元素原料を使用できる。
　積層半導体６６０が含むＮ型半導体を形成する間には、Ｎ型の伝導型を示す不純物原子を構成要素として有する単体または化合物を含むガスが反応容器内に導入される。当該ガスは、例えばシランまたはジシランを含む。積層半導体６６０が含むＰ型半導体を形成する間には、Ｐ型の伝導型を示す不純物原子を構成要素として有する単体または化合物を含むガスを反応容器内に導入する。
　積層半導体６６０が、Ｎ型半導体／Ｐ型半導体／Ｎ型半導体で表される場合には、第１不純物ガスは、最後に反応容器に導入されたＮ型の伝導型を示す不純物原子を構成要素として有する単体または化合物を含むガスである。Ｐ型半導体／Ｎ型半導体／Ｐ型半導体で表される場合には、第１不純物ガスは、最後に反応容器に導入されたＰ型の伝導型を示す不純物原子を構成要素として有する単体または化合物を含むガスである。
　積層半導体６６０を形成した後に、次の半導体基板６００を製造する場合には、反応容器に第１半導体２１０を設置してから、先に製造した半導体基板６００を形成する間に、最後に導入された第１不純物ガスの伝導型と反対の伝導型の第２不純物ガスを反応容器に導入する。第２不純物ガスを反応容器内に導入した状態で、第１半導体２１０を加熱することにより、第１半導体２１０に付着した第１不純物を補償することができる。
　図９は、図１０に示す半導体基板８００の製造方法を表すフローチャートを示す。図１に示す実施態様に比して、本実施態様の製造方法は、第１半導体２１０を加熱する段階Ｓ１２０と第２半導体２４０を形成する段階Ｓ１４０との間に、図１０に示す抵抗体８３０を形成する段階Ｓ７３０をさらに含む。同様に、図７に示す実施態様にも、更に抵抗体８３０を形成する段階Ｓ７３０を含んでよい。
　図１０は、本実施態様の製造方法によって製造される半導体基板８００の断面の一例を示す。半導体基板８００は、半導体基板６００に比して、第１半導体２１０と第２半導体２４０との間にさらに抵抗体８３０を有する。
　抵抗体８３０は、第１半導体２１０と第２半導体２４０との間に形成される。抵抗体８３０は、例えばキャリアトラップを含む。キャリアトラップは、例えばホウ素原子または酸素原子である。抵抗体８３０は、一例として、キャリアトラップとして酸素原子を添加した化合物半導体ＡｌｘＧａ１－ｘＡｓ（０≦ｘ≦１）またはＡｌｙＩｎｚＧａ１－ｘ－ｚＰ（０≦ｙ≦１，０≦ｚ≦１）である。
　当該化合物半導体に酸素原子等のキャリアトラップを添加することにより、抵抗体８３０に深いトラップ準位を形成することができる。抵抗体８３０が深いトラップ準位を有すると、抵抗体８３０は、抵抗体８３０を通過するキャリアを捕獲するので、抵抗体８３０の上下にある第２半導体２４０と第１半導体２１０との間のリーク電流を防止できる。
　キャリアトラップを含む抵抗体８３０の膜厚方向の抵抗率は、組成、酸素原子ドープ濃度、および膜厚によって異なる値になる。例えば、抵抗体８３０がＡｌｘＧａ１－ｘＡｓ（０≦ｘ≦１）である場合に、結晶品質を損なわない範囲で、組成に占めるＡｌの割合が大きいほど抵抗率が高いが、実用上ｘは０．３～０．５程度が好ましい。また、酸素原子ドープ濃度は、結晶品質を損なわない範囲で高い方が望ましく、酸素原子の濃度は、１×１０１８［ｃｍ－３］以上、１×１０２０［ｃｍ－３］以下であることが好ましい。抵抗体８３０の膜厚は成長時間に支障がない範囲で厚い方が望ましい。
　抵抗体８３０は、Ｐ型半導体を含んでもよい。当該Ｐ型半導体は、例えば複数の３－５族化合物半導体を有する。複数の３－５族化合物半導体のうち相互に隣接する２つの３－５族化合物半導体は、例えば、ＡｌｘＧａ１－ｘＡｓ（０≦ｘ≦１）とＡｌｙＧａ１－ｙＡｓ（０≦ｙ≦１，ｘ＜ｙ）とのヘテロ接合、ＡｌｐＩｎｑＧａ１－ｐ－ｑＰ（０≦ｐ≦１，０≦ｑ≦１）とＡｌｒＩｎｓＧａ１－ｒ－ｓＰ（０≦ｒ≦１，０≦ｓ≦１，ｐ＜ｒ）とのヘテロ接合、および、ＡｌｘＧａ１－ｘＡｓ（０≦ｘ≦１）とＡｌｐＩｎｑＧａ１－ｐ－ｑＰ（０≦ｐ≦１，０≦ｑ≦１）とのヘテロ接合、からなる群から選択された少なくとも１つのヘテロ接合を形成する。
　例えば、抵抗体８３０が、第２半導体２４０に接するＰ型半導体層ＡｌｘＧａ１－ｘＡｓ（０≦ｘ≦１）と第１半導体２１０に接するＰ型半導体層ＡｌｙＧａ１－ｙＡｓ（０≦ｙ≦１）を含み、ｘ＜ｙである場合に、Ｐ型半導体層ＡｌｙＧａ１－ｙＡｓがＰ型半導体層ＡｌｘＧａ１－ｘＡｓより高いＡｌ組成を有し、広いエネルギーバンドギャップを有する。当該バンドギャップがエネルギーバリアとなり、Ｐ型半導体ＡｌｘＧａ１－ｘＡｓからＰ型半導体ＡｌｙＧａ１－ｙＡｓへのキャリアの移動が阻害され、リーク電流の発生が抑制される。
　抵抗体８３０は、更に多くのＰ型半導体層を有してもよい。当該Ｐ型半導体層の各層が原子単位の厚さを有し、全体として超格子を構成してもよい。そのような場合には、多数のヘテロ接合により多数のエネルギーバリアが形成されるので、より効果的にリーク電流を防止することができる。
　抵抗体８３０は、複数のＰ型半導体層と複数のＮ型半導体層とを含み、Ｐ型半導体層とＮ型半導体層とが、交互に積層されて複数のＰＮ接合を形成する積層構造を有してもよい。抵抗体８３０が当該積層構造を有する場合には、複数のＰＮ接合が複数の空乏領域を形成してキャリアの移動を阻害するので、効果的にリーク電流を防止することができる。
　以下、半導体基板８００を用いて、本実施態様の製造方法を説明するが、図１および図７に示す製造方法と重複するＳ１１０、Ｓ１２０、およびＳ１４０については省略する。抵抗体８３０を形成する段階Ｓ７３０において、抵抗体８３０を第１半導体２１０の上に形成する。抵抗体８３０の形成方法としては、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法を例示できる。
　第１半導体２１０が半導体単結晶基板である場合に、抵抗体８３０は、第１半導体２１０にエピタキシャル成長する。例えば、第１半導体２１０がＧａＡｓ単結晶基板である場合に、抵抗体８３０として、ＡｌｘＧａ１－ｘＡｓ（０≦ｘ≦１）またはＡｌｙＩｎｚＧａ１－ｘ－ｚＰ（０≦ｙ≦１，０≦ｚ≦１）等を第１半導体２１０上にエピタキシャル成長させてよい。抵抗体８３０は、例えば第１半導体２１０に接する。半導体基板８００は、第１半導体２１０と抵抗体８３０との間に他の層を有してもよい。例えば、半導体基板８００は、第１半導体２１０と抵抗体８３０との間にバッファ層を有する。
　抵抗体８３０を形成する段階Ｓ７３０は、抵抗体８３０が含むＰ型半導体を形成する段階を有してもよい。当該Ｐ型半導体は、例えば、３族元素を含む３族原料ガスおよび５族元素を含む５族原料ガスを用いたエピタキシャル成長により形成される３－５族化合物半導体である。当該Ｐ型半導体のアクセプタ濃度は、３族原料ガスと５族原料ガスとの流量比により制御することができる。
　ＭＯＣＶＤ法により、３－５族化合物半導体をエピタキシャル成長させる過程では、化学反応により有機金属からメタンが発生する。メタンの一部が分解して炭素が生成する。炭素は４族元素で、３－５族化合物半導体の３族元素位置にも５族元素位置にも入ることができる。炭素が３族元素位置に入った場合には、炭素がドナーとして働き、Ｎ型のエピタキシャル層が得られる。炭素が５族元素位置に入った場合には、炭素がアクセプタとして働き、Ｐ型のエピタキシャル層が得られる。
　すなわち、炭素の作用により、エピタキシャル層はＰ型またはＮ型のいずれかの伝導型の半導体になり、炭素の混入量によって、アクセプタ濃度またはドナー濃度が変化する。特にＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓの場合は、炭素が５族元素の位置に入りＰ型になりやすい。ＡｓＨ３分圧が高いと炭素が入りにくく、ＡｓＨ３分圧が低いと炭素が入りやすいため、３族原料ガスと５族原料ガスとの流量比を調整して原料ガスの分圧を調整することにより、Ｐ型半導体のアクセプタの濃度を制御できる。
　図１１は、半導体基板２００の製造方法を表すフローチャートを示す。図１に示す実施態様に比して、本実施態様は、第２半導体２４０を形成する段階Ｓ１４０の後、半導体基板２００を反応容器から取り出す段階Ｓ９６０をさらに含む。以下、図２に示す半導体基板２００を用いて本実施態様の製造方法を説明する。前述の実施態様と重複する内容については省略する。
　半導体基板２００を取り出す段階Ｓ９６０においては、第２半導体２４０が第１半導体２１０の上に形成された半導体基板２００を反応容器から取り出す。反応容器内には、第２半導体２４０を形成する間に反応容器に導入された第１不純物が残留している場合がある。次の半導体基板２００を製造する場合に、第１半導体２１０を反応容器に載置してから第２不純物ガスを反応容器に導入すれば、反応容器に残留した第１不純物の影響を軽減することを目的とした真空引きなどの工程を設けなくとも第１不純物の影響を軽減できる。
　つまり、先に製造された半導体基板２００を反応容器から取り出した後、速やかに、次に製造する半導体基板２００を構成する第１半導体２１０を反応容器に設置してよい。その後、第２不純物ガスを反応容器の内部に導入する段階Ｓ１１０から半導体基板製造工程を繰り返してよい。
　図１２は、図１３に示す半導体基板１１００の製造方法を表すフローチャートを示す。本実施態様の製造方法は、第１半導体１１１０を設置し、ガスを導入する段階Ｓ１１０、第１半導体１１１０を加熱する段階Ｓ１２０、抵抗体１１３０を形成する段階Ｓ７３０、第２半導体１１４０を形成する段階Ｓ１４０、積層半導体１１６０を形成する段階Ｓ５５０、および半導体基板１１００を取り出す段階Ｓ９６０を備える。各段階のプロセスは上述の各実施態様における対応する段階と同じであってよい。
　図１３は、図１２に示す製造方法により製造される半導体基板１１００の断面の一例を示す。半導体基板１１００は、第１半導体１１１０、バッファ層１１２０、抵抗体１１３０、第２半導体１１４０、バッファ層１１５０、および積層半導体１１６０を備える。第１半導体１１１０は第１半導体２１０に対応し、抵抗体１１３０は抵抗体８３０に対応する。
　半導体基板１１００において、第１半導体１１１０は、例えばＧａＡｓ単結晶基板である。一例として、半導体基板１１００における他の半導体層は、ＭＯＣＶＤ法により第１半導体１１１０の上にエピタキシャル成長され、第１半導体１１１０と格子整合または擬格子整合する３－５族化合物半導体である。半導体基板１１００は、同一基板上にＦＥＴ、特にＨＥＭＴおよびＨＢＴをモノリシックに製造する場合に適する。第２半導体１１４０は、主にＨＥＭＴの形成に適する半導体であり、積層半導体１１６０は、主にＨＢＴの形成に適する半導体である。
　バッファ層１１２０は、上層に形成される半導体層と第１半導体１１１０との格子間距離を整合させる緩衝層として機能する半導体層である。バッファ層１１２０は、上層に形成される半導体の結晶質を確保する目的で設けられた半導体層であってもよい。バッファ層１１２０は、例えば、第１半導体１１１０の表面に残留する不純物原子による半導体基板１１００の特性劣化を防ぐ。バッファ層１１２０は、上層に形成される半導体層からのリーク電流を抑制する役割を果たす半導体層であってもよい。バッファ層１１２０は、エピタキシャル成長法により形成される。バッファ層１１２０の材料として、ＧａＡｓまたはＡｌＧａＡｓを例示できる。
　第２半導体１１４０は、キャリア供給半導体１１４２、モノキャリア移動半導体１１４４、キャリア供給半導体１１４６、およびショットキー層１１４８を有する。モノキャリア移動半導体１１４４は、電子または正孔の何れか一方が移動するチャネルとして機能する。キャリア供給半導体１１４２およびキャリア供給半導体１１４６は、モノキャリア移動半導体１１４４にキャリアを供給する。ショットキー層１１４８は、それに接して形成される金属電極との間にショットキー接合を形成する。
　第２半導体１１４０は、ＨＥＭＴの形成に適する半導体である。キャリア供給半導体１１４２、モノキャリア移動半導体１１４４、キャリア供給半導体１１４６、およびショットキー層１１４８は、例えばエピタキシャル成長法により形成される。エピタキシャル成長法として、ＭＯＣＶＤ法、ＭＢＥ法等を例示できる。キャリア供給半導体１１４２、モノキャリア移動半導体１１４４、キャリア供給半導体１１４６、およびショットキー層１１４８の材料として、ＧａＡｓ、ＡｌＧａＡｓ、またはＩｎＧａＡｓ等を例示できる。例えば、モノキャリア移動半導体１１４４はｉ型ＩｎＧａＡｓであり、キャリア供給半導体１１４２およびキャリア供給半導体１１４６はＮ型ＡｌＧａＡｓであり、ショットキー層はＡｌＧａＡｓである。
　バッファ層１１５０は、上層に形成される積層半導体１１６０と下層に形成される第２半導体１１４０とを分離し、積層半導体１１６０および第２半導体１１４０が相互に影響することを防ぐ。バッファ層１１５０は、例えばエピタキシャル成長法により形成される。バッファ層１１５０の材料は、例えばＧａＡｓである。
　積層半導体１１６０は、コレクタ層１１６２、ベース層１１６４、エミッタ層１１６６、バラスト抵抗層１１６８、およびコンタクト層１１６９を有する。コレクタ層１１６２、ベース層１１６４、およびエミッタ層１１６６は、ＮＰＮまたはＰＮＰ型の接合構造を形成する半導体である。コレクタ層１１６２、ベース層１１６４、およびエミッタ層１１６６は、例えば、それぞれバイポーラトランジスタのコレクタ、ベース、およびエミッタとして機能する半導体層である。
　バラスト抵抗層１１６８は、バイポーラトランジスタのエミッタバラストに適したバラスト抵抗層である。バラスト抵抗層１１６８は、バイポーラトランジスタに過剰な電流が流れるのを抑制する目的で、エミッタ近傍に設けられた高抵抗領域である。バラスト抵抗層１１６８によって、過剰な電流が流れない程度の抵抗値にエミッタ抵抗を調整できるので、半導体基板１１００に形成されたトランジスタ等の電子素子の熱暴走を防止できる。
　以下、半導体基板１１００を製造する方法の詳細を説明する。図１２に示す製造方法で半導体基板１１００を繰り返して製造する場合に、先に製造された半導体基板１１００の製造プロセスにより用いられた多量の不純物原子が、反応容器内に残留することがある。例えば、半導体基板１１００は、第１半導体１１１０の上に、順次にバッファ層１１２０、抵抗体１１３０、第２半導体１１４０、バッファ層１１５０、および積層半導体１１６０をエピタキシャル成長させて形成される。積層半導体１１６０がＮＰＮ型の接合構造を形成する半導体である場合に、Ｎ型エミッタ層１１６６には多量のドナー不純物原子（第１不純物原子）が添加される。したがって、エミッタ層１１６６を形成した後、第１不純物原子として、反応容器内に多量のドナー不純物原子が残留する。
　例えば、ドナー不純物原子がＳｉである場合に、反応容器内に多量のＳｉが残留する。残留したＳｉが、後続の半導体基板１１００を製造する過程において悪影響を及ぼすおそれがある。具体的には、後続のプロセスにおいて第１半導体１１１０を反応容器内に載置すると、反応容器内の残留Ｓｉが第１半導体１１１０の表面に付着することがある。
　付着したＳｉが、第１半導体１１１０とその上に形成される半導体層に拡散してドナーとして働くことにより、絶縁不良が起きる場合がある。その結果、第２半導体１１４０に形成されるＨＥＭＴのデバイス特性が低下するおそれがある。また、ＨＥＭＴと積層半導体１１６０に形成されるＨＢＴとの素子分離不良が生じるおそれもある。本実施態様の製造方法は、次のようなプロセスによって、反応容器内に残留した第１不純物原子であるＳｉの悪影響が生じることを防ぐ。
　まず、第１半導体１１１０を設置し、第２不純物ガスを導入する段階Ｓ１１０において、第１半導体１１１０をＭＯＣＶＤ炉の反応容器に設置する。続いて、反応容器内の真空を引き、不活性ガスによりパージをして、ガスＣＣｌ３Ｂｒ、水素、およびアルシンを導入する。第１半導体１１１０を加熱する段階Ｓ１２０において、温度が５００℃～８００℃、反応容器内圧力が５Ｔｏｒｒから大気圧、時間が１０秒から１５分の間という条件下で第１半導体１１１０を加熱する。
　この加熱によって、ＣＣｌ３Ｂｒの中に存在するＣが第２不純物原子として機能し、第１半導体１１１０表面に存在するＳｉのドナー効果を補償する。その結果、第１半導体１１１０表面に存在したＳｉ等の不純物原子の影響を抑止することができる。第２不純物原子の存在により、第１半導体１１１０とその上にエピタキシャル成長する半導体との間に発生する絶縁不良を防止できる。
　続いて、第１半導体１１１０の上に、バッファ層１１２０を形成する。上述のとおり、バッファ層１１２０も第１半導体１１１０の表面に残留する不純物原子による半導体基板１１００の特性劣化を防ぐ効果を有する。バッファ層１１２０の材料として、ＧａＡｓまたはＡｌＧａＡｓを例示できる。３族元素原料として、トリメチルガリウム（ＴＭＧ）、またはトリメチルアルミニウム（ＴＭＡ）等を使用することができる。５族元素原料ガスとして、アルシン（ＡｓＨ3 ）を使用することができる。
　抵抗体１１３０を形成する段階Ｓ７３０においては、バッファ層１１２０の上に抵抗体１１３０をエピタキシャル成長させる。上述のとおり、抵抗体１１３０は、抵抗体８３０に対応する。抵抗体１１３０は、キャリアトラップを含んでよく、ヘテロ接合を形成する複数のＰ型半導体を含んでよく、または交互に積層されて複数のＰＮ接合を形成する複数のＰ型半導体と複数のＮ型半導体を含んでもよい。これらの構造は、リーク電流を抑制し、抵抗体の上下に形成される半導体の間の絶縁性を高める。抵抗体１１３０は、複数種類のこれらの構造を含んでもよい。
　抵抗体１１３０を形成する段階Ｓ７３０において、キャリアトラップとして酸素原子を添加したＡｌｘＧａ１－ｘＡｓ（０≦ｘ≦１）を形成してもよく、Ａｌ組成の異なる複数のＡｌｘＧａ１－ｘＡｓ層を形成して、ヘテロ接合を含む抵抗体１１３０を形成してもよい。また、複数のＮ型ＡｌｘＧａ１－ｘＡｓおよび複数のＰ型ＡｌｘＧａ１－ｘＡｓを交互に形成して、複数のＰＮ接合を形成してもよい。
　３族元素原料として、トリメチルガリウム（ＴＭＧ）またはトリメチルアルミニウム（ＴＭＡ）等を使用することができる。５族元素原料ガスとして、アルシン（ＡｓＨ3 ）を使用することができる。Ｐ型の伝導型を示す第２不純物原子を含むガスは、ハロゲン化炭化水素ガスを含んでよい。また、Ｎ型半導体の形成に用いる第１不純物原子を構成要素とする化合物は、例えばシランまたはジシランである。
　第２半導体を形成する段階Ｓ１４０において、抵抗体１１３０の上に、第２半導体１１４０に含まられるキャリア供給半導体１１４２、モノキャリア移動半導体１１４４、キャリア供給半導体１１４６、およびショットキー層１１４８を順次にエピタキシャル成長させる。例えば、Ｎ型ＡｌＧａＡｓのキャリア供給半導体１１４２、ｉ型ＩｎＧａＡｓのモノキャリア移動半導体１１４４、Ｎ型ＡｌＧａＡｓのキャリア供給半導体１１４６、ＡｌＧａＡｓのショットキー層を順次に形成する。３族元素原料として、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、またはトリメチルインジウム（ＴＭＩ）等を使用することができる。５族元素原料ガスとして、アルシン（ＡｓＨ3 ）を使用することができる。Ｎ型半導体の形成に用いる第１不純物原子を構成要素とする化合物として、シランまたはジシランを使用することができる。
　ショットキー層１１４８の上に、バッファ層１１５０をエピタキシャル成長させる。上述のとおり、バッファ層１１５０は、上層に形成される積層半導体１１６０と下層に形成される第２半導体１１４０とを分離し、積層半導体１１６０と第２半導体１１４０との間の相互影響を防ぐ。バッファ層１１５０の材料として、ＧａＡｓまたはＡｌＧａＡｓを例示できる。
　積層半導体を形成する段階Ｓ５５０において、バッファ層１１５０の上に、順次にコレクタ層１１６２、ベース層１１６４、エミッタ層１１６６をエピタキシャル成長させる。コレクタ層１１６２、ベース層１１６４、およびエミッタ層１１６６は、伝導型がＮＰＮまたはＰＮＰ型の接合構造を形成する半導体である。
　積層半導体１１６０のうち、Ｐ型半導体を形成する場合に用いられる不純物原子を構成要素とする単体または化合物を含むガスは、第１半導体１１１０を設置して加熱する前に反応容器に導入した第２不純物ガスと同じガスであってよい。Ｎ型半導体を形成するのに用いられる、Ｎ型の伝導型を示す不純物原子を構成要素とする化合物は、例えばシランまたはジシランである。更にエミッタ層１１６６の上に、バラスト抵抗層１１６８およびコンタクト層１１６９を形成する。
　第１半導体を取り出す段階Ｓ９６０において、完成した半導体基板１１００を反応容器から取り出す。その後、反応容器の内部の不純物原子の影響を軽減する工程を経ることなく、次の処理すべき第１半導体１１１０を反応容器に設置し、ガスを反応容器の内部に導入する段階Ｓ１１０から半導体基板製造工程を繰り返すことができる。
　本実施態様の製造方法は、第１半導体１１１０を設置し、ガスを導入する段階Ｓ１１０と、第１半導体１１１０を加熱する段階Ｓ１２０を有する。従って、たとえ先行製造プロセスによって使用された多量の第１不純物Ｓｉが反応容器内に残留し、設置された第１半導体１１１０を汚染した場合でも、加熱によって、ＣＣｌ３Ｂｒの中に存在する第２不純物Ｃが、第１半導体１１１０表面に残留したＳｉのドナー効果を補償する。その結果、第１半導体１１１０表面に存在したＳｉ等の第１不純物原子の影響を抑止できる。
　なお、抵抗体１１３０を形成する段階Ｓ７３０において、キャリアトラップを含む抵抗体１１３０、ヘテロ接合を形成する複数のＰ型半導体を含む抵抗体１１３０、交互に積層されて複数のＰＮ接合を形成する複数のＰ型半導体と複数のＮ型半導体とを含む抵抗体１１３０、またはこれらの構造の組み合わせにより構成される構造を含む抵抗体１１３０を形成してもよい。半導体基板１１００が当該抵抗体１１３０を有することにより、さらにリーク電流が抑制され、絶縁不良を防止できる。その結果、第２半導体１１４０に形成されるＨＥＭＴと積層半導体１１６０に形成されるＨＢＴとの素子分離性能が改善する。
（実施例１）
　表１に示す積層構造を有する半導体基板２１００を作成した。表１において各層番号は、各半導体層の符号を示す。表１において、各半導体層の材料、膜厚、ドーパントの種類およびキャリア濃度を示し、不純物を導入しない場合、ドーパントの種類として「無」と表示した。
Figure JPOXMLDOC01-appb-T000001
　第２半導体２１４０からショットキー層２１４８までの積層は、電界効果トランジスタに適用できる。サブコレクタ層２１６２からコンタクト層２１７０までの積層はバイポーラトランジスタに適用できる。すなわち半導体基板２１００は、単一基板において電界効果トランジスタおよびバイポーラトランジスタの両方が形成できるＢｉＦＥＴ基板である。
　表１に示す各半導体層は、エピタキシャル成長により形成した。エピタキシャル成長において、Ｇａ源としてトリメチルガリウムを、Ａｌ源としてトリメチルアルミニウムを、Ｉｎ源としてトリメチルインジウムを、Ｏ源としてブチルエーテルを、Ａｓ源としてアルシン（ただし、モノゲルマンの濃度が０．０００５ｐｐｍ未満）を、加熱時に使用するガスとＣ源としてＣＢｒＣｌ３を、Ｓｉ源としてジシランを用いた。
　第１工程として、半絶縁性のＧａＡｓ基板である第１半導体２１１０をＭＯＣＶＤ反応炉のパスボックスに入れ、パスボックス内を減圧にした後、窒素で置換した。その後、パスボックスから第１半導体２１１０を取り出し、反応炉へ移動させて第１半導体２１１０を取り付けた。次に反応炉を減圧にした後に水素雰囲気で反応炉圧力を９．４ｋＰａにした。
　第２工程として、反応炉に水素を２０ｓｌｍ、ＡｓＨ３を１２５０ｓｃｃｍの流量で供給した。この状態で室温から７０５℃まで反応炉温度を上昇させた。反応炉温度を７０５℃まで上昇させた後、ＣＢｒＣｌ３を６５．９ｓｃｃｍの流量で供給し、１分間加熱した。
　第３工程として、水素を１２０ｓｌｍ、ＡｓＨ３を３００ｓｃｃｍの流量で供給し、６８０℃の反応炉温度でバッファ層２１２０（ＧａＡｓ）を３０ｎｍの厚さになるまでエピタキシャル成長させた。その後、Ｏ濃度が２．０×１０１９（ｃｍ－３）である抵抗体２１３０（Ａｌ０．３Ｇａ０．７Ａｓ）を１５０ｎｍの厚さになるまで成長させた。さらに、表１に示す構造を順にエピタキシャル成長させた。反応炉温度を室温に戻し、表１の各層を成長させた半導体基板２１００を取り出した。
　以上のようにして作成した半導体基板２１００を実験例１とした。実験例１の半導体基板２１００を取り出した後、反応炉内部の洗浄、空デポ等の不純物混入対策を行うことなく、連続して新たな第１半導体２１１０であるＧａＡｓ基板を反応炉内に導入した。
　第１工程から第３工程までの一連の工程を２回繰り返して作成した半導体基板２１００を実験例２とした。さらに連続して前記一連の工程を繰り返し作成した半導体基板２１００を実験例３とした。すなわち、第１工程から第３工程までの一連の工程を繰り返した回数（成長回数）は、実験例１では１回であり、実験例２では２回であり、実験例３では３回である。繰り返し回数が増えるほど、反応炉内に残留する不純物原子は増えると考えられる。
　比較例として、第２工程を実施しないサンプルを作成した。実験例１～３と同様に、成長回数が１回から３回のサンプルを作成し、各々比較例１（成長回数が１回）、比較例２（成長回数が２回）、比較例３（成長回数が３回）とした。
　表２は、実験例１～３、比較例１～３の各半導体基板２１００の耐電圧を測定した結果である。耐電圧は、作成した半導体基板２１００のコンタクト層２１７０からキャリア供給半導体２１４２までをエッチングして除去し、第２半導体２１４０表面における電極間の電流電圧特性を測定して評価した。電極として、１００μｍ×２００μｍの面積を有する２つの金属薄膜を５μｍの間隔で第２半導体２１４０の表面に形成した。ＡｕＧｅ／Ｎｉ／Ａｕを各々６０ｎｍ／２０ｎｍ／１５０ｎｍの厚さで順に蒸着して、金属薄膜を形成した。電流が１．０×１０－５Ａ流れた時の電圧を耐電圧とした。
Figure JPOXMLDOC01-appb-T000002
　表２に示す通り、比較例１～３に比較して、実験例１～３での耐電圧が高くなっていることがわかる。すなわち、第２工程の加熱により、耐電圧が向上した。
（実施例２）
　表３に示す積層構造を有する半導体基板３１００を作成した。表３において各層番号は、各半導体層の符号を示す。表３において、各半導体層の材料、膜厚、キャリアタイプおよびキャリア濃度を示し、不純物を導入しない真正半導体の場合、キャリアタイプを「ｉ」とした。
Figure JPOXMLDOC01-appb-T000003
　第２半導体３１４０からコンタクト層３１５０までの積層は、電界効果トランジスタに適用できる。表３に示す各半導体層は、実施例１の場合と同様なエピタキシャル成長により形成した。
　第１工程として、第１半導体３１１０（半絶縁性ＧａＡｓ基板）を反応炉のパスボックスに入れ、パスボックスを減圧にした後に窒素で置換した。パスボックスから第１半導体３１１０を取り出し、反応炉へ移動させて第１半導体３１１０を取り付けた。次に反応炉を減圧にした後に水素雰囲気で反応炉圧力を９．４ｋＰａにした。
　第２工程として、反応炉に水素を２０ｓｌｍ、ＡｓＨ３を８５０ｓｃｃｍの流量で供給した。この状態で室温から７０５℃まで反応炉温度を上昇させた。反応炉温度を７０５℃まで上昇させた後、ＣＢｒＣｌ３を６５．９ｓｃｃｍの流量で供給した。加熱時間を０分から２．５分の範囲で変化させた。ＣＢｒＣｌ３の供給時間（加熱時間）に応じて、０．５分の場合を実験例４、１．０分の場合を実験例５、１．５分の場合を実験例６、２．０分の場合を実験例７、２．５分の場合を実験例８とした。比較例として加熱時間０分の場合を比較例４とした。
　第３工程として、水素を１２０ｓｌｍ、ＡｓＨ３を３００ｓｃｃｍの流量で供給し、６８０℃の反応炉温度でバッファ層３１２０（ＧａＡｓ）を３０ｎｍの厚さになるまでエピタキシャル成長させた。その後、抵抗体３１３０（Ａｌ０．３Ｇａ０．７Ａｓ）を１５０ｎｍの厚さになるまでエピタキシャル成長させた上で、表３に示す層を順にエピタキシャル成長させた。反応炉温度を室温に戻し、半導体基板３１００を取り出した。
　実施例１と同様に耐電圧を測定した。耐電圧の測定結果を表４に示す。
Figure JPOXMLDOC01-appb-T000004
　表４に示す通り、ＣＢｒＣｌ３の供給時間（加熱時間）が長くなるほど耐電圧が高くなることがわかった。
２００　半導体基板、２１０　第１半導体、２４０　第２半導体、３００　半導体基板、３４０　第２半導体、３４２　第２半導体、３４４　第２半導体、３４６　第２半導体、３４８　第２半導体、４００　半導体基板、４４０　第２半導体、４４２　第２半導体、４４４　第２半導体、４４６　第２半導体、６００　半導体基板、６６０　積層半導体、６６２　コレクタ層、６６４　ベース層、６６６　エミッタ層、８００　半導体基板、８３０　抵抗体、１１００　半導体基板、１１１０　第１半導体、１１２０　バッファ層、１１３０　抵抗体、１１４０　第２半導体、１１４２　キャリア供給半導体、１１４４　モノキャリア移動半導体、１１４６　キャリア供給半導体、１１４８　ショットキー層、１１５０　バッファ層、１１６０　積層半導体、１１６２　コレクタ層、１１６４　ベース層、１１６６　エミッタ層、１１６８　バラスト抵抗層、１１６９　コンタクト層、１４００　半導体基板、１４４０　第２半導体、１４４２　第２半導体、１４４４　第２半導体、１４４６　第２半導体、１４４８　第２半導体、１４５０　第２半導体、１６００　半導体基板、１６４０　積層半導体、１６４２　第２半導体、１６４４　第２半導体、１６４６　第２半導体、１６４８　第２半導体、１６５０　積層半導体、１６５２　半導体、１６６０　積層半導体、１６６２　コレクタ層、１６６４　ベース層、１６６６　エミッタ層、２１００　半導体基板、２１１０　第１半導体、２１２０　バッファ層、２１３０　抵抗体、２１４０　第２半導体、２１４２　キャリア供給半導体、２１４８　ショットキー層、２１６２　サブコレクタ層、２１７０　コンタクト層、３１００　半導体基板、３１１０　第１半導体、３１２０　バッファ層、３１３０　抵抗体、３１４０　第２半導体、３１５０　コンタクト層

Claims (18)

  1. 　半導体を結晶成長させる反応容器内に第１不純物原子を構成要素として有する単体または化合物を含む第１不純物ガスを導入する段階を含む複数の段階を繰り返して、複数の半導体基板を製造する方法であって、
    　前記第１不純物ガスを導入する段階の後に、
    　製造された半導体基板を取り出す段階と、
    　前記反応容器内に第１半導体を設置する段階と、
    　前記反応容器内に、前記第１半導体内で前記第１不純物原子と反対の伝導型を示す第２不純物原子を構成要素として有する単体または化合物を含む第２不純物ガスを導入する段階と、
    　前記第１半導体を前記第２不純物ガスの雰囲気中で加熱する段階と、
    　前記加熱した前記第１半導体上に第２半導体を結晶成長させる段階と
    　を備える半導体基板の製造方法。
  2. 　前記加熱する段階において、電子密度と正孔密度との差を示す有効キャリア密度を前記第１半導体の少なくとも表面において減少させるべく前記加熱する条件を設定する
    　請求項１に記載の半導体基板の製造方法。
  3. 　前記第１不純物原子が、前記第１半導体内でＮ型の伝導型を示す不純物原子であり、
    　前記第２不純物ガスが、前記第１半導体内でＰ型の伝導型を示す不純物原子を含むＰ型不純物ガスを含む
    　請求項１に記載の半導体基板の製造方法。
  4. 　前記第１半導体または前記第２半導体が３－５族化合物半導体であり、
    　前記Ｐ型不純物ガスが、ハロゲン化炭化水素ガスを含む
    　請求項３に記載の半導体基板の製造方法。
  5. 　前記ハロゲン化炭化水素ガスが、
    　ＣＨｎＸ（４－ｎ）
    　（ただし、ＸはＣｌ、ＢｒおよびＩからなる群から選択されるハロゲン原子であり、ｎは、０≦ｎ≦３の条件を満たす整数であり、０≦ｎ≦２の場合、複数のＸは互いに同一の原子でも異なった原子でもよい。）である
    　請求項４に記載の半導体基板の製造方法。
  6. 　前記第１半導体または前記第２半導体が３－５族化合物半導体であり、
    　前記第２不純物ガスがアルシンおよび水素を含む
    　請求項１に記載の半導体基板の製造方法。
  7. 　前記第２不純物ガスが、１ｐｐｂ以下のＧｅＨ４を含むアルシン原料ガスを含む
    　請求項６に記載の半導体基板の製造方法。
  8. 　前記第２半導体が、電子または正孔が移動するチャネルとして機能するモノキャリア移動半導体である
    　請求項１に記載の半導体基板の製造方法。
  9. 　前記モノキャリア移動半導体が、３－５族化合物半導体のＮ型モノキャリア移動半導体であり、
    　前記第２半導体を結晶成長させる段階において、前記Ｎ型の伝導型を示す不純物原子を含む化合物としてシランまたはジシランを前記反応容器に導入して前記Ｎ型モノキャリア移動半導体を結晶成長させる
    　請求項８に記載の半導体基板の製造方法。
  10. 　前記モノキャリア移動半導体上に、前記モノキャリア移動半導体とは反対の伝導型のモノキャリア移動半導体を形成する段階をさらに含む
    　請求項８に記載の半導体基板の製造方法。
  11. 　前記第２半導体上に、Ｎ型半導体、Ｐ型半導体およびＮ型半導体をこの順にエピタキシャル成長させる、またはＰ型半導体、Ｎ型半導体およびＰ型半導体をこの順にエピタキシャル成長させることにより、Ｎ型半導体／Ｐ型半導体／Ｎ型半導体で表される積層半導体、またはＰ型半導体／Ｎ型半導体／Ｐ型半導体で表される積層半導体を形成する段階、をさらに含む
    　請求項１に記載の半導体基板の製造方法。
  12. 　前記第１不純物原子が、半導体内でＮ型の伝導型を示す不純物原子であり、
    　前記第２不純物ガスが、Ｐ型の伝導型を示すＰ型不純物原子を含むＰ型不純物ガスを含み、
    　前記積層半導体が、バイポーラトランジスタのベースとして機能するベース層を含み、
    　前記Ｐ型不純物ガスと同じ種類のガスを前記反応容器に導入して前記ベース層を製造する
    　請求項１１に記載の半導体基板の製造方法。
  13. 　前記第２半導体を結晶成長させる段階において、Ｎ型の伝導型を示す不純物原子を含む化合物としてシランまたはジシランを前記反応容器に導入して、前記積層半導体における前記Ｎ型半導体を形成する
    　請求項１１に記載の半導体基板の製造方法。
  14. 　前記第１半導体を加熱する段階と前記第２半導体を形成する段階との間に、前記第１半導体上に抵抗体を形成する段階をさらに備える
    　請求項１に記載の半導体基板の製造方法。
  15. 　前記抵抗体を形成する段階は、３族元素を含む３族原料ガスおよび５族元素を含む５族原料ガスを用いたエピタキシャル成長により、３－５族化合物半導体のＰ型半導体を形成する段階を有し、
    　前記Ｐ型半導体を形成する段階において、前記Ｐ型半導体のアクセプタ濃度を前記３族原料ガスと前記５族原料ガスとの流量比により制御する
    　請求項１４に記載の半導体基板の製造方法。
  16. 　少なくとも前記第２半導体を前記第１半導体上に形成した後、少なくとも前記第２半導体が形成された前記半導体基板を前記反応容器から取り出す段階をさらに含み、
    　前記取り出す段階の後、前記反応容器の内部の不純物原子の影響を軽減する工程を経ることなく、
    　前記反応容器の内部に前記第１半導体とは別の第１半導体を設置し、前記ガスを前記反応容器の内部に導入する段階と、
    　前記別の第１半導体を前記ガスの雰囲気中で加熱する段階と、
    　前記加熱した前記第１半導体上に前記第２半導体を形成する段階と、
    　を繰り返す
    　請求項１に記載の半導体基板の製造方法。
  17. 　第１半導体と、前記第１半導体上に形成された第２半導体とを含む半導体基板であって、
    　前記第１半導体と前記第２半導体との界面に、
    　Ｐ型不純物原子と、前記Ｐ型不純物原子と実質的に同じ密度のＮ型不純物原子と
    　を有する半導体基板。
  18. 　前記Ｐ型不純物原子および前記Ｎ型不純物原子が活性化されている
    　請求項１７に記載の半導体基板。
PCT/JP2010/002450 2009-04-07 2010-04-02 半導体基板の製造方法および半導体基板 WO2010116701A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2010800191051A CN102414789A (zh) 2009-04-07 2010-04-02 半导体基板的制造方法及半导体基板
US13/267,370 US20120068224A1 (en) 2009-04-07 2011-10-06 Method of producing semiconductor wafer, and semiconductor wafer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009093443 2009-04-07
JP2009-093443 2009-04-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/267,370 Continuation-In-Part US20120068224A1 (en) 2009-04-07 2011-10-06 Method of producing semiconductor wafer, and semiconductor wafer

Publications (1)

Publication Number Publication Date
WO2010116701A1 true WO2010116701A1 (ja) 2010-10-14

Family

ID=42935997

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/002450 WO2010116701A1 (ja) 2009-04-07 2010-04-02 半導体基板の製造方法および半導体基板

Country Status (6)

Country Link
US (1) US20120068224A1 (ja)
JP (1) JP2010263198A (ja)
KR (1) KR20120003433A (ja)
CN (1) CN102414789A (ja)
TW (1) TW201115625A (ja)
WO (1) WO2010116701A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101649004B1 (ko) * 2009-05-26 2016-08-17 스미또모 가가꾸 가부시키가이샤 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스
US10177716B2 (en) * 2015-10-22 2019-01-08 Skyworks Solutions, Inc. Solder bump placement for emitter-ballasting in flip chip amplifiers

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63156363A (ja) * 1986-12-20 1988-06-29 Fujitsu Ltd 半導体装置
JPH0945896A (ja) * 1995-07-27 1997-02-14 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハ及びその製造方法
JPH09293854A (ja) * 1996-02-29 1997-11-11 Sumitomo Chem Co Ltd 高濃度ドープ半導体およびその製造方法
JP2000022135A (ja) * 1998-07-06 2000-01-21 Toshiba Corp 電界効果トランジスタ
JP2003020300A (ja) * 2001-07-06 2003-01-24 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハの製造方法
JP2003063899A (ja) * 2001-08-29 2003-03-05 Matsushita Electric Ind Co Ltd ３−５族化合物半導体の製造方法
JP2004515344A (ja) * 2000-12-04 2004-05-27 マセソン トリ − ガス、インコーポレイテッド 水素化物ガス、不活性ガス及び非反応性ガスを精製するための方法及び材料
JP2006012915A (ja) * 2004-06-22 2006-01-12 Hitachi Cable Ltd Ｉｉｉ−ｖ族化合物半導体装置及びその製造方法
JP2006222135A (ja) * 2005-02-08 2006-08-24 Hitachi Cable Ltd ヘテロ接合バイポーラトランジスタ用エピタキシャルウエハ及びヘテロ接合バイポーラトランジスタ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326704B2 (ja) * 1993-09-28 2002-09-24 富士通株式会社 Ｉｉｉ／ｖ系化合物半導体装置の製造方法
US5762706A (en) * 1993-11-09 1998-06-09 Fujitsu Limited Method of forming compound semiconductor device
JPH07273024A (ja) * 1994-03-30 1995-10-20 Nippon Steel Corp 化合物半導体基板
JP3598591B2 (ja) * 1995-07-17 2004-12-08 住友化学工業株式会社 ３−５族化合物半導体の製造方法
KR100519896B1 (ko) * 1996-02-29 2006-04-28 스미또모 가가꾸 가부시끼가이샤 고농도로도핑된반도체및그의제조방법
JP2002314125A (ja) * 2001-04-19 2002-10-25 Rohm Co Ltd 半導体発光素子の製法
SG115549A1 (en) * 2002-07-08 2005-10-28 Sumitomo Chemical Co Epitaxial substrate for compound semiconductor light emitting device, method for producing the same and light emitting device
JP4463482B2 (ja) * 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
JP2004241463A (ja) * 2003-02-04 2004-08-26 Hitachi Cable Ltd 化合物半導体の気相成長方法
US7700423B2 (en) * 2006-07-28 2010-04-20 Iqe Rf, Llc Process for manufacturing epitaxial wafers for integrated devices on a common compound semiconductor III-V wafer

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63156363A (ja) * 1986-12-20 1988-06-29 Fujitsu Ltd 半導体装置
JPH0945896A (ja) * 1995-07-27 1997-02-14 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハ及びその製造方法
JPH09293854A (ja) * 1996-02-29 1997-11-11 Sumitomo Chem Co Ltd 高濃度ドープ半導体およびその製造方法
JP2000022135A (ja) * 1998-07-06 2000-01-21 Toshiba Corp 電界効果トランジスタ
JP2004515344A (ja) * 2000-12-04 2004-05-27 マセソン トリ − ガス、インコーポレイテッド 水素化物ガス、不活性ガス及び非反応性ガスを精製するための方法及び材料
JP2003020300A (ja) * 2001-07-06 2003-01-24 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハの製造方法
JP2003063899A (ja) * 2001-08-29 2003-03-05 Matsushita Electric Ind Co Ltd ３−５族化合物半導体の製造方法
JP2006012915A (ja) * 2004-06-22 2006-01-12 Hitachi Cable Ltd Ｉｉｉ−ｖ族化合物半導体装置及びその製造方法
JP2006222135A (ja) * 2005-02-08 2006-08-24 Hitachi Cable Ltd ヘテロ接合バイポーラトランジスタ用エピタキシャルウエハ及びヘテロ接合バイポーラトランジスタ

Also Published As

Publication number Publication date
US20120068224A1 (en) 2012-03-22
KR20120003433A (ko) 2012-01-10
CN102414789A (zh) 2012-04-11
TW201115625A (en) 2011-05-01
JP2010263198A (ja) 2010-11-18

Similar Documents

Publication Publication Date Title
JP6143406B2 (ja) 半導体基板、半導体基板の製造方法、および電子デバイス
US5663583A (en) Low-noise and power ALGaPSb/GaInAs HEMTs and pseudomorpohic HEMTs on GaAs substrate
CN102428555B (zh) 半导体基板、半导体基板的制造方法及电子器件
US5682040A (en) Compound semiconductor device having a reduced resistance
US5952672A (en) Semiconductor device and method for fabricating the same
US8664697B2 (en) Transistor device
JP5746927B2 (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
WO2010116701A1 (ja) 半導体基板の製造方法および半導体基板
JP3547320B2 (ja) ＧａＮ系化合物半導体装置
JP2007042936A (ja) Ｉｉｉ−ｖ族化合物半導体エピタキシャルウェハ
JP2006012915A (ja) Ｉｉｉ−ｖ族化合物半導体装置及びその製造方法
JP3592922B2 (ja) 化合物半導体基板
WO2011105066A1 (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
JP2004241463A (ja) 化合物半導体の気相成長方法
JP2005032897A (ja) ヘテロ接合バイポーラトランジスタ
JP2008192830A (ja) Ｉｉｉ−ｖ族化合物半導体装置及びその製造方法
JP2001244455A (ja) Ｉｉｉ−ｖ族化合物半導体ウエハ
JP2004031652A (ja) ヘテロ接合型電界効果トランジスタ

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080019105.1

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10761405

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20117020771

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10761405

Country of ref document: EP

Kind code of ref document: A1