CN102414789A - 半导体基板的制造方法及半导体基板 - Google Patents

半导体基板的制造方法及半导体基板 Download PDF

Info

Publication number
CN102414789A
CN102414789A CN2010800191051A CN201080019105A CN102414789A CN 102414789 A CN102414789 A CN 102414789A CN 2010800191051 A CN2010800191051 A CN 2010800191051A CN 201080019105 A CN201080019105 A CN 201080019105A CN 102414789 A CN102414789 A CN 102414789A
Authority
CN
China
Prior art keywords
semiconductor
type
stage
semiconductor substrate
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010800191051A
Other languages
English (en)
Inventor
西川直宏
中野强
井上孝行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd filed Critical Sumitomo Chemical Co Ltd
Publication of CN102414789A publication Critical patent/CN102414789A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605—Resistors with PN junctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明提供一种适合在单一半导体基板上形成如HBT及FET的多个不同种类的器件的半导体基板的制造方法。该方法是反复进行多个阶段来制造多个半导体基板的方法，该多个阶段包含在使半导体结晶生长的反应容器内导入包含具有第1杂质原子作为构成要素的单质或化合物的第1杂质气体的阶段；该方法在导入第1杂质气体的阶段之后包括：取出制成的半导体基板的阶段、向反应容器内设置第1半导体的阶段、向反应容器内导入第2杂质气体的阶段，该第2杂质气体包含具有在第1半导体内显示与第1杂质原子相反的传导型的第2杂质原子作为构成要素的单质或化合物；在第2杂质气体的气氛中加热第1半导体的阶段，在已加热的第1半导体上使第2半导体结晶生长的阶段。

Description

半导体基板的制造方法及半导体基板
技术领域
本发明涉及半导体基板的制造方法及半导体基板。
背景技术
专利文献1公开了适于在晶片上制作至少2个不同类型的集成有源器件(例如HBT和FET)的外延第3～5族化合物半导体晶片的制造方法。
(专利文献1)日本特开2008-60554号公报
发明内容
(发明所要解决的课题)
在单一的半导体基板上形成以异质结型双极晶体管(Hetero-junctionBipolar Transistor，称为“HBT”)和场效应晶体管(Field Effect Transistor，称为“FET”)为一例的多个不同种类的器件时，有时一个器件的制造工序会给另一个制造工序带来影响。
比如，在用于器件的制造的反应容器内，若残留了向HBT掺杂的杂质(比如Si)，则该杂质有时将附着在下一个制造的器件的半导体基板上并扩散。该杂质生成了半导体基板上形成的FET中的载流子，并成为漏电流的一个原因。同时，由于生成了载流子，有时器件间的元件分离变得不稳定。并且，也存在对单一的半导体基板上形成的两个器件的特性优化变难的问题。
(用于解决课题的手段)
为了解决上述课题，在本发明的第1方式中提供一种半导体基板的制造方法，是反复进行多个阶段来制造多个半导体基板的方法，所述多个阶段包含：向使半导体结晶生长的反应容器内导入第1杂质气体的阶段，该第1杂质气体包含具有第1杂质原子作为构成要素的单质或化合物；所述制造方法在导入第1杂质气体的阶段之后包括：取出制造出的半导体基板的阶段；在反应容器内设置第1半导体的阶段；向反应容器内导入第2杂质气体的阶段，该第2杂质气体包含具有在第1半导体内显示与第1杂质原子相反的传导型的第2杂质原子作为构成要素的单质或化合物；在第2杂质气体的气氛中加热第1半导体的阶段；在已加热的第1半导体上使第2半导体结晶生长的阶段。
在加热的阶段中，比如，为了在第1半导体的至少表面使表示电子密度与空穴密度之差的有效载流子密度减少，设定加热的条件。在该制造方法中，第1杂质原子是在第1半导体内显示N型的传导型的杂质原子，第2杂质气体含有包含在第1半导体内显示P型的传导型的杂质原子的P型杂质气体。第1半导体或第2半导体是3-5族化合物半导体，P型杂质气体可以含有卤化烃气体。
卤化烃气体比如是CHnX(4-n)(其中，X是从由Cl、Br及I组成的群选择的卤原子，n是满足0≤n≤3条件的整数，当0≤n≤2时，多个X既可以是彼此相同的原子，也可以是不同的原子。)。第1半导体或第2半导体是3-5族化合物半导体，第2杂质气体可以含有三氢化砷及氢。第2杂质气体可以含有包含1ppb以下的GeH4的三氢化砷原料气体。
第2半导体，作为一个例子，是作为电子或空穴移动的沟道而起作用的单载子移动半导体。单载子移动半导体是3-5族化合物半导体的N型单载子移动半导体，在使第2半导体结晶生长的阶段中，作为含有显示N型的传导型的杂质原子的化合物，将硅烷或乙硅烷导入反应容器，使N型单载子移动半导体结晶生长。还可以具有在单载子移动半导体上形成与单载子移动半导体相反的传导型的单载子移动半导体的阶段。
另外，还可以包括：通过在第2半导体上，按照N型半导体、P型半导体及N型半导体的顺序外延生长，或按照P型半导体、N型半导体及P型半导体的顺序外延生长，从而形成可以用N型半导体/P型半导体/N型半导体表示的层叠半导体，或用P型半导体/N型半导体/P型半导体表示的层叠半导体的阶段。
此时，第1杂质原子是在半导体内显示N型的传导型的杂质原子，第2杂质气体含有包含显示P型的传导型的P型杂质原子的P型杂质气体，层叠半导体包含作为双极晶体管的基极而具有作用的基极层，可以向反应容器导入与P型杂质气体同种类的气体来制造基极层。在使第2半导体结晶生长的阶段中，作为含有显示N型的传导型的杂质原子的化合物可以向反应容器导入硅烷或乙硅烷，形成层叠半导体中的N型半导体。
形成电阻体的阶段具有：通过使用了含有3族元素的3族原料气体及含有5族元素的5族原料气体的外延生长，来形成3-5族化合物半导体的P型半导体的阶段，在形成P型半导体的阶段中，可以通过3族原料气体和5族原料气体的流量比控制P型半导体的受体浓度。还包括在第1半导体上至少形成了第2半导体之后，将至少形成有第2半导体的半导体基板从反应容器取出的阶段；在取出的阶段之后，在不经过减轻反应容器内部的杂质原子的影响的工序的情况下反复进行以下阶段：在反应容器内部设置与上述第1半导体不同的另一第1半导体，并向反应容器内部导入气体的阶段；在气体的气氛中加热另一第1半导体的阶段；在经过加热后的第1半导体上形成第2半导体的阶段。
在本发明的第2方式中，提供一种半导体基板，是包含第1半导体和在第1半导体上形成的第2半导体的半导体基板，在第1半导体和第2半导体界面，具有P型杂质原子和与P型杂质原子具有实质上相同密度的N型杂质原子。比如，P型杂质原子及N型杂质原子被激活。
另外，在本说明书中，“A上的B(B on A)”包括“B与A接触的情形”和“在B与A之间存在其他的部件的情形”两方面。
附图说明
图1是表示半导体基板的制造方法的一个例子的流程图。
图2是表示半导体基板200剖面的一个例子。
图3是表示半导体基板300剖面的一个例子。
图4是表示半导体基板1400剖面的一个例子。
图5是表示半导体基板400剖面的一个例子。
图6是表示半导体基板1600剖面的一个例子。
图7是表示半导体基板的制造方法的一个例子的流程图。
图8是表示半导体基板600剖面的一个例子。
图9是表示制造半导体基板800的方法的流程图。
图10是表示半导体基板800剖面的一个例子。
图11是表示制造半导体基板200的方法的流程图。
图12是表示制造半导体基板1100的方法的流程图。
图13是表示半导体基板1100剖面的一个例子。
具体实施方式
图1表示半导体基板的制造方法的一个例子的流程图。本制造方法具有设置第1半导体并导入气体的阶段S1l0、加热第1半导体的阶段S120、和形成第2半导体的阶段S140。再者，图2表示根据本实施方式的制造方法制造的半导体基板200剖面的一个例子。半导体基板200具有第1半导体210及第2半导体240。
在半导体基板200上能形成电子元件。比如，能够使用半导体基板200，制造场效应管、高电子移动度晶体管(High Electron MobilityTransistor，有时称“HEMT”。)或HBT等。
第1半导体210，比如是具有支撑半导体基板200上的其他构成要素的足够的机械强度的基板。比如，第1半导体210是Si基板、SOI(silicon-on-insulator)基板、Ge基板、GOI(germanium-on-insulator)基板或GaAs基板等。Si基板比如是单晶Si基板。第1半导体210也可以是蓝宝石基板、玻璃基板、PET胶片等的树脂基板。第1半导体210也可以是基板(晶片)本身，还可以是在基板上外延生长的半导体层。第1半导体210比如是3-5族化合物半导体。
第2半导体240是能够形成电子元件的化合物半导体。比如，第2半导体240是3-5族化合物半导体或是2-6族化合物半导体等。第2半导体240作为一个例子是单载子移动半导体。所谓“单载子移动半导体”是指由于电子或空穴的任何一方的移动，而作为晶体管等的电子元件的沟道发挥作用的半导体。
第1半导体210上形成的第2半导体240，可以是图2所示的单层，也可以是多层。图3及图4是在第1半导体210上形成了多层的第2半导体340和第2半导体440的例子。在第2半导体为多层的情况下，可以依次形成各个第2半导体层。
在如图3所示的半导体基板300中，第2半导体340具有第2半导体342、第2半导体344、第2半导体346和第2半导体348。半导体基板300比如是适合于HEMT的半导体基板。第2半导体342是比如形成HEMT的沟道的单载子移动半导体。第2半导体344是对第2半导体342供给载流子的载流子供给半导体。
第2半导体346是比如形成栅电极的势垒形成半导体。第2半导体348是比如形成源极电极及漏极电极的接触用半导体。在图3中，半导体基板300可以在虚线表示的区域包含其他的半导体等。比如，半导体基板300在虚线表示的区域包含载流子供给层，垫片层，或缓冲层等。
在图4所示的半导体基板1400中，第2半导体1440具有第2半导体1442、第2半导体1444、第2半导体1446、第2半导体1448和第2半导体1450。半导体基板1400比如是适合于互补型场效应管的半导体基板。第2半导体1442是形成场效应管的沟道的单载子移动半导体。第2半导体1444是对第2半导体1442供给载流子的载流子供给半导体。
第2半导体1446比如是形成栅电极的势垒形成半导体。第2半导体1448是比如形成源极电极及漏极电极的接触层。第2半导体1450是具有与第2半导体1442的传导型相反的传导型的半导体。在图4中，半导体基板1400可以在用虚线表示的区域包含其他的半导体等。比如，半导体基板1400在虚线表示的区域包含载流子供给层，垫片层，或缓冲层等。
在图5所示的半导体基板400中，第2半导体440具有第2半导体442、第2半导体444和第2半导体446。半导体基板400比如是适合于HBT的半导体基板。第2半导体442比如是HBT的集电极层。第2半导体444比如是HBT的基极层。第2半导体446比如是HBT的发射极层。在图5中，半导体基板400表示可以在虚线表示的区域包含其他的半导体等。比如，半导体基板400在虚线表示的区域包含缓冲层等。
如图6所示的半导体基板1600具有层叠半导体1640、层叠半导体1650和层叠半导体1660。
层叠半导体1640具有第2半导体1642、第2半导体1644、第2半导体1646和第2半导体1648。第2半导体1642比如是形成场效应管的沟道的单载子移动半导体。第2半导体1644是向第2半导体1642供给载流子的载流子供给半导体。第2半导体1646比如是形成栅电极的势垒形成半导体。第2半导体1648是比如形成源极电极及漏极电极的接触层。
层叠半导体1650具有传导型与第2半导体1644相反的半导体1652。层叠半导体1660至少具有集电极层1662，基极层1664和发射极层1666。
在图6中，半导体基板1600可以在虚线部分上包含其他的半导体等。比如，半导体基板1600在虚线表示的区域包含载流子供给层，垫片层，或缓冲层等。
以下，作为一个例子，说明半导体基板200的制造方法。在设置第1半导体210并导入气体的阶段S110中，首先在反应容器中设置第1半导体210。该反应容器有时在制造工序的开始前，在反应容器内部含有在半导体内显示P型或N型的传导型的第1杂质原子。比如，在设置第1半导体210之前，向反应容器导入包含具有第1杂质原子作为构成要素的单质或化合物的第1杂质气体，在反应容器内制造其他的半导体基板200。
该情况下，有时在反应容器内残留包含在第1杂质气体中的显示N型的传导型的第1杂质原子或显示P型的传导型的第1杂质原子。这样的第1杂质原子，若附着在接下来制造的半导体基板200的第1半导体210表面并扩散，则该第1杂质原子会作为第2半导体240的载流子而起作用。其结果，第1半导体210及第2半导体240之间产生漏电流。
因此，以防止漏电流的发生作为目的，在取出了先制造的半导体基板200之后设置了第1半导体210之后，将包含以在半导体内显示与第1杂质原子相反的传导型的第2杂质原子作为构成要素的单质或化合物的第2杂质气体导入反应容器。比如，残留在反应容器中的第1杂质原子是在半导体内显示N型的传导型的杂质原子时，第2杂质气体包括含有以显示P型的传导型的第2杂质原子作为构成要素的单质或化合物的气体。以该第2杂质原子作为构成要素的化合物比如是卤化烃。再者，可以在设置第1半导体210之前向反应容器导入第2杂质气体。
卤化烃气体比如是CHnX(4-n)(其中，X是从Cl、Br及I组成的群中选择的卤原子，n是满足0≤n≤3的条件的整数，0≤n≤2时，多个X互相可以是同样的原子也可以是不同的原子。)。以显示P型的传导型的第2杂质原子作为构成要素的化合物比如是CCl3Br。如果第2杂质气体含有卤，则反应容器内残留的第1杂质为惰性。
第2杂质气体比如含有三氢化砷(AsH3)及氢。在该三氢化砷中，优选实际上含有残留4族杂质原子。具体而言，第2杂质气体含有的三氢化砷原料气体中包含的GeH4比如是1ppb以下。
在设置第1半导体210之后导入第2杂质气体之前，可以将反应容器内部抽真空。在导入第2杂质气体之前，可以通过氮气，氢气或惰性气体等对反应容器内部进行净化。第2杂质气体可以在接下来的加热的阶段S120之前导入，也可以在加热的途中导入，或在加热的途中切换。
第2杂质气体可以是一种气体，也可以是混合了多种气体的混合气体。比如，作为第2杂质气体，可以单独导入含有以显示P型的传导型的杂质原子作为构成要素的单质或化合物的气体，也可以同时导入含有以显示P型的传导型的杂质原子作为构成要素的单质或化合物的气体及氢。
在加热第1半导体210的阶段S120中，在第2杂质气体的气氛中加热在反应容器中设置的第1半导体210。加热温度比如从400℃到800℃。反应容器内压力比如是从5Torr到大气压的压力。加热时间比如是从5秒到50分为止的时间。上述的参数可以根据制造半导体基板200的装置、反应容器的容量、反应容器内的第1杂质原子的余留量等加以改变。上述加热条件可以设定为使得表示电子密度和空穴密度的差的有效载流子密度在第1半导体210的至少表面上减少。
比如，在通过有机金属气相生长法(Metal Organic Chemical VaporDeposition，有时称为MOCVD法)使第2半导体240外延生长的情况下，当作为显示N型的传导型的第1杂质原子而Si残留在反应容器内的时候，在导入上述的气体的阶段S110中，导入三氢化砷、氢和CCl3Br，并在温度500℃～800℃，反应容器内压力自5Torr至大气压，时间从10秒至15分的条件下进行加热。
通过在该条件下的加热，在CCl3Br中存在的C作为第2杂质原子而起作用，补偿在第1半导体210表面存在的Si的施主效果。其结果，能抑制在第1半导体210表面存在的Si等的第1杂质原子的影响。比如，由于第2杂质原子的存在，能防止第1半导体210与其上外延生长的第2半导体240的界面发生的绝缘不良。
在形成第2半导体240的阶段S140中，在加热后的第1半导体210上形成第2半导体240。作为第2半导体240形成方法，可以例举：化学气相生长法(Chemical Vapor Deposition，称CVD法。)、物理气相生长法(Phiysical Vapor Deposition，称PVD法。)、MOCVD法、分子射线外延生长法(Molecular Beam Epitaxy，称MBE法。)。
在第1半导体210为半导体单晶基板的情况下，可以在第1半导体210上外延生长第2半导体240。比如，在第1半导体210为GaAs单晶基板的情况下，作为第2半导体240，在第1半导体210外延生长GaAs、InGaAs、AlGaAs或InGaP等的化合物半导体。第2半导体240比如接触第1半导体210而形成。半导体基板200在第1半导体210和第2半导体240之间可以具有其他的半导体层。
在GaAs的第1半导体210上，通过MOCVD法形成由3-5族元素组成的第2半导体240时，作为3族元素原料，可以使用各金属原子上键合了碳数为1～3的烷基或者氢的三烷基化物、或者三氢化物。作为3族元素原料，例如可以使用三甲基镓(TMG)、三甲基铟(TMI)、三甲基铝(TMA)等。
作为5族元素原料气体，可以使用胂(AsH3)、或将胂含有的至少一个氢原子用碳数为1～4的烷基取代的烷基胂或膦(PH3)等。另外，第2半导体240可以是3-5族化合物的N型单载子移动半导体。在N型单载子移动半导体的形成中使用的、包含显示N型的传导型的杂质原子的化合物，可以含有硅烷或乙硅烷。
根据本实施方式的制造方法制造的半导体基板200，在上述加热的阶段120中，第2杂质气体含有的CCl3Br中包含的C，补偿第1半导体210表面残存的Si的施主效果。半导体基板200作为一个例子，在第1半导体210和第2半导体240的界面具有P型杂质原子的C和与C具有实质上相同密度的N型杂质Si。半导体基板200，可以在第1半导体210和第2半导体240的界面具有被激活的P型杂质C和与被激活的C实质上密度相同的被激活的N型杂质Si。
采用本实施方式的制造方法，可以制造从图2到图6所示的半导体基板200、半导体基板300、半导体基板400、半导体基板1400和半导体基板1600。
图7是表示半导体基板制造方法的其他的实施方式的流程图。与图1表示的实施方式相比，本实施方式的制造方法还包括步骤S550，即，在形成第2半导体的阶段S140之后，通过在第2半导体上，依照N型半导体、P型半导体和N型半导体的顺序使之外延生长，或依照P型半导体、N型半导体和P型半导体的顺序使之外延生长，从而形成用N型半导体/P型半导体/N型半导体表示的层叠半导体，或用P型半导体/N型半导体/P型半导体表示的层叠半导体。
图8表示根据本实施方式的制造方法制造的半导体基板600的剖面的一个例子。半导体基板600与半导体基板200相比，在第2半导体240上还具有层叠半导体660。
层叠半导体660具有集电极层662、基极层664和发射极层666。集电极层662、基极层664和发射极层666是形成比如NPN或PNP型的结合构造的半导体。集电极层662、基极层664和发射极层666是作为各个双极晶体管的集电极、基极和发射极而发挥作用的半导体层。
以下，用半导体基板600说明本实施方式的制造方法，不过，省略了与图1所示的制造方法重复的S110到S140的说明。在形成层叠半导体660的阶段S550中，依次在第2半导体240上外延生长集电极层662、基极层664和发射极层666。作为外延生长方法，能例示CVD法、MOCVD法、或分子射线外延法。比如，如果在GaAs的第1半导体210，通过MOCVD法形成由3-5族元素组成的层叠半导体660时，能使用上述的3族元素原料及5族元素原料。
在形成层叠半导体660包含的N型半导体的期间，对反应容器内导入包含具有显示N型的传导型的杂质原子作为构成要素的单质或化合物的气体。该气体比如含硅烷或乙硅烷。在形成层叠半导体660包含的P型半导体的期间，对反应容器内导入包含作为构成要素而具有显示P型的传导型的杂质原子的单质或化合物的气体。
在层叠半导体660用N型半导体/P型半导体/N型半导体表示时，第1杂质气体，是含有以最后被导入反应容器的显示N型的传导型的杂质原子作为构成要素而具有的单质或化合物的气体。用P型半导体/N型半导体/P型半导体表示时，第1杂质气体，是包含将最后被导入反应容器的显示P型的传导型的杂质原子作为构成要素而具有的单质或化合物的气体。
在形成了层叠半导体660之后接下来制造半导体基板600时，在反应容器内设置第1半导体210之后，向反应容器导入与形成先制造的半导体基板600的期间最后被导入的第1杂质气体的传导型相反的传导型的第2杂质气体。通过在向反应容器内导入了第2杂质气体的状态下加热第1半导体210，能够补偿第1半导体210所附着的第1杂质。
图9是表示图10所示的半导体基板800的制造方法的流程图。与图1所示的实施方式相比，本实施方式的制造方法在加热第1半导体210的阶段S120和形成第2半导体240的阶段S140之间，还包含形成图10所示的电阻体830的阶段S730。同样，在图7所示的实施方式中也可以包含用于形成电阻体830的阶段S730。
图10是表示根据本实施方式的制造方法被制造的半导体基板800的剖面的一个例子。半导体基板800与半导体基板600相比，在第1半导体210和第2半导体240之间还具有电阻体830。
电阻体830被形成在第1半导体210和第2半导体240之间。电阻体830比如含载流子阱。载流子阱比如是硼原子或是氧原子。作为一个例子，电阻体830是作为载流子阱添加了氧原子的化合物半导体AlxGa1-xAs(0≤x≤1)或是AlyInzGa1-x-zP(0≤y≤1，0≤z≤1)。
通过对该化合物半导体添加氧原子等的载流子阱，能在电阻体830形成深势阱能级。若电阻体830具有深的势阱能级，则电阻体830因为捕获通过电阻体830的载流子，能防止在电阻体830的上下方存在的第2半导体240和第1半导体210间的漏电流。
含载流子阱的电阻体830的薄膜厚度方向的电阻率，根据组成、氧原子掺入浓度和薄膜厚度而成为不同的值。比如，电阻体830为AlxGa1-xAs(0≤x≤1)时，在不损坏结晶质量的范围内，在组成里Al占的比例越大电阻率越高，不过，实用上x优选为0.3～0.5左右。同时，氧原子掺入浓度在不损坏结晶质量的范围内优选较高，氧原子的浓度优选为1×1018[cm-3]以上且1×1020[cm-3]以下。电阻体830的薄膜厚度优选在对生长时间无障碍的范围内较厚。
电阻体830可以包含P型半导体。该P型半导体比如有多个3-5族化合物半导体。多个3-5族化合物半导体中的相邻的2个3-5族化合物半导体，比如形成从由AlxGa1-xAs(0≤x≤1)和AlyGa1-yAs(0≤y≤1，x＜y)的异质结、AlpInqGa1-p-qP(0≤p≤1，0≤q≤1)和AlrInsGa1-r-sP＜(0≤r≤1，0≤s≤1，p＜r)的异质结、以及AlxGa1-xAs(0≤x≤1)和AlpInqGa1-p-qP(0≤p≤1，0≤q≤1)的异质结构成的群中选择出的至少1个异质结。
比如，电阻体830包含接触于第2半导体240的P型半导体层AlxGa1-xAs(0≤x≤1)和接触于第1半导体210的P型半导体层AlyGa1-yAs(0≤y≤1)，当x＜y时，P型半导体层AlyGa1-yAs具有比P型半导体层AlxGa1-xAs高的Al组成，有较宽的能带隙。该带隙成为能垒，从P型半导体AlxGa1-xAs向P型半导体AlyGa1-yAs的载流子的移动被阻碍，漏电流的发生被抑制。
电阻体830还可以具有很多的P型半导体层。该P型半导体层的各层有原子单位的厚度，也可以整体构成超晶格。在这种情况下，通过多个异质结形成多个能垒，因此能够更有效地防止漏电流。
电阻体830可以具有包含多个P型半导体层和多个N型半导体层，P型半导体层和N型半导体层被交替层叠形成多个PN结的层叠构造。当电阻体830具有该层叠构造时，多个PN结形成多个空乏区，阻挡载流子的移动，所以能够有效地防止漏电流。
以下，用半导体基板800说明本实施方式的制造方法，不过，关于与图1及图7表示的制造方法重复的S110、S120及S140省略说明。在形成电阻体830的阶段S730中，在第1半导体210上形成电阻体830。作为电阻体830的形成方法，能例示CVD法、MOCVD法、MBE法。
在第1半导体210为半导体单晶基板时，电阻体830在第1半导体210上外延生长。比如，在第1半导体210为GaAs单晶基板的情况下，作为电阻体830，可以使AlxGa1-xAs(0≤x≤1)或AlyInzGa1-x-zP(0≤y≤1，0≤z≤1)等在第1半导体210上外延生长。电阻体830比如接触于第1半导体210。半导体基板800可以在第1半导体210和电阻体830之间具有其他的层。比如，半导体基板800在第1半导体210和电阻体830间具有缓冲层。
形成电阻体830的阶段S730，可以有形成电阻体830包含的P型半导体的阶段。该P型半导体比如是通过使用了含有3族元素的3族原料气体及含有5族元素的5族原料气体的外延生长而形成的3-5族化合物半导体。该P型半导体的受体浓度能够通过3族原料气体和5族原料气体的流量比控制。
在利用MOCVD法使3-5族化合物半导体外延生长的过程中，通过化学反应从有机金属产生甲烷。甲烷的一部分分解生成碳。碳为4族元素，所以3-5族化合物半导体的3族元素位置、5族元素位置都可以进入。在碳进入3族元素位置时碳作为施主起作用，得到N型的外延层。碳进入5族元素位置时碳作为受主起作用，得到P型的外延层。
即，通过碳的作用，外延层成为P型或N型中任一种传导型的半导体，受主浓度或施主浓度根据碳的混入量而变化。特别是GaAs、AlGaAs、InGaAs的情况下，碳容易进入5族元素的位置而变成P型。如果AsH3分压高则碳难以进入，而AsH3分压低则碳容易进入，所以，通过调整3族原料气体和5族原料气体的流量比来调整原料气体的分压，能控制P型半导体的受体的浓度。
图11给出表示半导体基板200的制造方法的流程图。与图1表示的实施方式相比，本实施方式还包含在形成第2半导体240的阶段S140之后，从反应容器取出半导体基板200的阶段S960。以下，使用图2表示的半导体基板200说明本实施方式的制造方法。省略与前述的实施方式重复的内容。
在取出半导体基板200的阶段S960中，从反应容器取出在第1半导体210上形成了第2半导体240的半导体基板200。反应容器内有时在形成第2半导体240的期间导入到反应容器的第1杂质会残留。在制造接下来的半导体基板200时，如果把第1半导体210载置到反应容器内之后，对反应容器导入第2杂质气体，则即使不设置以减轻反应容器中残留的第1杂质的影响为目的的抽真空等工序也能减轻第1杂质的影响。
即，可以在自反应容器取出先被制造出的半导体基板200之后，迅速在反应容器内设置构成下一个将制造的半导体基板200的第1半导体210。此后，可以从在反应容器内部导入第2杂质气体的阶段S110开始重复半导体基板制造工序。
图12是表示图13所示的半导体基板1100的制造方法的流程图。本实施方式的制造方法具有：设置第1半导体1110，导入气体的阶段S110；加热第1半导体1110的阶段S120；形成电阻体1130的阶段S730；形成第2半导体1140的阶段S140；形成层叠半导体1160的阶段S550，和取出半导体基板1100的阶段S960。各阶段的工艺可以与上述的各实施方式中对应的阶段相同。
图13是表示根据图12所示的制造方法制造的半导体基板1100剖面的一个例子。半导体基板1100具有第1半导体1110、缓冲层1120、电阻体1130、第2半导体1140、缓冲层1150和层叠半导体1160。第1半导体1110与第1半导体210对应，电阻体1130与电阻体830对应。
在半导体基板1100中，第1半导体1110比如是GaAs单晶基板。作为一个例子，在半导体基板1100中的其他半导体层，是根据MOCVD法在第1半导体1110上外延生长，与第1半导体1110晶格匹配或准晶格匹配的3-5族化合物半导体。半导体基板1100适合在同一基板上单片制造FET特别是HEMT及HBT时使用。第2半导体1140是主要适合形成HEMT的半导体，层叠半导体1160是主要适合形成HBT的半导体。
缓冲层1120是作为使形成于上层的半导体层和第1半导体1110的晶格间距离匹配的缓冲层而发挥作用的半导体层。缓冲层1120可以是以确保在上层形成的半导体的结晶质量为目的而设置的半导体层。缓冲层1120比如用于防止由在第1半导体1110的表面残留的杂质原子造成半导体基板1100特性劣化。缓冲层1120也可以是起到抑制来自上层形成的半导体层的漏泄电流的作用的半导体层。缓冲层1120根据外延生长法形成。作为缓冲层1120的材料，能例示GaAs或AlGaAs。
第2半导体1140具有载流子供给半导体1142、单载子移动半导体1144、载流子供给半导体1146和肖特基层1148。单载子移动半导体1144，具有作为电子或空穴的任何一方移动的沟道的作用。载流子供给半导体1142及载流子供给半导体1146，对单载子移动半导体1144供给载流子。肖特基层1148在与其接触而形成的金属电极之间形成肖特基结合。
第2半导体1140是适合于HEMT的形成的半导体。载流子供给半导体1142、单载子移动半导体1144、载流子供给半导体1146和肖特基层1148比如通过外延生长法形成。作为外延生长法，能例示MOCVD法、MBE法等。作为载流子供给半导体1142、单载子移动半导体1144、载流子供给半导体1146和肖特基层1148的材料，能例示GaAs、AlGaAs或InGaAs等。比如，单载子移动半导体1144是i型InGaAs，载流子供给半导体1142及载流子供给半导体1146是N型AlGaAs，肖特基层是AlGaAs。
缓冲层1150使在上层形成的层叠半导体1160和在下层形成的第2半导体1140分离，防止层叠半导体1160及第2半导体1140相互影响。缓冲层1150比如通过外延生长法形成。缓冲层1150材料比如是GaAs。
层叠半导体1160具有集电极层1162、基极层1164、发射极层1166、镇流电阻层1168和接触层1169。集电极层1162、基极层1164和发射极层1166是形成NPN或PNP型的结合构造的半导体。集电极层1162、基极层1164和发射极层1166比如是分别作为双极晶体管的集电极、基极和发射极而发挥作用的半导体层。
镇流电阻层1168是适合于双极晶体管的发射极镇流器的镇流电阻层。镇流电阻层1168是以抑制双极晶体管中流动过剩的电流为目的而设置在发射极附近的高电阻区域。通过镇流电阻层1168能将发射极电阻调整为不流动过剩的电流的程度的电阻值，所以可以防止半导体基板1100上形成的晶体管等电子元件的热逸散。
以下，详细说明制造半导体基板1100的方法。用图12所示的制造方法在重复半导体基板1100的制造时，先制造的半导体基板1100的制造流程中使用的大量的杂质原子有时残留在反应容器内。比如，半导体基板1100在第1半导体1110上顺次外延生长而形成缓冲层1120、电阻体1130、第2半导体1140、缓冲层1150和层叠半导体1160。在层叠半导体1160为用于形成NPN型的结合构造的半导体时，N型发射极层1166被添加大量的施主杂质原子(第1杂质原子)。因此，在形成了发射极层1166之后，作为第1杂质原子，在反应容器内会残留大量的施主杂质原子。
比如，当施主杂质原子为Si的情况下，在反应容器内残留大量的Si。所残留的Si在制造后续的半导体基板1100的过程中有带来不良影响的可能。具体而言，在后续的工序中，如果把第1半导体1110载置在反应容器内，则反应容器内的残留Si有时附着在第1半导体1110的表面。
所附着的Si在第1半导体1110和形成于其上的半导体层中扩散，并作为施主而发挥作用，由此有时引起绝缘不良。其结果，可能降低由第2半导体1140形成的HEMT的器件特性。同时，也有可能产生HEMT和在层叠半导体1160上形成的HBT的元件分离不良。本实施方式的制造方法，根据下面所示过程，防御产生作为在反应容器内残留的第1杂质原子的Si的不良影响。
首先，在设置第1半导体1110，导入第2杂质气体的阶段S110中，在MOCVD炉的反应容器内设置第1半导体1110。接下来，将反应容器内抽真空，用惰性气体进行净化，导入气体CCl3Br、氢和三氢化砷。在加热第1半导体1110的阶段S120中，在温度为500℃～800℃、反应容器内压力从5Torr至大气压、时间从10秒开始到15分之间的条件下加热第1半导体1110。
通过该加热，存在于CCl3Br中的C作为第2杂质原子而发挥作用，补偿存在于第1半导体1110表面的Si的施主效果。其结果，能够抑制存在于第1半导体1110的表面的Si等的杂质原子的影响。由于第2杂质原子的存在，能防止在第1半导体1110及其上外延生长的半导体之间发生的绝缘不良。
然后，在第1半导体1110上形成缓冲层1120。如上所述，缓冲层1120也具有防止由于第1半导体1110的表面上残留的杂质原子造成的半导体基板1100的特性劣化的效果。作为缓冲层1120的材料，能够例示GaAs或AlGaAs。作为3族元素原料，能够使用三甲基镓(TMG)或三甲基铝(TMA)等。作为5族元素原料气体，能够使用三氢化砷(AsH3)。
在形成电阻体1130的阶段S730中，在缓冲层1120上外延生长电阻体1130。如上所述，电阻体1130与电阻体830对应。电阻体1130可以含载流子阱，可以包含形成异质结的多个P型半导体，或包含交替层叠形成多个PN结的多个P型半导体和多个N型半导体。这些构造能够抑制漏电流，使在电阻体的上下形成的半导体之间的绝缘性提高。电阻体1130可以包含多种类的这些构造。
在形成电阻体1130的阶段S730中，既可以形成作为载流子阱添加了氧原子的AlxGa1-xAs(0≤x≤1)，也可以形成Al组成不相同的多个AlxGa1-xAs层，从而形成包含异质结的电阻体1130。同时，可以交替形成多个N型AlxGa1-xAs及多个P型AlxGa1-xAs来形成多个PN结。
作为3族元素原料，能使用三甲基镓(TMG)或三甲基铝(TMA)等。作为5族元素原料气体，能使用三氢化砷(AsH3)。含有显示P型的传导型的第2杂质原子的气体可以含有卤化烃气体。另外，将形成N型半导体时使用的第1杂质原子作为构成要素的化合物比如是硅烷或乙硅烷。
在形成第2半导体的阶段S140中，在电阻体1130上，使第2半导体1140含有的载流子供给半导体1142、单载子移动半导体1144、载流子供给半导体1146和肖特基层1148依序外延生长。比如，顺次形成N型AlGaAs的载流子供给半导体1142、i型InGaAs的单载子移动半导体1144、N型AlGaAs的载流子供给半导体1146、AlGaAs的肖特基层。作为3族元素原料，能使用三甲基镓(TMG)、三甲基铝(TMA)或三甲基铟(TMI)等。作为5族元素原料气体，能使用三氢化砷(AsH3)。能够使用硅烷或乙硅烷，作为以N型半导体的形成中使用的第1杂质原子为构成要素的化合物。
在肖特基层1148上外延生长缓冲层1150。如上所述，缓冲层1150使在上层形成的层叠半导体1160和在下层形成的第2半导体1140分离，抵御层叠半导体1160和第2半导体1140间的互相影响。作为缓冲层1150材料，能例示GaAs或AlGaAs。
在形成层叠半导体的阶段S550中，在缓冲层1150上顺次外延生长集电极层1162、基极层1164、发射极层1166。集电极层1162、基极层1164和发射极层1166是形成传导型为NPN或PNP型的结合构造的半导体。
包含以形成层叠半导体1160中的P型半导体时使用的杂质原子作为构成要素的单质或化合物的气体，可以是和设置第1半导体1110后在加热之前导入反应容器的第2杂质气体同样的气体。把形成N型半导体时使用的显示N型的传导型的杂质原子作为构成要素的化合物，比如是硅烷或乙硅烷。进一步，在发射极层1166上形成镇流电阻层1168及接触层1169。
在取出第1半导体的阶段S960中，从反应容器取出已经完成的半导体基板1100。此后，能够不经过减轻反应容器内部的杂质原子的影响的工序，从在反应容器中设置接下来应该处理的第1半导体1110并向反应容器内部导入气体的阶段S110开始反复进行半导体基板制造工序。
本实施方式的制造方法具有设置第1半导体1110并导入气体的阶段S110和加热第1半导体1110的阶段S120。因此，即使在反应容器内残留了前面的制造过程使用的大量的第1杂质Si，污染了设置的第1半导体1110的情况下，也能够通过加热，使CCl3Br中存在的第2杂质C补偿残留在第1半导体1110表面的Si的施主效果。其结果，能抑制存在于第1半导体1110表面的Si等的第1杂质原子的影响。
再者，在形成电阻体1130的阶段S730中，可以形成含载流子阱的电阻体1130、包含形成异质结的多个P型半导体的电阻体1130、含交替层叠形成多个PN结的多个P型半导体和多个N型半导体的电阻体1130、或包含由这些构造的组合而构成的构造的电阻体1130。由于半导体基板1100有该电阻体1130，从而能够进一步抑制漏电流，能防止绝缘不良。其结果，第2半导体1140所形成的HEMT和层叠半导体1160所形成的HBT的元件分离性能得以改善。
(实施例1)
制作了具有表1所示的层叠构造的半导体基板2100。表1中各层编号代表各半导体层的符号。表1中示出各半导体层的材料、薄膜厚度、掺杂剂的种类及载流子浓度，不导入杂质时作为掺杂剂的种类用“无”表示。
从第2半导体2140到肖特基层2148的层叠，能适用于场效应晶体管。从辅助集电极层2162到接触层2170的层叠能适用于双极晶体管。即，半导体基板2100是能够在单一基板上同时形成场效应晶体管及双极晶体管的双方的BiFET基板。
表1所示的各半导体层通过外延生长形成。在外延生长中，使用了三甲基镓作为Ga源、三甲基铝作为Al源、三甲基铟作为In源、丁基醚作为O源、三氢化砷作为As源(其中单锗烷的浓度小于0.0005ppm)、使用CBrCl3作为在加热时使用的气体和C源、作为Si源使用乙硅烷。
[表1]
Figure BDA0000103929300000181
作为第1工序，将作为半绝缘性的GaAs基板的第1半导体2110放入MOCVD反应炉的传递箱，使传递箱内减压之后，用氮进行了置换。此后，从传递箱取出第1半导体2110并将其移动到反应炉来安装第1半导体2110。然后，使反应炉减压之后在氢气气氛中使反应炉压力为9.4kPa。
作为第2工序，以氢为20slm、AsH3为1250sccm的流量向反应炉进行供给。在该状态下使反应炉温度从室温上升到705℃。在反应炉温度上升到705℃之后，以65.9sccm的流量供给CBrCl3，加热1分钟。
作为第3工序，以氢为120slm、AsH3为300sccm的流量进行供给，在680℃的反应炉温度使缓冲层2120(GaAs)外延生长达到30nm的厚度为止。此后，使O浓度为2.0×1019(cm-3)的电阻体2130(Al0.3Ga0.7As)生长到150nm的厚度。并且，按顺序使表1表示的构造外延生长。反应炉温度返回到室温，取出使表1的各层生长得到的半导体基板2100。
如上所述制作的半导体基板2100作为实验例1。取出实验例1的半导体基板2100之后，不实施反应炉内部的冲洗及空站等的杂质混入对策，连续地向反应炉内导入了作为新的第1半导体2110的GaAs基板。
将从第1工序到第3工序为止的一系列工序重复2次而制成的半导体基板2100作为实验例2。将再连续重复上述一系列的工序而制作的半导体基板2100作为实验例3。即，从第1工序到第3工序的一系列工序的重复次数(生长次数)在实验例1中是1次，在实验例2中是2次，在实验例3中是3次。可认为重复次数越增加，反应炉内残留的杂质原子越多。
作为比较例，制作了不实施第2工序的样品。与实验例1～3同样，制作出生长次数从1次到3次的样品，分别为比较例1(生长次数为1次)、比较例2(生长次数为2次)、比较例3(生长次数为3次)。
表2是测量了实验例1～3、比较例1～3的各半导体基板2100的耐压的结果。耐压是将所制作的半导体基板2100的接触层2170到载流子供给半导体2142用蚀刻法除去，测量在第2半导体2140表面的电极间的电流电压特性进行评价的。作为电极，以5μm的间隔在第2半导体2140的表面形成有100μm×200μm的面积的2个金属薄膜。分别以60nm/20nm/150nm的厚度按顺序蒸镀AuGe/Ni/Au，形成了金属薄膜。把电流以1.0×10-5A流动时的电压作为耐压。
[表2]
  第2工序的有无   生长次数   耐压[V]
 实验例1   有   1   65.1
 实验例2   有   2   61.8
 实验例3   有   3   54.5
 比较例1   无   1   40.8
 比较例2   无   2   8.8
 比较例3   无   3   13.2
如表2所示可知与比较例1～3比较，实验例1～3中的耐压变高。即，由于第2工序的加热而耐压提高。
(实施例2)
制作了具有表3所示的层叠构造的半导体基板3100。在表3中的各层编号表示各半导体层的符号。在表3中，示出了各半导体层的材料、薄膜厚度、载流子类型及载流子浓度，对于不导入杂质的真正半导体，设载流子类型为“i”。
[表3]
Figure BDA0000103929300000201
从第2半导体3140到接触层3150的层叠，能适用于场效应晶体管。表3所示的各半导体层，通过与实施例1的情况同样的外延生长而形成。
作为第1工序，将第1半导体3110(半绝缘性GaAs基板)放入到反应炉的传递箱，将传递箱减压之后用氮置换。从传递箱取出第1半导体3110，将其向反应炉移动来安装第1半导体3110。然后，在将反应炉减压之后，在氢气气氛中使反应炉压力变为9.4kPa。
作为第2工序，向反应炉以氢为20slm、AsH3为850sccm的流量进行供给。在该状态下使反应炉温度从室温上升到705℃。使反应炉温度上升达到705℃之后，以65.9sccm的流量供给了CBrCl3。使加热时间从0分开始到2.5分的范围内变化。按照CBrCl3的供给时间(加热时间)，实验例4是0.5分，实验例5是1.0分，实验例6是1.5分，实验例7是2.0分，实验例8是2.5分。作为比较例，把加热时间为0分的情况作为比较例4。
作为第3工序，以氢为120slm、AsH3为300sccm的流量进行供给，在680℃的反应炉温度下使缓冲层3120(GaAs)外延生长为30nm的厚度。此后，使电阻体3130(Al0.3Ga0.7As)外延生长到150nm的厚度之后，按顺序使表3所示的层外延生长。将反应炉温度恢复到室温，取出了半导体基板3100。
与实施例1同样测量了耐压。表4给出了耐压的测量结果。
[表4]
Figure BDA0000103929300000211
如表4所示可知CBrCl3的供给时间(加热时间)越长耐压越高。
符号说明
200半导体基板，210第1半导体，240第2半导体，300半导体基板，340第2半导体，342第2半导体，344第2半导体，346第2半导体，348第2半导体，400半导体基板，440第2半导体，442第2半导体，444第2半导体，446第2半导体，600半导体基板，660层叠半导体，662集电极层，664基极层，666发射极层，800半导体基板，830电阻体，1100半导体基板，1110第1半导体，1120缓冲层，1130电阻体，1140第2半导体，1142载流子供给半导体，1144单载子移动半导体，1146载流子供给半导体，1148肖特基层，1150缓冲层，1160层叠半导体，1162集电极层，1164基极层，1166发射极层，1168镇流电阻层，1169接触层，1400半导体基板，1440第2半导体，1442第2半导体，1444第2半导体，1446第2半导体，1448第2半导体，1450第2半导体，1600半导体基板，1640层叠半导体，1642第2半导体，1644第2半导体，1646第2半导体，1648第2半导体，1650层叠半导体，1652半导体，1660层叠半导体，1662集电极层，1664基极层，1666发射极层，2100半导体基板，2110第1半导体，2120缓冲层，2130电阻体，2140第2半导体，2142载流子供给半导体，2148肖特基层，2162辅助集电极层，2170接触层，3100半导体基板，3110第1半导体，3120缓冲层，3130电阻，3140第2半导体，3150接触层。

Claims (18)

1.一种半导体基板的制造方法，是反复进行多个阶段来制造多个半导体基板的方法，所述多个阶段包括向使半导体结晶生长的反应容器内导入第1杂质气体的阶段，所述第1杂质气体包含具有第1杂质原子作为构成要素的单质或化合物，
所述制造方法在导入所述第1杂质气体的阶段之后包括：
取出所制得的半导体基板的阶段；
在所述反应容器内设置第1半导体的阶段；
向所述反应容器内导入第2杂质气体的阶段，所述第2杂质气体包含具有在所述第1半导体内显示与所述第1杂质原子相反的传导型的第2杂质原子作为构成要素的单质或化合物；
在所述第2杂质气体的气氛中加热所述第1半导体的阶段；和
在经所述加热后的所述第1半导体上使第2半导体结晶生长的阶段。
2.根据权利要求1所述的半导体基板的制造方法，其中，
在所述加热的阶段中，为了在所述第1半导体的至少表面使表示电子密度与空穴密度之差的有效载流子密度减少，设定所述加热的条件。
3.根据权利要求1所述的半导体基板的制造方法，其中，
所述第1杂质原子是在所述第1半导体内显示N型的传导型的杂质原子，
所述第2杂质气体包含P型杂质气体，所述P型杂质气体包含在所述第1半导体内显示P型的传导型的杂质原子。
4.根据权利要求3所述的半导体基板的制造方法，其中，
所述第1半导体或所述第2半导体是3-5族化合物半导体，
所述P型杂质气体包含卤化烃气体。
5.根据权利要求4所述的半导体基板的制造方法，其中，
所述卤化烃气体是CHnX(4-n)，其中，X是从Cl、Br及I组成的群中选择的卤原子，n是满足0≤n≤3的条件的整数，当0≤n≤2时，多个X可以是彼此相同的原子也可以是不同的原子。
6.根据权利要求1所述的半导体基板的制造方法，其中，
所述第1半导体或所述第2半导体是3-5族化合物半导体，
所述第2杂质气体包含三氢化砷及氢。
7.根据权利要求6所述的半导体基板的制造方法，其中，
所述第2杂质气体包含三氢化砷原料气体，该三氢化砷原料气体含有1ppb以下的GeH4。
8.根据权利要求1所述的半导体基板的制造方法，其中，
所述第2半导体是作为电子或空穴移动的沟道而起作用的单载子移动半导体。
9.根据权利要求8所述的半导体基板的制造方法，其中，
所述单载子移动半导体是3-5族化合物半导体的N型单载子移动半导体，
在使所述第2半导体结晶生长的阶段中，作为含有显示所述N型的传导型的杂质原子的化合物，向所述反应容器导入硅烷或乙硅烷，使所述N型单载子移动半导体结晶生长。
10.根据权利要求8所述的半导体基板的制造方法，其中，
还包括：在所述单载子移动半导体上形成与所述单载子移动半导体相反的传导型的单载子移动半导体的阶段。
11.根据权利要求1所述的半导体基板的制造方法，其中，
还包括：通过在所述第2半导体上，按照N型半导体、P型半导体及N型半导体的顺序外延生长，或按照P型半导体、N型半导体及P型半导体的顺序外延生长，从而形成用N型半导体/P型半导体/N型半导体表示的层叠半导体，或用P型半导体/N型半导体/P型半导体表示的层叠半导体的阶段。
12.根据权利要求11所述的半导体基板的制造方法，其中，
所述第1杂质原子是在半导体内显示N型的传导型的杂质原子，
所述第2杂质气体包含P型杂质气体，该P型杂质气体含有显示P型的传导型的P型杂质原子，
所述层叠半导体包含作为双极晶体管的基极而发挥功能的基极层，
向所述反应容器导入与所述P型杂质气体相同种类的气体，来制造所述基极层。
13.根据权利要求11所述的半导体基板的制造方法，其中，
在使所述第2半导体结晶生长的阶段中，作为含有显示N型的传导型的杂质原子的化合物，向所述反应容器导入硅烷或乙硅烷，从而形成所述层叠半导体中的所述N型半导体。
14.根据权利要求1所述的半导体基板的制造方法，其中，
在加热所述第1半导体的阶段和形成所述第2半导体的阶段之间，还具有在所述第1半导体上形成电阻体的阶段。
15.根据权利要求14所述的半导体基板的制造方法，其中，
形成所述电阻体的阶段具有：通过使用了含有3族元素的3族原料气体及含有5族元素的5族原料气体的外延生长，来形成3-5族化合物半导体的P型半导体的阶段，
在形成所述P型半导体的阶段中，通过所述3族原料气体和所述5族原料气体的流量比来控制所述P型半导体的受体浓度。
16.根据权利要求1所述的半导体基板的制造方法，其中，
还包括：在所述第1半导体上至少形成了所述第2半导体之后，将至少形成有所述第2半导体的所述半导体基板从所述反应容器取出的阶段；
在所述取出的阶段之后，在不经过减轻所述反应容器的内部的杂质原子的影响的工序的情况下反复进行以下阶段：
在所述反应容器的内部设置与所述第1半导体不同的另一第1半导体，并向所述反应容器的内部导入所述气体的阶段；
在所述气体的气氛中加热所述另一第1半导体的阶段；和
在经所述加热后的所述第1半导体上形成所述第2半导体的阶段。
17.一种半导体基板，包含第1半导体及形成在所述第1半导体上的第2半导体，其中，
在所述第1半导体和所述第2半导体的界面，具有P型杂质原子和与所述P型杂质原子具有实质上相同密度的N型杂质原子。
18.根据权利要求17所述的半导体基板，其中，
所述P型杂质原子及所述N型杂质原子被激活。
CN2010800191051A 2009-04-07 2010-04-02 半导体基板的制造方法及半导体基板 Pending CN102414789A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-093443 2009-04-07
JP2009093443 2009-04-07
PCT/JP2010/002450 WO2010116701A1 (ja) 2009-04-07 2010-04-02 半導体基板の製造方法および半導体基板

Publications (1)

Publication Number Publication Date
CN102414789A true CN102414789A (zh) 2012-04-11

Family

ID=42935997

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010800191051A Pending CN102414789A (zh) 2009-04-07 2010-04-02 半导体基板的制造方法及半导体基板

Country Status (6)

Country Link
US (1) US20120068224A1 (zh)
JP (1) JP2010263198A (zh)
KR (1) KR20120003433A (zh)
CN (1) CN102414789A (zh)
TW (1) TW201115625A (zh)
WO (1) WO2010116701A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010137260A1 (ja) * 2009-05-26 2010-12-02 住友化学株式会社 半導体基板、半導体基板の製造方法、および電子デバイス
US10069466B2 (en) * 2015-10-22 2018-09-04 Skyworks Solutions, Inc. Direct substrate to solder bump connection for thermal management in flip chip amplifiers

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945896A (ja) * 1995-07-27 1997-02-14 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハ及びその製造方法
US5982024A (en) * 1996-02-29 1999-11-09 Sumitomo Chemical Company Limited High concentration doped semiconductor
JP2000022135A (ja) * 1998-07-06 2000-01-21 Toshiba Corp 電界効果トランジスタ
US20020100366A1 (en) * 2000-12-04 2002-08-01 Tadaharu Watanabe Method and materials for purifying hydride gases, inert gases, and non-reactive gases
JP2006012915A (ja) * 2004-06-22 2006-01-12 Hitachi Cable Ltd Ｉｉｉ−ｖ族化合物半導体装置及びその製造方法
JP2006222135A (ja) * 2005-02-08 2006-08-24 Hitachi Cable Ltd ヘテロ接合バイポーラトランジスタ用エピタキシャルウエハ及びヘテロ接合バイポーラトランジスタ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63156363A (ja) * 1986-12-20 1988-06-29 Fujitsu Ltd 半導体装置
JP3326704B2 (ja) * 1993-09-28 2002-09-24 富士通株式会社 Ｉｉｉ／ｖ系化合物半導体装置の製造方法
US5762706A (en) * 1993-11-09 1998-06-09 Fujitsu Limited Method of forming compound semiconductor device
JPH07273024A (ja) * 1994-03-30 1995-10-20 Nippon Steel Corp 化合物半導体基板
JP3598591B2 (ja) * 1995-07-17 2004-12-08 住友化学工業株式会社 ３−５族化合物半導体の製造方法
JPH09293854A (ja) * 1996-02-29 1997-11-11 Sumitomo Chem Co Ltd 高濃度ドープ半導体およびその製造方法
JP2002314125A (ja) * 2001-04-19 2002-10-25 Rohm Co Ltd 半導体発光素子の製法
JP2003020300A (ja) * 2001-07-06 2003-01-24 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハの製造方法
JP2003063899A (ja) * 2001-08-29 2003-03-05 Matsushita Electric Ind Co Ltd ３−５族化合物半導体の製造方法
SG115549A1 (en) * 2002-07-08 2005-10-28 Sumitomo Chemical Co Epitaxial substrate for compound semiconductor light emitting device, method for producing the same and light emitting device
JP4463482B2 (ja) * 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
JP2004241463A (ja) * 2003-02-04 2004-08-26 Hitachi Cable Ltd 化合物半導体の気相成長方法
US7700423B2 (en) * 2006-07-28 2010-04-20 Iqe Rf, Llc Process for manufacturing epitaxial wafers for integrated devices on a common compound semiconductor III-V wafer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945896A (ja) * 1995-07-27 1997-02-14 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハ及びその製造方法
US5982024A (en) * 1996-02-29 1999-11-09 Sumitomo Chemical Company Limited High concentration doped semiconductor
JP2000022135A (ja) * 1998-07-06 2000-01-21 Toshiba Corp 電界効果トランジスタ
US20020100366A1 (en) * 2000-12-04 2002-08-01 Tadaharu Watanabe Method and materials for purifying hydride gases, inert gases, and non-reactive gases
JP2006012915A (ja) * 2004-06-22 2006-01-12 Hitachi Cable Ltd Ｉｉｉ−ｖ族化合物半導体装置及びその製造方法
JP2006222135A (ja) * 2005-02-08 2006-08-24 Hitachi Cable Ltd ヘテロ接合バイポーラトランジスタ用エピタキシャルウエハ及びヘテロ接合バイポーラトランジスタ

Also Published As

Publication number Publication date
US20120068224A1 (en) 2012-03-22
KR20120003433A (ko) 2012-01-10
WO2010116701A1 (ja) 2010-10-14
TW201115625A (en) 2011-05-01
JP2010263198A (ja) 2010-11-18

Similar Documents

Publication Publication Date Title
CN102369597B (zh) 半导体基板、半导体基板的制造方法、和电子器件
JP5073968B2 (ja) 化合物半導体エピタキシャル基板およびその製造方法
CN102428555B (zh) 半导体基板、半导体基板的制造方法及电子器件
CN105047695A (zh) 用于高电子迁移率晶体管的高阻衬底以及生长方法
CN107887255B (zh) 一种高阻GaN薄膜外延生长的方法
CN102414789A (zh) 半导体基板的制造方法及半导体基板
JP2013021024A (ja) トランジスタ素子
JP2007042936A (ja) Ｉｉｉ−ｖ族化合物半導体エピタキシャルウェハ
JP2008103546A (ja) Ｉｉｉ−ｖ族化合物半導体素子及びｉｉｉ−ｖ族化合物半導体エピタキシャルウェハ
JP4635444B2 (ja) 電界効果トランジスタ用エピタキシャルウエハ
JP2006012915A (ja) Ｉｉｉ−ｖ族化合物半導体装置及びその製造方法
JP2017011264A (ja) 半導体基板、半導体基板の製造方法およびヘテロ接合バイポーラトランジスタ
WO2004015781A1 (ja) 化合物半導体ウェーハの製造方法及び化合物半導体素子
JP2004241463A (ja) 化合物半導体の気相成長方法
JPH09298160A (ja) 化合物半導体結晶成長方法及びヘテロ接合バイポーラトランジスタ
US20060131607A1 (en) Compound semiconductor device and process for producing the same
JP2011199268A (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
JP2003243408A (ja) バイポーラトランジスタの製造方法
JP2004134548A (ja) ヘテロ接合バイポーラトランジスタの製造方法
JP2008192830A (ja) Ｉｉｉ−ｖ族化合物半導体装置及びその製造方法
JP2003318185A (ja) 化合物半導体ウェーハの製造方法及び化合物半導体素子
JP2006004972A (ja) 半導体装置の製造方法
JP2001244455A (ja) Ｉｉｉ−ｖ族化合物半導体ウエハ
JP2003068652A (ja) 化合物半導体結晶及びその製造方法
JP2008028327A (ja) Ｉｉｉ−ｖ族化合物半導体電子デバイス

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120411