JP5073968B2 - 化合物半導体エピタキシャル基板およびその製造方法 - Google Patents

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Description

本発明は、電界効果トランジスタ（Field Effect Transistor、以下、ＦＥＴと称する）や高電子移動度トランジスタ（High Electron Mobility Transistor、以下、ＨＥＭＴと称する）などの各種電子デバイスの製造に用いるのに好適な化合物半導体エピタキシャル基板およびその製造方法に関する。
近年、ＧａＡｓを中心とする３−５族化合物半導体を用いた各種の電子素子は、超高速、高周波動作が可能であるという特長を生かして、携帯電話や衛星放送受信機など高周波機器に用いられることにより飛躍的な発達を遂げ、その後も着実な進展を見せている。
一般に、化合物半導体を用いた電子素子を作製するためには、単結晶基板上に、イオン注入法、拡散法、あるいはエピタキシャル成長法などの各種手法により、必要な特性を有する結晶層が積層された半導体基板を用いているが、上記手法の中でも、エピタキシャル成長法は、不純物量の制御のみならず結晶の組成や膜厚などをきわめて広い範囲でかつ精密に制御可能であるため、このような半導体基板の作製に広く用いられるようになっている。
半導体基板の作製に用いるエピタキシャル成長法としては、液相法、気相法、および真空蒸着法の一種である分子線エピタキシャル成長法などが知られているが、気相法は大量の基板を制御性よく処理可能なため、工業的に広く用いられている方法である。特に、エピタキシャル層を構成する原子種の有機金属化合物または水素化物を原料として用い、基板上で熱分解させて結晶成長を行なう有機金属熱分解法（Metal-Organic Chemical Vapor Deposition法、以下、ＭＯＣＶＤ法と称する）は、適用可能な物質の範囲が広く、また結晶の組成、膜厚の精密な制御に適し、量産性にもすぐれているために、近年、広く用いられるようになっている。
ＦＥＴやＨＥＭＴなどの電子素子を製造するために用いられるエピタキシャル成長基板は、例えばＭＯＣＶＤ法を用いて、必要な電子的特性を有するＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓなどの結晶層を、必要な構造でＧａＡｓ基板上に積層成長させることにより作製することができる。
ＦＥＴやＨＥＭＴなどのプレーナ型の電子素子においては、ＧａＡｓ層やＩｎＧａＡｓ層で形成されたチャネル層中を横方向に走行する電子をゲート電極による電界で制御することによりトランジスタ特性を発揮させる活性層が形成されており、この活性層と半絶縁性基板との間には、通常、ＧａＡｓ層やＡｌＧａＡｓ層などから構成されるバッファー層（緩衝層）が設けられている。
活性層と半絶縁性基板との間にバッファー層を挿入する目的は、エピタキシャル層／基板界面の不純物による影響を抑制すること、基板そのものの影響を抑制すること、および活性層からの電子リークを抑制することであり、バッファ層は電子素子の特性を保つために非常に重要な役目を有している。
ＭＯＣＶＤ法で基板上に各種エピタキシャル層を成長する場合、ＧａやＡｌなどの３族原料は有機金属化合物として供給されるため、それが熱分解してエピタキシャル層として成長する際に、Ｃ（カーボン）がその成長結晶中に取り込まれることが知られている。さらには、ＧａやＡｌなどの３族原料とＡｓやＰなどの５族原料との流量比、いわゆる５族／３族原料流量比によって、有機金属化合物の熱分解挙動が変化し、成長結晶中に含まれることになるＣ濃度が変化することも知られている。
すなわち、通常のＧａＡｓやＡｌＧａＡｓ等のエピタキシャル層を成長する場合においては、５族／３族原料流量比を小さい値に設定してエピタキシャル成長するほど、得られたエピタキシャル層は高いＣ濃度を有することになる。ＧａＡｓやＡｌＧａＡｓ結晶中ではＣはアクセプタ不純物として振るまうので、得られたエピタキシャル層はｐ型キャリア濃度をバックグラウンド濃度として有する結晶層となる。
電子が走行するチャネル層を有するプレーナ型電子デバイスを製造するのに用いられる化合物半導体エピタキシャル基板をＭＯＣＶＤ法を用いて作製した場合、チャネル層のフロント側（基板と反対の側）には、ショットキー層、スペーサー層等のバックグラウンドｐ型キャリア濃度を有する結晶層があり、一方、チャネル層のバック側（基板と同じ側）には、スペーサー層、バッファー層等のバックグラウンドｐ型キャリア濃度を有する結晶層が配置される。
したがって、ＭＯＣＶＤ法によってＦＥＴやＨＥＭＴなどの電子素子のためのエピタキシャル成長基板を製造した場合、バックグラウンドｐ型キャリア濃度を有する複数の結晶層が成長されることになる。
ＦＥＴやＨＥＭＴなどの電子素子の製造用のためのエピタキシャル成長基板を製造する上で、たとえば、ＩｎＧａＡｓ歪み層を電子が走行するチャネル層に用いたＨＥＭＴである歪みチャネル高電子移動度電界効果型トランジスタ（pseudomorphic-HEMT、以下、ｐ−ＨＥＭＴと称する）構造の場合、これまで報告されている室温（３００Ｋ）でのチャネル層における電子の移動度は、８２５０ｃｍ2 ／Ｖｓ程度（非特許文献１参照）であり、それ以上の値を達成するのは困難であった。そのため、電子移動度を上げることによる電子素子の立ち上がり抵抗の低減や電力損失の低減をさらに達成し、電子素子の特性を現在以上に向上させることには限界があった。
これらの対策として、特許文献１には、ｐ−ＨＥＭＴ構造の場合、チャネル層に用いられるＩｎＧａＡｓ歪み層のＩｎ組成とＩｎＧａＡｓ層膜厚について一定の関係式で最適化し、電子移動度を改善することが提案されている。
また、特許文献２には、ｐ−ＨＥＭＴ構造の場合、チャネル層に用いられるＩｎＧａＡｓ歪み層とｎ−ＡｌＧａＡｓ電子供給層の間にＡｌＧａＡｓ層とＧａＡｓ層からなるスペーサー層を挿入し、成長条件を最適化することにより、二次元電子ガス濃度と電子移動度とを改善することが提案されている。
さらに、特許文献３には、ＩｎＧａＡｓ歪み層のＩｎ組成を上げることと、ＡｌＧａＡｓ層とＧａＡｓ層からなるスペーサー層を組みあわせて、成長条件を最適化することにより、室温で、８９９０ｃｍ2 ／Ｖｓという高い移動度を得られることが開示されている。
電子情報通信学会、2006年総合大会講演論文集、CT-1-3「化合物半導体高周波デバイス用エピタキシャル成長技術」、2006年3月25日、国士舘大学 特開平６−２１１０６号公報 特開平２−２４６３４４号公報 特開２００４−２０７４７１号公報
しかしながら、例えばｐ−ＨＥＭＴ構造を有するエピタキシャル基板の如く、電子が走行するチャネル層を有する化合物半導体エピタキシャル基板において、二次元電子ガス濃度と電子移動度との値が高ければ高いほど、電子素子の特性を良好にできるという観点からは、現在の高周波用素子等の応用分野においてもまだ満足できる値ではなかった。現在、報告されている値よりも、さらに、高い二次元電子ガス濃度と高い電子移動度をあわせもつエピタキシャル基板が、強く望まれている。
本発明の目的は、従来技術における上述の問題点を解決することができる化合物半導体エピタキシャル基板及びその製造方法を提供することにある。
本発明の目的は、電子移動度特性の改善されたより高性能の化合物半導体エピタキシャル基板及びその製造方法を提供することにある。
本発明者等は、上記課題を解決するために鋭意検討を行なってきた結果、チャネル層を持った各種プレーナ型デバイス向け化合物半導体エピタキシャル成長基板において、チャネル層のフロント側（成長基板と反対側）に存在する活性状態のｐ型キャリア濃度の総量と、チャネル層のバック側（成長基板側）に存在する活性状態のｐ型キャリア濃度の総量との比をある範囲内とすることにより、チャネル層内を走行する電子が従来にない高い移動度となることを見出し、この知見に基づいて本発明を成すに至ったものである。
すなわち、電子移動度の向上という観点からは、これまで注目されていなかった活性状態ｐ型キャリア濃度の総量について、チャネル層から見てバック側の量を、チャネル層から見てフロント側の量よりも上げすぎないように設定することによって、従来にない高い電子移動度を持つ化合物半導体エピタキシャル基板を成長できることを見いだし、本発明に成すに至ったものである。
一般に、チャネル層よりもバック側にあるバッファー層を含む各層は、エピタキシャル層／基板界面の不純物の影響の抑制や、基板への電子リークの抑制を目的として、ｐ型キャリア濃度を高く設定し、膜厚も厚く設定している。
しかしながら、今回の検討から、チャネル層よりもバック側に存在する活性状態のｐ型キャリア濃度の総量を多くしすぎると、フロント側の活性状態のｐ型キャリア濃度の総量とのバランスがくずれ、バンドラインアップの関係から、本来、チャネル層の中心を走行すべき電子がチャネルのフロント側へ押し付けられて散乱を受けることにより、チャネル層を走行する電子の移動度の向上が達成できないということがわかった。
この知見に基づき、エピタキシャル層／基板界面不純物の影響や基板への電子リークを起こさない範囲で、チャネル層よりもバック側に存在する活性状態のｐ型キャリア濃度の総量をできるかぎり少なくすることにより、チャネル層を走行する電子の高い移動度を達成できた。
ここで、エピタキシャル層／基板界面不純物の影響や基板への電子リークを起こさないようにし、かつ、チャネル層よりもバック側に存在する活性状態のｐ型キャリア濃度の総量を少なくするということは、相反する傾向であるが、そのｐ型キャリア濃度は高くするもののバッファー層の膜厚を薄くするという方法で解決することができる。
この解決方法によれば、薄い膜厚のバッファー層ですぐれたデバイス特性を達成できるので、バッファー層部分での原料使用量、とくに、高価な５族原料の使用量を削減することができ、コスト的にも有利な化合物半導体エピタキシャル基板が得られる。
請求項１の発明によれば、電子が走行するチャネル層を有するプレーナデバイス用の化合物半導体エピタキシャル基板において、前記チャネル層よりバック側にあるエピタキシャル層における単位面積当たりのｐ型キャリア濃度総量をＡ／ｃｍ2 、前記チャネル層よりフロント側にあるエピタキシャル層における単位面積当たりのｐ型キャリア濃度総量をＢ／ｃｍ2 としたとき、０＜Ａ／Ｂ≦３．５であることを特徴とする化合物半導体エピタキシャル基板が提案される。
請求項２の発明によれば、請求項１の発明において、前記ｐ型キャリア濃度総量Ａ／ｃｍ2 が、（前記チャネル層よりバック側にあるエピタキシャル層に含まれる活性状態のアクセプタ不純物による全てのｐ型キャリア濃度）×（前記バック側にある該当するエピタキシャル層の全ての膜厚）から計算した単位面積当たりのｐ型キャリア濃度総量値であり、前記ｐ型キャリア濃度総量Ｂ／ｃｍ2 が、（前記チャネル層よりフロント側にあるエピタキシャル層に含まれる活性状態のアクセプタ不純物による全てのｐ型キャリア濃度）×（前記フロント側にある該当するエピタキシャル層の全ての膜厚）から計算した単位面積当たりのｐ型キャリア濃度総量値である請求項１に記載の化合物半導体エピタキシャル基板が提案される。
請求項３の発明によれば、電子が走行するチャネル層としてＩｎＧａＡｓ層を有する歪チャネル高電子移動度電界効果型トランジスタ構造の化合物半導体エピタキシャル基板において、前記ＩｎＧａＡｓ層の室温（３００Ｋ）での電子移動度が９０００ｃｍ2 ／Ｖｓ以上であることを特徴とする化合物半導体エピタキシャル基板が提案される。
請求項４の発明によれば、請求項１又は２に記載の化合物半導体エピタキシャル基板の製造方法において、ＭＯＣＶＤ法により製造することを特徴とする化合物半導体エピタキシャル基板の製造方法が提案される。
本発明による化合物半導体エピタキシャル基板は、チャネル層内での電子の移動度がこれまでになく高く、高性能のプレーナデバイスを製造することができる。また、本発明の製造方法によれば、高性能の化合物半導体エピタキシャル基板を低コストで製造することができるので、本発明は工業的に極めて有用である。
以下、図面を参照して本発明の実施の形態の一例につき詳細に説明する。なお、以下に説明する実施の形態は本発明の一例に過ぎず、本発明は以下に説明する実施の形態に示した素子構造に限定されるものではない。
図１は、本発明による化合物半導体エピタキシャル基板の実施の形態の一例を示す層構造図である。図１において、１は半絶縁性ＧａＡｓ基板から成る下地基板、２はＧａＡｓ層やＡｌＧａＡｓ層からなるバッファー層、３はＧａＡｓ層やＡｌＧａＡｓ層やＩｎＧａＰ層からなるバック側活性層、４はＩｎＧａＡｓ層やＩｎＧａＰ層やＧａＡｓ層からなるチャネル層、５はＧａＡｓ層やＡｌＧａＡｓ層やＩｎＧａＰ層からなるフロント側活性層、６はＧａＡｓ層やＩｎＧａＡｓ層からなるコンタクト層である。ここで、バック側活性層３は、省略することもできる。
図１に示した構造を有する化合物半導体エピタキシャル基板１０は、以下に詳しく説明されるように、下地基板１上に各層をＭＯＣＶＤ法により積層することによって作製することができ、電子走行用のチャネル層を有するプレーナ型デバイスの製造のための化合物半導体エピタキシャル基板としての層構造を有している。本実施の形態では、ｐ−ＨＥＭＴの製造のために用いられる化合物半導体エピタキシャル基板構造となっている。
図１に示す化合物半導体エピタキシャル基板１０は、チャネル層４内を走行する電子の移動度を高めるため、チャネル層４よりもフロント側のエピタキシャル層（すなわち、チャネル層４から見て下地基板１とは反対側にあるフロント側活性層５及びコンタクト層６）に存在する活性状態のｐ型キャリア濃度の総量と、チャネル層４よりもバック側の層（すなわち、チャネル層４から見て下地基板１とは同じ側にあるバッファー層２及びバック側活性層３）に存在する活性状態のｐ型キャリア濃度の総量とが、バランスの程よい状態となるように構成されている。
このように、チャネル層４の一方の側の活性状態のｐ型キャリア濃度の総量と、チャネル層４の他方の側の活性状態のｐ型キャリア濃度の総量とのバランスが程よい状態となるように構成されると、チャネル層４内を走行する電子がチャネル層４とフロント側活性層５との界面付近に寄せられる傾向を改善でき、チャネル層４内を走行する電子の移動度を大幅に改善することができる。
具体的に説明すると、（チャネル層４よりもバック側にある全てのエピタキシャル層（バック側活性層３及びバッファー層２）に含まれる活性状態のアクセプタ不純物によるｐ型キャリア濃度）×（その全てのエピタキシャル層の膜厚）から計算した単位面積当たりのｐ型キャリア濃度総量の値をＡ／ｃｍ2 とし、（チャネル層４よりもフロント側にある全てのエピタキシャル層（フロント側活性層５及びコンタクト層６）に含まれる活性状態のアクセプタ不純物によるｐ型キャリア濃度）×（その全てのエピタキシャル層の膜厚）から計算した単位面積当たりのｐ型キャリア濃度総量の値をＢ／ｃｍ2 としたとき、Ａ／Ｂの値が、所定の範囲にあるように構成されている。
Ａ／Ｂの値が３．５以下の場合に、フロント側エピタキシャル層の活性状態のｐ型キャリア濃度の総量とバック側エピタキシャル層の活性状態のｐ型キャリア濃度の総量とのバランスが程よい状態となり、チャネル層４中の電子の走行状態が改善され、従来にない高電子移動度が実現される。
通常、結晶欠陥が発生するためにバック側の電子供給層キャリア濃度を上げられないので、どうしてもフロント側の電子供給層キャリア濃度が高くなる傾向を有する。そのため、チャネル層４中を走行する電子はフロント側へ片寄りやすいので、バック側の電子供給層キャリア濃度はフロント側の電子供給層キャリア濃度に比べて極めて小さくすることができる。
以上の理由により、Ａ／Ｂの値の範囲は０＜Ａ／Ｂ≦３．５とすることができる。このように、０＜Ａ／Ｂ≦３．５とすると、チャネル層４の両側における各活性状態のｐ型キャリア濃度のバランスが改善され、バンドラインアップの関係から、チャネル層４内を走行する電子がチャネル層４とこれに接する他の層との境界付近を走行するという状態が改善され、チャネル層４内の中心付近を走行する傾向が生じる。この結果、チャネル層４内を走行する電子の移動度を従来のものに比べ、高くすることができる。Ａ／Ｂの値の範囲は、好ましくは０＜Ａ／Ｂ≦２．５、より好ましくは０＜Ａ／Ｂ≦１．５である。
次に、図１に示した上述の構成の化合物半導体エピタキシャル基板１０をＭＯＣＶＤ法を用いて製造する方法の一実施形態について説明する。
初めに、高抵抗の半絶縁性ＧａＡｓ単結晶基板である下地基板１の表面を、脱脂洗浄、エッチング、水洗、乾燥した後、結晶成長炉の加熱台上に載置する。ここで、高抵抗の半絶縁性ＧａＡｓ単結晶基板は、ＬＥＣ（Liquid Encapsulated Czochralski）法、ＶＢ（Vertical Bridgeman）法、ＶＧＦ（Vertical Gradient Freezing）法等で製造されたＧａＡｓ基板でよく、１つの結晶学的面方位から０．０５°〜１０°程度の傾きをもった基板を用いることができる。
続いて、結晶成長炉内を高純度水素で十分置換した後、下地基板１の加熱を開始する。結晶成長時の基板温度は、通常、およそ５００℃から８００℃である。下地基板１が適切な温度に安定したところで炉内に砒素原料を導入し、続いてガリウム原料またはアルミニウム原料またはインジウム原料を導入し、ＧａＡｓ層またはＡｌＧａＡｓ層またはＩｎＧａＡｓ層を成長することができる。したがって、下地基板１上に所望の層を適宜に積層することにより、図１に示した層構造の化合物半導体エピタキシャル基板１０を作製することができる。
このエピタキシャル成長時の原料としては、有機金属および／または水素化物を用いることが好ましい。砒素原料としては、一般に三水素化砒素（アルシン）が用いられるが、アルシンの水素を炭素数が１から４のアルキル基で置換したアルキルアルシンも使用することができる。ガリウムおよびアルミニウムおよびインジウムの原料としては、各金属原子に炭素数が１から３のアルキル基もしくは水素が結合したトリアルキル化物もしくはもしくは三水素化物が、一般に用いられる。また、炉内に燐原料とガリウム原料およびインジウム原料を導入し、ＩｎＧａＰ層を成長することも可能である。
ｎ型キャリアのためのドーパントとしては、シリコン、ゲルマニウム、スズ、硫黄、セレン等の水素化物または炭素数が１から３のアルキル基を有するアルキル化物を用いることができる。
以上説明した手法を用いて、エピタキシャル成長時において、所定の時間と、各原料の供給を制御することにより、下地基板１上に、バッファー層２、バック側活性層３、チャネル層４、フロント側活性層５、コンタクト層６の順に、所望の積層構造を成長していく。このとき、各層を成長する際の５族／３族原料流量比を調整し、各層のｐ型キャリア濃度を調整しながら成長する。
すなわち、チャネル層４のフロント側とバック側とでのｐ型キャリア濃度の総量のバランスを考えて、５族／３族原料流量比を調整しながら成長する。通常、フロント側活性層５の部分に比較して、バック側活性層３＋バッファー層２の部分の膜厚が大きくなる。したがって、この場合、バック側活性層３＋バッファー層２を成長する際の５族／３族原料流量比は、フロント側活性層５のそれに比べて大きめに設定して成長を行なうことになる。
このようにして、フロント側活性層５＋バッファー層２における（活性状態のｐ型キャリア濃度×膜厚）／フロント側活性層５における（活性状態のｐ型キャリア濃度×膜厚）の値が、０よりは大きく３．５以下となるようにエピタキシャル成長を行なう。
最後に、各原料の供給を停止して結晶成長を停止し、冷却後、以上のようにして各エピタキシャル層が積層された１から成る化合物半導体エピタキシャル基板１０を炉内から取り出して結晶成長を完了する。
以下、本発明の実施例をもとに、本発明をより詳細に説明するが、本発明は以下に説明する実施例の構成に限定されるものではない。
実施例として図３に示されている化合物半導体エピタキシャル基板３０の層構造にあっては、化合物半導体エピタキシャル基板の特性を測定する都合上、実際のｐ−ＨＥＭＴ用化合物半導体エピタキシャル基板の層構造に存在するコンタクト層を成長させていないが、実際のｐ−ＨＥＭＴ用化合物半導体エピタキシャル基板も同じ特性を有する。
半絶縁性のＧａＡｓ基板上に、図２に示した各層を以下に説明するように積層してｐ−ＨＥＭＴ用化合物半導体エピタキシャル基板３０を製作した。図２において、１１は基板で、ここでは、半絶縁性のＧａＡｓ基板である。１２、１３はバッファー層、１４はバック側電子供給層、１５、１６はバック側スペーサー層、１７はチャネル層、１８、１９はフロント側スペーサー層、２０はフロント側電子供給層、２１はショットキー層である。これらの各層の組成及び不純物濃度は図２に示した通りである。
成長装置は減圧バレル型ＭＯＣＶＤ炉を用い、３族含有ガスとして、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）およびトリメチルインジウム（ＴＭＩ）を用い、５族含有ガスとしては、アルシン（ＡｓＨ3 ）を用いた。ｎ型ドーパントとしては、ジシラン（Ｓｉ2 Ｈ6 ）を用いた。原料のキャリアガスとして、高純度水素を用い、反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度３〜１μｍ／ｈｒの成長条件でエピタキシャル成長を行なった。
図２において、バッファー層１３からショットキー層２１までは、５族／３族原料流量比を一定値の３８．３にして成長し、バッファー層を構成する１２層のみ、５族／３族原料流量比を１１．５〜１０３．２と変化させて水準を振り、成長した。このように、バッファー層１２のみ、バックグラウンドｐ型キャリア濃度を他の成長層と異ならせることにより、チャネル層１７の両側の各活性状態のｐ型キャリア濃度のバランスの改善をはかった。
ここで、各層の活性状態のｐ型キャリア濃度は、図２と同じ５族／３族原料流量比条件で成長させた図３の単層構造について、室温でのVan der Pauw法のHall測定を行なうことにより得た。通常、ＧａＡｓ層、ＩｎＧａＡｓ層のバックグラウンドｐ型キャリア濃度は、ＡｌＧａＡｓ層のバックグラウンドｐ型キャリア濃度に比較して２桁程度小さい値となるため、バックグラウンドｐ型キャリア濃度総量計算上は、ＧａＡｓ層、ＩｎＧａＡｓ層のバックグラウンドｐ型キャリア濃度を考慮しなくてよい。
図２のバッファー層１２の形成時に、５族／３族原料流量比を種々変えて化合物半導体エピタキシャル基板３０を４種類作製した。これらの化合物半導体エピタキシャル基板３０のそれぞれについて、図３の構造から測定された単位面積当たりバック側ｐ型キャリア濃度総量Ａ（／ｃｍ2 ）と、単位面積当たりフロント側ｐ型キャリア濃度総量Ｂ（／ｃｍ2 ）、およびこれらの比Ａ／Ｂの値を、下に表として示す。
単位面積当たり 単位面積当たり Ａ／Ｂ 室温電子移動度 室温二次元電子
バック側ｐ型キ フロント側ｐ型 （ｃｍ2 ／ ガス濃度
ャリア濃度総量 キャリア濃度総 Ｖｓｅｃ） （／ｃｍ2 ）
Ａ（／ｃｍ2 ） 量Ｂ（／ｃｍ2 ）
１．３ ×１０11 ８．２×１０10 １．５ ９２３０ ２．５８×１０12
１．９ ×１０11 ８．２×１０10 ２．３ ９１００ ２．５６×１０12
５．６ ×１０11 ８．２×１０10 ６．９ ８８５０ ２．４３×１０12
２．０８×１０12 ８．２×１０10 ２５．３ ８４１０ １．９３×１０12
また、室温でのVan der Pauw法によるHall測定を行なって、図２のエピタキシャル成長基板の室温電子移動度特性を測定した結果も上記表中に示した。
その結果、バック側活性層＋バッファー層における（ｐ型キャリア濃度×膜厚）の値Ａとフロント側活性層における（ｐ型キャリア濃度×膜厚）の値Ｂとの比であるＡ／Ｂと電子移動度との間に、図４に示されるような関係が見出された。Ａ／Ｂの範囲は、３．５以下の領域において、電子移動度は９０００ｃｍ2 ／Ｖｓ以上となり、この範囲で高い電子移動度を示す化合物半導体エピタキシャル基板が得られることがわかった。
今回の検討により、これまで、ＧａＡｓ基板上に成長したＩｎＧａＡｓチャネルのｐ−ＨＥＭＴにおいて、公知に報告されている最高の移動度である８９９０ｃｍ2 ／Ｖｓ（特許文献４参照）を越える移動度が得られた。
本発明の実施形態の一例の化合物半導体エピタキシャル基板の層構造を示す図。 本発明の実施例の化合物半導体エピタキシャル基板の層構造を示す図。 図２に示す実施例における各層のｐ型キャリア濃度を測定するための単層構造を示す図。 実施例における室温の電子移動度測定結果を示す図。
符号の説明
１ 半絶縁性ＧａＡｓ基板
２ バッファー層
３ 下部活性層
４ チャネル層
５ 上部活性層
６ コンタクト層
１１ 基板
１２、１３ バッファー層
１４ バック側電子供給層
１５、１６ バック側スペーサー層
１７ チャネル層
１８、１９ フロント側スペーサー層
２０ フロント側電子供給層
２１ ショットキー層
３１ 半絶縁性ＧａＡｓ基板
３２ ｐ型キャリア濃度測定層

Claims (4)

  1. 電子が走行するチャネル層を有するプレーナデバイス用の３−５族化合物半導体エピタキシャル基板において、
    前記チャネル層よりバック側にあるエピタキシャル層における単位面積当たりのｐ型キャリア濃度総量をＡ／ｃｍ２、前記チャネル層よりフロント側にあるエピタキシャル層における単位面積当たりのｐ型キャリア濃度総量をＢ／ｃｍ２としたとき、１．５≦Ａ／Ｂ≦３．５であることを特徴とする３−５族化合物半導体エピタキシャル基板。
  2. 前記ｐ型キャリア濃度総量Ａ／ｃｍ２が、（前記チャネル層よりバック側にあるエピタキシャル層に含まれる活性状態のアクセプタ不純物による全てのｐ型キャリア濃度）×（前記バック側にある該当するエピタキシャル層の全ての膜厚）から計算した単位面積当たりのｐ型キャリア濃度総量値であり、前記ｐ型キャリア濃度総量Ｂ／ｃｍ２が、（前記チャネル層よりフロント側にあるエピタキシャル層に含まれる活性状態のアクセプタ不純物による全てのｐ型キャリア濃度）×（前記フロント側にある該当するエピタキシャル層の全ての膜厚）から計算した単位面積当たりのｐ型キャリア濃度総量値である請求項１に記載の３−５族化合物半導体エピタキシャル基板。
  3. 前記チャネル層としてＩｎＧａＡｓ層を有し、前記ＩｎＧａＡｓ層の室温（３００Ｋ）での電子移動度が９０００ｃｍ２／Ｖｓ以上であることを特徴とする請求項１または２に記載の３−５族化合物半導体エピタキシャル基板。
  4. 請求項１から３のいずれか一項に記載の化合物半導体エピタキシャル基板の製造方法において、ＭＯＣＶＤ法により製造することを特徴とする３−５族化合物半導体エピタキシャル基板の製造方法。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054935A (ja) * 2009-06-19 2011-03-17 Rohm & Haas Electronic Materials Llc ドーピング方法
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
CN103069553B (zh) 2010-08-31 2015-08-19 住友化学株式会社 半导体基板、绝缘栅极型场效应晶体管以及半导体基板的制造方法
CN103098188B (zh) * 2010-08-31 2016-03-30 住友化学株式会社 半导体基板及绝缘栅极型场效电子晶体管
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
KR102098297B1 (ko) * 2013-05-24 2020-04-07 엘지이노텍 주식회사 에피택셜 웨이퍼
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708863B2 (ja) 1989-03-20 1998-02-04 三洋電機株式会社 エピタキシヤルウエハ及びその製造方法
JP3135939B2 (ja) * 1991-06-20 2001-02-19 富士通株式会社 Ｈｅｍｔ型半導体装置
JPH0621106A (ja) 1992-07-02 1994-01-28 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハ
DE4311876A1 (de) * 1993-04-10 1994-10-13 Hilti Ag Kolben für Auspressgeräte
JP3177951B2 (ja) 1997-09-29 2001-06-18 日本電気株式会社 電界効果トランジスタおよびその製造方法
US6198116B1 (en) * 1998-04-14 2001-03-06 The United States Of America As Represented By The Secretary Of The Air Force Complementary heterostructure integrated single metal transistor fabrication method
JP2001111038A (ja) * 1999-10-12 2001-04-20 Murata Mfg Co Ltd 半導体装置
KR100438895B1 (ko) * 2001-12-28 2004-07-02 한국전자통신연구원 고전자 이동도 트랜지스터 전력 소자 및 그 제조 방법
JP4050128B2 (ja) * 2002-10-24 2008-02-20 松下電器産業株式会社 ヘテロ接合電界効果型トランジスタ及びその製造方法
WO2004040638A1 (ja) * 2002-10-29 2004-05-13 Matsushita Electric Industrial Co., Ltd. 窒化砒化ガリウムインジウム系ヘテロ電界効果トランジスタ及びその製造方法並びにそれを用いた送受信装置
JP2004165314A (ja) 2002-11-12 2004-06-10 Toshiba Corp 半導体装置およびその製造方法
JP4672959B2 (ja) * 2002-12-25 2011-04-20 住友化学株式会社 化合物半導体エピタキシャル基板
JP4635444B2 (ja) * 2004-01-27 2011-02-23 日立電線株式会社 電界効果トランジスタ用エピタキシャルウエハ
JP2006012915A (ja) * 2004-06-22 2006-01-12 Hitachi Cable Ltd Ｉｉｉ−ｖ族化合物半導体装置及びその製造方法

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