CN104600109A - 一种高耐压氮化物半导体外延结构及其生长方法 - Google Patents

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Abstract

本发明涉及半导体材料外延生长的技术领域,公开一种高耐压氮化物半导体外延结构及其生长方法。由下至上依次包括衬底、成核层、杂质过滤层,复合氮化物外延缓冲层,电子阻挡层,非掺杂氮化镓沟道层和异质结势垒层;复合氮化物外延缓冲层包括一层高阻富铝氮化物应力缓冲层和该层高阻富铝氮化物应力缓冲层上面的一层高阻顶层氮化镓缓冲层。本发明高耐压氮化物半导体外延结构能够在对上层异质结二维电子气沟道性能影响甚微的前提下,改善硅衬底上氮化物半导体外延层中的应力状态,降低外延片翘曲。极大的降低硅衬底上氮化物半导体外延层的漏电流特性,提高硅衬底上氮化物半导体外延层的单位厚度耐压能力,从而可以降低外延生长时间,降低生产成本。

Description

一种高耐压氮化物半导体外延结构及其生长方法
技术领域
 本发明涉及半导体材料外延生长的技术领域,更具体地,涉及一种高耐压氮化物半导体外延结构及其生长方法。
背景技术
以GaN为代表的第三代宽禁带半导体材料具有宽禁带、高击穿电场强度、高饱和电子漂移速度、高热导率、异质界面二维电子气浓度高等优良的材料性能特点,相比于Si材料,GaN更加适合制作大功率高容量、高开关速度以及高频的电子器件。与传统Si器件相比,GaN器件能承载更高的功率密度,具有更高的能量转换效率,可以使整个系统的体积和重量减少,从而降低系统成本。由于缺乏同质衬底,目前在廉价的大尺寸Si衬底上生长GaN外延层制备功率器件成为了推动GaN功率器件市场化的主流方向。
传统的采用异质结沟道的平面型硅基氮化鎵功率器件不能像在蓝宝石或碳化硅衬底上的GaN功率器件一样,单纯的靠增大栅漏间距或者引入场板技术来获得高的击穿电压。实验表明,Si基GaN功率器件存在一个饱和击穿电压。也就是说当增大栅漏间距时,击穿电压并非一直线性增大,而是在达到某一个栅漏间距后,击穿电压趋于饱和。这说明在器件水平方向发生击穿之前,垂直方向材料就发生了击穿。这主要是由于Si衬底材料本身的导电性和低的临界击穿电场导致了垂直方向的击穿。所以,提高Si衬底上氮化物功率器件的击穿电压是急需攻克的关键问题。
一方面,由于Si衬底材料本身相对较低的击穿场强(0.3MV/cm)以及AlN/Si界面处高密度的缺陷,从而使得Si衬底成为制约Si上GaN电力电子器件耐压漏电流降低/耐压提升的关键因素。 通过增加Si衬底上氮化物缓冲层的厚度,可以使得最上层的GaN沟道层远离Si衬底及Si/AlN界面,从而达到提高硅衬底氮化物功率器件的击穿电压的目的。同时,增加氮化物缓冲层厚度还可以进一步提高晶体质量,从而可以降低材料的漏电流,提高了击穿电压。但是由于Si衬底与氮化物之间存在较大晶格失配和热失配,使得在Si衬底上生长厚膜氮化物外延层充满挑战。因为如果应力控制不佳,厚膜氮化物缓冲层的生长会导致外延薄膜龟裂,外延片翘曲增大甚至外延片碎裂[N. Ikeda, Y. Niiyama, H. Kambayashi, Y. Sato, T. Nomura, S. Kato, and S. Yoshida, P Ieee 98, 1151-1161 (2010).]。于是,为了实现厚膜氮化物外延层的生长,采用应力工程技术可以很好的在Si衬底上生长出厚膜无龟裂的GaN外延层。Dadgar在2000年等人(Dadgar,et.al ,Metalorganic Chemical Vapor Phase Epitaxy of Crack-Free GaN on Si (111) Exceeding 1 μm in Thickness Armin Jpn. J. Appl. Phys. 39 (2000) L1183)提出了采用低温AlN插入层技术的方法获得了Si衬底上异质生长1微米以上的高质量无龟裂GaN外延层。同时,相关研究小组还提出了利用多层/单层渐变AlGaN缓冲层 [Kai Cheng et al., AlGaN-based heterostructures grown on 4 inch Si(111) by MOVPE, phys. stat. sol. (c) 5, No. 6, 1600-1602 (2008);张佰君,杨亿斌,一种渐变AlGaN层的制备方法及采用该方法得到的器件,CN103117209A,2013.05.22],采用AlN/GaN超晶格缓冲层[Susai Lawrence Selvaraj, Takaaki Suzue, and Takashi Egawa, Breakdown Enhancement of AlGaN/GaN HEMTs on 4-in Silicon by Improving the GaN Quality on Thick Buffer Layers, IEEE ELECTRON DEVICE LETTERS, VOL. 30, NO. 6, JUNE 2009]的方式获得厚膜氮化物外延层。上述三大类采用富Al氮化物缓冲层的思路是该应力释放后的富Al氮化物插入层与其上面赝配生长或部分应力释放的GaN外延层会给后续的GaN外延层提供一个压应力,从而很好的平衡应力获得无龟裂的氮化物外延层。厚膜氮化物外延层可以较好的降低外延材料中的漏电流/降低外延材料的击穿电压,但是厚膜氮化镓外延对生长条件的精确调控要求较高。同时,当外延层生长到足够厚的时候,Si衬底上材料龟裂、晶体质量以及表面粗糙度的调控就显得更加困难。另外一方面。厚膜氮化物缓冲层外延生长会导致外延生长时间变长,从而极大的提高外延生产成本。
另一方面,降低Si衬底上氮化物功率器件的漏电流/提高击穿电压的另一个常用方法是C自动掺杂技术(Auto Carbon doping technique)[S. Iwakami, M. Yanagihara, O. Machida, E. Chino, N. Kaneko, H. Goto, and K. Ohtsuka, Jpn. J. Appl. Phys. 43, L831 (2004)]。由于顶层GaN沟道层和Si衬底之间的氮化物缓冲层并不是完全的本征半绝缘材料,C自动掺杂技术是目前较为常用的给氮化物中引入深受主杂质的方法,该深受主杂质C可以补偿GaN材料生长时非故意引入的施主杂质,例如Si和氮空位等。这些非故意引入的施主杂质会增加GaN外延材料的漏电流从而导致器件的提前击穿。C自动掺杂技术可以通过控制GaN生长时的条件来获得,例如气压、温度、V/III比以及生长速率(A. E. Wickenden, D. D. Koleske, R. L. Henry, M. E. Twigg, and M.Fatemi,J. Cryst. Growth 260,54 (2004).; J. Lee, M. Lee, S. Hahm, Y. Lee, J. Lee, Y. Bae, and H. Cho, MRS Internet J. Nitride Semicond. Res. 8,5(2003).; D. C. Look, D. C. Reynolds, R. L. Jones, W. Kim, O. Aktas, A. Botch-karev, A. Salvador, and H. Morkoc, Mater. Sci. Eng., B 44 , 423 (1997).)。Sadahiro Kato等人通过对GaN沟道层下方的顶层GaN氮化镓层引入C自动掺杂技术从而获得了高耐压的HFET器件[S. Kato et al. / Journal of Crystal Growth 298 (2007) 831–834]。目前的报道中,都是通过对GaN沟道层下方的GaN缓冲层引入C杂质从而降低材料和器件的漏电流水平/提高材料和器件的耐压能力。Josephine Selvaraj 等人研究了不同生长条件对沟道层下方顶层GaN中引入C杂质后,对材料漏电流和击穿电压都有明显改善[J. Selvaraj/Japanese Journal of Applied Physics 48(2009) 121002],但是,对顶层GaN的C掺杂会极大的降低GaN晶体质量,增大表面粗糙度,从而降低异质结沟道迁移率和二维电子气载流子浓度,从而极大的劣化器件性能。
发明内容
本发明为克服上述现有技术所述的至少一种缺陷,提供一种高耐压氮化物半导体外延结构及其生长方法。
所述高耐压氮化物半导体外延结构为含有复合氮化物外延缓冲层的结构,由于该复合氮化物外延缓冲层的存在,对上层异质结二维电子气沟道性能影响甚微的前提下,改善硅衬底上氮化物半导体外延层中的应力状态,降低外延片翘曲。同时,极大的降低硅衬底上氮化物半导体外延层的漏电流特性,提高硅衬底上氮化物半导体外延层的单位厚度耐压能力,从而可以降低外延生长时间,降低生产成本。
为解决上述技术问题,本发明采用的技术方案是:
一种高耐压氮化物半导体外延结构,由下至上依次包括衬底、成核层、杂质过滤层,复合氮化物外延缓冲层,电子阻挡层,非掺杂氮化镓沟道层和异质结势垒层;所述复合氮化物外延缓冲层包括一层高阻富铝氮化物应力缓冲层和该层高阻富铝氮化物应力缓冲层上面的一层高阻顶层氮化镓缓冲层;
优选的,所述衬底为Si衬底、碳化硅衬底或蓝宝石衬底中的任一种。
优选的,所述成核层为AlN、AlGaN、AlInGaN、GaN的任一种或组合;成核层厚度为1nm~500nm。
优选的,所述杂质过滤层为AlGaN层,杂质过滤层中的铝组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。
优选的,所述高阻富铝氮化物应力缓冲层为AlN、AlGaN、GaN的任一种或组合;应力缓冲层厚度为100nm~10μm。所述高阻富铝氮化物应力缓冲层中的铝组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。所述高阻富铝氮化物应力缓冲层掺杂Mg、Be、C、Fe或Zn。
优选的,所述高阻顶层氮化镓缓冲层厚度为100nm~10μm。所述高阻顶层氮化镓缓冲层掺杂Mg、Be、C、Fe或Zn。
优选的,所述电子阻挡层为AlGaN、InGaN、InAlGaN的任一种或组合;厚度为1nm~500m。所述电子阻挡层中的铝/铟组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。
优选的,所述非掺杂氮化镓沟道层厚度为5~200nm。
优选的,所述异质结势垒层为AlGaN、AlInN、AlInGaN、AlN材料中的一种或任意几种组合,该异质结势垒层为非掺杂层或n型掺杂层,异质结势垒层的厚度10~30 nm。
本发明还提出一种上述高耐压氮化物半导体外延结构的生长方法,能够能够在对上层异质结二维电子气沟道性能影响甚微的前提下,改善硅衬底上氮化物半导体外延层中的应力状态,降低外延片翘曲。同时,极大的降低硅衬底上氮化物半导体外延层的漏电流特性,提高硅衬底上氮化物半导体外延层的单位厚度耐压能力,从而可以降低外延生长时间,降低生产成本。
为了实现上述目的,其技术方案为:
一种高耐压氮化物半导体外延结构的生长方法,包括以下步骤:
S1、在衬底上生长成核层;
S 2、在成核层上生长一层杂质过滤层;厚度为1~500nm;
S 3、在杂质过滤层上生长一层高阻富铝氮化物应力缓冲层;
S 4、在高阻富铝氮化物应力缓冲层上生长一层高阻顶层氮化镓缓冲层;
S 5、在高阻顶层氮化镓缓冲层上生长一层高阻氮化物外延层;
S 6、在高阻氮化物外延层上生长一层电子阻挡层;
S 7、在电子阻挡层上生长一层非掺杂氮化镓沟道层;
S 8、在非掺杂氮化镓沟道层上生长一层异质结势垒层。
优选的,所述成核层、杂质过滤层、高阻富铝氮化物应力缓冲层、高阻顶层氮化镓缓冲层、非掺杂氮化镓沟道层和异质结势垒层的生长方法包括是金属有机化学气相沉积法或分子束外延法。
优选的,杂质过滤层为AlGaN;厚度为1nm~500m。所述杂质过滤层中的铝组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。
优选的,所述高阻富铝氮化物应力缓冲层为AlN、AlGaN、GaN的任一种或组合;应力缓冲层厚度为100nm~10μm。所述高阻富铝氮化物应力缓冲层中的铝组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。所述高阻富铝氮化物应力缓冲层掺杂Mg、Be、C、Fe或Zn。
优选的,所述高阻顶层氮化镓缓冲层厚度为100nm~10μm。所述高阻顶层氮化镓缓冲层掺杂Mg、Be、C、Fe或Zn。
优选的,所述电子阻挡层为AlGaN、InGaN、InAlGaN的任一种或组合;厚度为1nm~500m。所述电子阻挡层中的铝/铟组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。
与现有技术相比,有益效果是:本发明能够对上层异质结二维电子气沟道性能影响甚微的前提下,改善硅衬底上氮化物半导体外延层中的应力状态,降低外延片翘曲。同时,极大的降低硅衬底上氮化物半导体外延层的漏电流特性,提高硅衬底上氮化物半导体外延层的单位厚度耐压能力,从而可以降低外延生长时间,降低生产成本。
附图说明
图1为本发明第一实施例中一种高耐压氮化物半导体外延结构的示意图。
图2为本发明第一实施例中一种高耐压氮化物半导体外延结构的应力状态与缓冲层不同位置引入碳掺杂样品的应力状态的对比。
图3为本发明第一实施例中总氮化物厚度为2.5微米的高耐压氮化物半导体外延结构的漏电流特性与未使用复合氮化物外延缓冲层的半导体外延结构的漏电流对比。
具体实施方式
附图仅用于示例性说明,不能理解为对本专利的限制;为了更好说明本实施例,附图某些部件会有省略、放大或缩小,并不代表实际产品的尺寸;对于本领域技术人员来说,附图中某些公知结构及其说明可能省略是可以理解的。附图中描述位置关系仅用于示例性说明,不能理解为对本专利的限制。
实施例1
如图1所示为本实施例的外延结构示意图,包括衬底1、成核层2、杂质过滤层3,复合氮化物外延缓冲层4,电子阻挡层5,非掺杂氮化镓沟道层6和异质结势垒层7。其中复合氮化物外延缓冲层4包括一层高阻富铝氮化物应力缓冲层41和该层高阻富铝氮化物应力缓冲层41上面的一层高阻顶层氮化镓缓冲层42。
本方案中采用的生长方法为分子束外延法或金属有机化学气相沉积法两种方法之一生长而成。
上述用于一种高耐压氮化物半导体外延结构的制作方法如图1所示,包括以下步骤:
(1)利用分子束外延法或金属有机化学气相沉积法在衬底1上生长一层成核层2;
(2)在成核层2上,通过与步骤(1)中相同的方法生长一层杂质过滤层3;
(3)在杂质过滤层3上,通过与步骤(1)中相同的方法生长一层高阻富铝氮化物应力缓冲层41;
(4)通过与步骤(1)中相同的方法,继续在高阻富铝氮化物应力缓冲层41上生长一层高阻顶层氮化镓缓冲层42;
(5)通过与步骤(1)中相同的方法,继续在高阻顶层氮化镓缓冲层42上生长一层电子阻挡层5;
(6)通过与步骤(1)中相同的方法,继续在电子阻挡层5上生长一层非掺杂氮化镓沟道层6;
(7)通过与步骤(1)中相同的方法,继续在非掺杂氮化镓沟道层6上生长一层异质结势垒层7
优选的,所述衬底1为Si衬底、碳化硅衬底中的任一种。
优选的,所述成核层2为AlN、AlGaN、AlInGaN、GaN的任一种或组合;成核层2厚度为1nm~500nm。
优选的,所述杂质过滤层3中的铝组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。该杂质过滤层3可以有效抑制外延层龟裂,改善晶体质量,降低表面粗糙度,改善翘曲,同时抑制高温生长时,由硅衬底扩散到上方所生长的氮化物外延层中的硅杂质,从而改善漏电流特性。
所述高阻富铝氮化物应力缓冲层41为AlN、AlGaN、GaN的任一种或组合;高阻富铝氮化物应力缓冲层41为100nm~10μm。所述高阻富铝氮化物应力缓冲层41中的铝组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。所述高阻富铝氮化物应力缓冲层41掺杂Mg、Be、C、Fe或Zn。
优选的,所述高阻顶层氮化镓缓冲层42厚度为100nm~10μm。所述高阻顶层氮化镓缓冲层42掺杂Mg、Be、C、Fe或Zn。
优选的,所述电子阻挡层5为AlGaN、InGaN、InAlGaN的任一种或组合;厚度为1nm~500m。所述电子阻挡层5中的铝/铟组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。该电子阻挡层可以防止碳掺杂导致的电流崩塌效应。
优选的,所述非掺杂氮化镓沟道层6厚度为5~200nm。
优选的,所述异质结势垒层7为AlGaN、AlInN、AlInGaN、AlN材料中的一种或任意几种组合,该异质结势垒层7为非掺杂层或n型掺杂层,异质结势垒层的厚度10~30 nm。
如图1所示;至此,即完成了该外延结构的制备过程。图1即为实施例1的一种外延结构示意图。
(7)图2中[a]为利用实施例1所示的生长方法生长的高耐压氮化物半导体外延结构中的应力状态;[b]为富铝氮化物应力缓冲层和顶层氮化镓缓冲层没有进行碳自动掺杂样品的应力状态。[c]为对顶层氮化镓缓冲层进行碳自动掺杂,而富铝氮化物应力缓冲层中未进行碳自动掺杂样品的应力状态。[d] 为对富铝氮化物应力缓冲层进行碳自动掺杂,而顶层氮化镓缓冲层中未进行碳自动掺杂样品的应力状态。可以看到[b]中的应力状态近乎处于理想平衡状态。而[c]和[d]中对富铝氮化物应力缓冲层或者顶层氮化镓缓冲层单独进行碳自动掺杂,都会使得样品中的应力状态偏离平衡状态。[a]中利用实施例1所示的生长方法生长的高耐压氮化物半导体外延结构中的应力状态也近乎趋向于平衡。可以看到,通过引入复合氮化物外延缓冲层的样品相比于对缓冲层的不同部分单独碳掺杂的样品,外延层中的应力状态更加趋于平衡。这样可以降低翘曲度。
(8)图3中[a]为利用实施例1所示的生长方法生长的总厚度为2.5微米的高耐压氮化物半导体外延结构中的漏电流特性;图3中[b] 为利用实施例1所示的生长方法生长的相同厚度的氮化物半导体外延结构中的漏电流特性;其中顶层氮化镓缓冲层和富铝氮化物应力缓冲层没有引入碳自动掺杂技术。可以看到,使用实施例中的外延结构,相比没有使用实施例中的外延结构,漏电流最大降低了6个量级,击穿电压(定义为漏电流超过1mA/mm时的电压值)提高了3.5倍。单位氮化物外延层厚度的耐压能力从103V/μm提高到365V/μm。从上述结果可以看到,本发明所公开的一种高耐压氮化物半导体外延结构及其生长方法,可以极大的降低硅衬底上氮化物半导体外延层的漏电流特性,提高硅衬底上氮化物半导体外延层的单位厚度耐压能力,从而可以降低外延生长时间,降低生产成本。
显然,本发明的上述实施例仅仅是为清楚地说明本发明所作的举例,而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本发明权利要求的保护范围之内。

Claims (10)

1.一种高耐压氮化物半导体外延结构,其特征在于,包括由下至上依次包括衬底、成核层、杂质过滤层,复合氮化物外延缓冲层,电子阻挡层,非掺杂氮化镓沟道层和异质结势垒层。
2.根据权利要求1所述的一种高耐压氮化物半导体外延结构,其特征在于:所述的衬底为Si衬底、碳化硅、蓝宝石衬底中的任一种。
3.根据权利要求1所述的一种高耐压氮化物半导体外延结构,其特征在于:所述的成核层为AlN、AlGaN、AlInGaN、GaN的任一种或组合;成核层厚度为1nm~500m。
4.根据权利要求1所述的一种高耐压氮化物半导体外延结构,其特征在于:所述的杂质过滤层为AlGaN;厚度为1nm~500m;所述杂质过滤层中的铝组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。
5.根据权利要求1所述的一种高耐压氮化物半导体外延结构,其特征在于:所述的复合氮化物外延缓冲层包括一层高阻富铝氮化物应力缓冲层和该层高阻富铝氮化物应力缓冲层上面的一层高阻顶层氮化镓缓冲层。
6.根据权利要求5所述的一种高耐压氮化物半导体外延结构,其特征在于:所述高阻富铝氮化物应力缓冲层为AlN、AlGaN、GaN的任一种或组合;应力缓冲层厚度为100nm~10μm;所述高阻富铝氮化物应力缓冲层中的铝组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构;所述高阻富铝氮化物应力缓冲层掺杂Mg、Be、C、Fe或Zn。
7.根据权利要求6所述的一种高耐压氮化物半导体外延结构,其特征在于:所述的高阻顶层氮化镓缓冲层厚度为100nm~10μm;所述高阻顶层氮化镓缓冲层掺杂Mg、Be、C、Fe或Zn;
所述电子阻挡层为AlGaN、InGaN、InAlGaN的任一种或组合;厚度为1nm~500m;所述电子阻挡层中的铝/铟组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构;
所述非掺杂氮化镓沟道层厚度为5~200nm;
所述异质结势垒层为AlGaN、AlInN、AlInGaN、AlN材料中的一种或任意几种组合,该异质结势垒层为非掺杂层或n型掺杂层,异质结势垒层的厚度10~30 nm。
8.根据权利要求1至7任一所述的一种高耐压氮化物半导体外延结构的生长方法,其特征在于,包括以下步骤:
S1、在衬底上生长成核层;
S 2、在成核层上生长一层杂质过滤层;厚度为1~500nm;
S 3、在杂质过滤层上生长一层高阻富铝氮化物应力缓冲层;
S 4、在高阻富铝氮化物应力缓冲层上生长一层高阻顶层氮化镓缓冲层;
S 5、在高阻顶层氮化镓缓冲层上生长一层高阻氮化物外延层;
S 6、在高阻氮化物外延层上生长一层电子阻挡层;
S 7、在电子阻挡层上生长一层非掺杂氮化镓沟道层;
S 8、在非掺杂氮化镓沟道层上生长一层异质结势垒层。
9.根据权利要求8所述的高耐压氮化物半导体外延结构的生长方法,其特征在于:所述成核层、杂质过滤层、高阻富铝氮化物应力缓冲层、高阻顶层氮化镓缓冲层、非掺杂氮化镓沟道层和异质结势垒层的生长方法包括是金属有机化学气相沉积法或分子束外延法;
所述杂质过滤层为AlGaN;厚度为1nm~500m;所述杂质过滤层中的铝组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。
10.根据权利要求9所述的高耐压氮化物半导体外延结构的生长方法,其特征在于:所述高阻富铝氮化物应力缓冲层为AlN、AlGaN、GaN的任一种或组合;应力缓冲层厚度为100nm~10μm;所述高阻富铝氮化物应力缓冲层中的铝组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构;所述高阻富铝氮化物应力缓冲层掺杂Mg、Be、C、Fe或Zn;
所述高阻顶层氮化镓缓冲层厚度为100nm~10μm;所述高阻顶层氮化镓缓冲层掺杂Mg、Be、C、Fe或Zn;
所述电子阻挡层为AlGaN、InGaN、InAlGaN的任一种或组合;厚度为1nm~500m;所述电子阻挡层中的铝/铟组分均匀分布,或随着厚度的变化而变化,或是形成多层结构或者超晶格结构。
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