CN110544716A - Iii-n半导体结构及形成iii-n半导体结构的方法 - Google Patents

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Abstract

根据本发明构思的一个方面，提供一种III‑N半导体结构，其包括：绝缘体上半导体基材(100)；缓冲结构(200)，其包括超晶格(230)，所述超晶格(230)包括至少一个第一超晶格块(231)和形成在所述第一超晶格块(231)上的第二超晶格块(232)，所述第一超晶格块(231)包括第一超晶格单元(231‑1,231‑2)的重复序列，每个第一超晶格单元(231‑1,231‑2)包括AlGaN层的堆叠，其中所述堆叠的相邻层具有不同的铝含量，所述第二超晶格块(232)包括第二超晶格单元(232‑1,232‑2)的重复序列，每个第二超晶格单元(232‑1,232‑2)包括AlGaN层的堆叠，其中所述堆叠的相邻层具有不同的铝含量，其中，所述第二超晶格块(232)的平均铝含量大于所述第一超晶格块(231)的平均铝含量；以及III‑N半导体沟道层(300)，其设置在所述缓冲结构(200)上。

Description

III-N半导体结构及形成III-N半导体结构的方法
技术领域
本发明构思涉及III-N半导体结构。本发明构思还涉及形成III-N半导体结构的方法。
背景技术
III-N半导体，例如氮化镓(GaN)，是制造高级半导体器件的有希望的备选材料。III-N半导体器件特别适用于高功率和高频应用。III-N基器件通常通过异质外延生长在异质基材上，例如Si、蓝宝石和SiC。示例外延工艺包括金属有机气相外延(MOVPE)和分子束外延(MBE)。
为了控制由基材和有源III-N器件层之间的晶格和热失配引起的应力，并由此能够生长具有令人满意的材料质量和电性能的有源层，可使用包括多次重复的AlN/AlxGa1-xN双层的超晶格的中间缓冲结构。就有源层和基材之间的泄漏阻断能力而言，通常有利的是形成较厚的缓冲层。但是，生长厚缓冲层需要小心注意原位曲率，以避免基材的塑性变形，并且还补偿在外延后冷却期间由热失配引入的凹陷晶片弯曲。
目前，基于III-N的器件通常形成在Si、蓝宝石或SiC的基材上。然而，希望在绝缘体上半导体(SOI)型基材上形成III-N器件。SOI基材在自底向上方向上，包括底部搬运晶片(例如Si、Mo或AlN)、掩埋氧化物(BOX)和顶部半导体层(例如Si、Ge、SiGe或SiC)。
与传统的体基材相比，SOI基材的一个特殊行为是它们对应力的变形响应，该应力是由晶格失配和热失配引起的。虽然仍然是一些争论的主题，但这种现象可以通过“应变分配效应”来解释，由“应变分配效应”可知，当SOI基材的半导体层的厚度等于或小于外延生长的III-N层或层堆叠的厚度时，引入的应力的相对较大甚至主要部分通过SOI基材的半导体层中的应变来调节。
发明内容
用于在体基材上生长的通常的基于III-N超晶格的缓冲结构通常被设计成在生长期间连续引入压缩应力，从而补偿在外延后冷却期间由热失配引入的拉伸应力。但是，如发明人所了解到的，如果这种缓冲结构生长在具有薄半导体层(与III-N层的厚度相比)的SOI基材上，则由于应变分配效应而在生长期间的晶片变形更强，这会导致难以控制最终的晶片翘曲/弯曲，即使是对于具有较小厚度的III-N堆叠。此外，提供足够的泄漏阻断能力可能更具挑战性，因为较厚的缓冲结构可能由于应变分配效应而导致SOI基材的塑性变形(弯曲)和破裂。
因此，本发明构思的一个目的是至少部分地减轻这些挑战，从而能够在SOI基材上形成较厚的基于III-N的器件。通过以下所述可以理解其它和替代性的目的。
根据本发明构思的一个方面，提供一种III-N半导体结构，其包括：
绝缘体上半导体基材；
缓冲结构，所述缓冲结构包括超晶格，上述超晶格包括至少一个第一超晶格块和形成在上述第一超晶格块上的第二超晶格块，
上述第一超晶格块包括第一超晶格单元的重复序列，每个第一超晶格单元包括AlGaN层的堆叠，其中上述堆叠的相邻层具有不同的铝含量，
上述第二超晶格块包括第二超晶格单元的重复序列，每个第二超晶格单元包括AlGaN层的堆叠，其中上述堆叠的相邻层具有不同的铝含量，
其中，上述第二超晶格块的平均铝含量大于上述第一超晶格块的平均铝含量；以及
III-N半导体沟道层，该III-N半导体沟道层设置在上述缓冲结构上。
因此，上述超晶格包括由上述第一超晶格块和上述第二超晶格块形成的一对超晶格块。上述第二超晶格块的平均铝含量大于上述第一超晶格块的平均铝含量。这允许在制造期间将一对超晶格块提供给III-N半导体结构，而不用向上述结构引入(进一步的)压缩应力，或者甚至向上述结构提供拉伸应力。因此，该一对超晶格块可以在外延作用期间至少抵消压缩应力的进一步累积，或者甚至减少结构中已存在的压缩应变。因此，上述第一超晶格块和第二超晶格块可以被称为超晶格块的“非压缩应力引入对”。
这对超晶格块提供了一种控制结构中引入的应力的手段，特别是提供一种控制在绝缘体上半导体基材中引入的应力的手段。这又允许在生长期间绝缘体上半导体基材的变形保持在一定范围内以避免塑性变形。因此，可以生长相对厚的缓冲结构，从而提供增加的泄漏阻断能力。
如本文中所用的符号“AlGaN”或“(Al)GaN”应理解为指AlxGa1-xN，其中0≤x≤1。因此，AlGaN层可以是各种比例的AlN和GaN的半导体合金。但是，AlGaN层也可以是AlN(不含Ga)或GaN(不含Al)的化合物半导体。如果上述AlGaN/(Al)GaN符号用于不同的层，则应该理解，不同的层可以呈现不同的组成，即不同的x值。
“超晶格”是复合层结构，其包括(优选由其组成)多个超晶格块，至少两个超晶格块，然而也可以是更多个超晶格块，例如也可以是三个、四个或更多个。
“超晶格块”是复合层结构，其包括(优选由其组成)重复多次的超晶格单元，至少两次，然而例如也可以是三次、四次或更多次。优选地，每个相应超晶格块的超晶格单元彼此相同。即、第一超晶格块的超晶格单元彼此相同，并且第二超晶格块的超晶格单元彼此相同。
“超晶格单元”是复合层结构，包括(优选由其组成)AlGaN层的堆叠或层压体，其中每个堆叠的层具有铝含量，即铝的比例，其不同于上述堆叠的相邻层的铝含量。如果它们具有共同的界面，则可以说两个层是相邻的。
超晶格块的“平均铝含量”在本文中是指超晶格块中铝的比例。数学上，j层AlGaN的两个或更多个超晶格单元的超晶格块的平均铝含量AL％可以如下表示，其中每个层j具有厚度Dj和AlxjGa1-xjN的组成，
其中，上述总和基于参数j计算。
上述绝缘体上半导体基材可包含底部晶片、顶部半导体层和介于上述底部晶片和上述顶部半导体层之间的绝缘体层。上述顶部半导体层可形成有源器件层。这可以使半导体结构用于逻辑和/或射频(RF)电路。上述缓冲结构可形成在上述顶部半导体层之上，或更具体而言，在上述顶部半导体层的上表面上。
通过向上述结构提供“压缩应力”的层或块意味着由于上述结构的下层，上述层或块经受/处于压缩应力下。相反，通过层或块提供“拉伸应力”意味着由于上述结构的下层，该层或块经受/处于拉伸应力下。
在本公开中，结构(诸如SOI基材、超晶格块或层)的术语“曲率”将被用于表示上述结构的半径的倒数。“原位”曲率是指上述III-N半导体结构的外延生长期间的曲率。“非原位”翘曲是指在完成外延生长和冷却上述III-N半导体结构之后的晶片翘曲。
正或凸的曲率意味着起点位于SOI基材的下方(如在SOI基材上的堆叠方向上观察，即垂直于上述SOI基材)。相反地，负或凹的曲率意味着起点位于SOI基材的下方。
当描述曲率的特征(例如，凸/正或凹/负)时，该曲率可在沿着沿表面的方向延伸的任何路径的所有位置都表现出该特性。
上述缓冲结构的超晶格可包括多个超晶格块，其中上述第一和第二超晶格块可形成为上述超晶格的相邻的一对超晶格块。因此，上述超晶格可包括三个或更多个超晶格块，其中的第一和第二超晶格块形成彼此邻接形成的一对或多个超晶格块。为了控制原位曲率和外延后晶片翘曲，更多数量的超晶格块在调节缓冲结构特性方面提供了增加的自由度。上述超晶格的每个超晶格块可包括超晶格单元的重复序列，每个超晶格单元包括AlGaN层的堆叠，其中上述堆叠的相邻层具有不同的铝含量。
特别地，上述超晶格可包括形成在上述第二超晶格块上方的上超晶格块，且该上超晶格块具有小于上述第二超晶格块的平均铝含量的平均铝含量。上述上超晶格块可直接形成在上述第二超晶格块的顶部上。
可替代地或额外地，上述超晶格可包括形成在上述第一超晶格块下方的下超晶格块，且该下超晶格块具有大于上述第一超晶格块的平均铝含量的平均铝含量。上述第一超晶格块可直接形成在上述下超晶格块(如果存在的话)的顶部上。
在第一种情况下，上述超晶格可以包括至少一个上超晶格块，其具有比上述第二超晶格块更小的平均铝含量。在第二种情况下，上述超晶格可以包括至少一个下超晶格块，其具有比上述第一超晶格块更大的平均铝含量。
在任一种情况下，通过逐渐降低至少两个相邻超晶格块之间的平均铝含量，可以在第一和第二超晶格块的非压缩应力引入对之上或之下引入压缩应力。压缩应变允许补偿由于上述III-N半导体和上述SOI基材的半导体层之间的热失配导致的外延后引入的拉伸应变。
根据一个实施方式，上述超晶格包括形成在上述第二超晶格块之上的第三超晶格块和形成在上述第三超晶格块之上的第四超晶格块。
其中，上述第四超晶格块的平均铝含量大于上述第三超晶格块的平均铝含量，并且上述第三超晶格块的平均铝含量小于上述第二超晶格块的平均铝含量。因此，上述超晶格可以包括交替地向结构引入压缩和拉伸应力的超晶格块。这为控制原位曲率和外延后晶片翘曲提供了更大的自由度。
上述第四超晶格块的平均铝含量也可以小于上述第二超晶格块的平均铝含量。
上述绝缘体上半导体基材可包括底部晶片，顶部半导体层和在上述底部晶片和上述顶部半导体层之间的绝缘体层，其中，上述缓冲结构和上述III-N半导体沟道层的组合厚度可以比顶部半导体层的厚度更大。由于上述缓冲结构的上述超晶格的创造性设计，可以获得具有这种配置并且没有过多的原位弯曲和外延后晶片翘曲的半导体结构。
上述第一和第二超晶格块中的一个或多个的相邻层对可以是假晶层。在这里，假晶层对是指一对下层和上层，其中上层的(面内)晶格常数与下层的(面内)晶格常数匹配。
还可以形成超晶格，使得在上述第一和第二超晶格块中的一个或多个中，在其至少一对相邻层之间存在至少部分的应变驰豫。
应变驰豫可以是部分到完全应变驰豫的范围内的任何程度。因此，应变驰豫意味着面内应变的驰豫。在两个相互邻接的层之间具有至少部分应变驰豫使得缓冲结构能够形成更大的厚度。在缓冲结构的生长期间，压缩应变可能累积并且SOI基材的原位曲率可能增加。如果原位曲率增加超过临界量(精确值是针对基材特定的)，则可能发生SOI基材的塑性变形。通过在至少一个超晶格块中具有至少部分应变驰豫，可以减小原位曲率的增加率，使得可以形成更厚的缓冲层结构而不会达到塑性变形的极限。
沟道层可以包括一个或多个BxInyAlzGawN层(0≤x≤1,0≤y≤1；0≤z≤1,0≤w≤1,且x+y+z+w＝1)。上述沟道层可直接形成在上述超晶格的顶部上。但是，如果缓冲结构包括诸如一个或多个上过渡层的其他层，则上述沟道层可以直接形成在上述上过渡层的顶部上。
上述缓冲结构可以包括形成在上述绝缘体上半导体基材上的AlN成核层。
上述成核层可以形成缓冲结构的底层。AlN成核层可以防止SOI的半导体层和Ga之间的共晶反应，这可能导致所谓的“熔化回蚀”效应。上述AlN成核层还可以促进缓冲结构的其他材料层的外延生长。
上述缓冲结构还可以包括(Al)GaN的下过渡层，其中超晶格形成在下过渡层上。上述下过渡层可以在原位晶片曲率和晶片翘曲控制中提供额外的灵活性，并且还为顶部的超晶格的更高材料质量生长提供基础。上述下过渡层可以是具有均匀组成的单层或者是包括两个或更多个具有不同组成的(Al)GaN的子层的复合层。
上述缓冲结构还可以包括在超晶格上形成的(Al)GaN的上过渡层。上述上过渡层可以在原位晶片曲率和晶片翘曲控制中提供额外的灵活性，并且还为顶部的沟道层的更高材料质量生长提供基础。上述上过渡层可以是具有均匀组成的单层或者是包括两个或更多个具有不同组成的(Al)GaN子层的复合层。
根据本发明的第二方面，提供一种形成III-N半导体结构的方法，该方法包括：
在绝缘体上半导体基材上形成缓冲结构，其中形成上述缓冲结构包括：
形成包括至少第一超晶格块和在上述第一超晶格块之上的第二晶格块的超晶格，
其中上述第一超晶格块通过外延生长第一超晶格单元的重复序列而形成，每个第一超晶格单元包括AlGaN层的堆叠，其中上述堆叠的相邻层具有不同的铝含量，
其中上述第二超晶格块通过外延生长第二超晶格单元的重复序列而形成，每个第二超晶格单元包括AlGaN层的堆叠，其中上述堆叠的相邻层具有不同的铝含量，
其中，上述第二超晶格块的平均铝含量大于上述第一超晶格块的平均铝含量；以及
在上述缓冲结构上外延生长III-N半导体沟道层。
本发明的方法通常具有与第一方面相同或相应的优点。因此，参考上述关于第一方面的优点的讨论。
此外，形成上述超晶格可包括形成多个超晶格块，其中上述第一和第二超晶格块形成为上述超晶格的相邻的一对超晶格块。上述超晶格的每个超晶格块可包括超晶格单元的重复序列，每个超晶格单元包括AlGaN层的堆叠，上述堆叠的每个层具有不同的铝浓度。
形成上述超晶格可包括在上述第二超晶格块之上形成上超晶格块，且该上超晶格块具有小于上述第二超晶格块的平均铝含量的平均铝含量。
形成上述超晶格可包括在上述第一超晶格块下方形成下超晶格块，且该下超晶格块具有大于上述第一超晶格块的平均铝含量的平均铝含量。
形成上述超晶格可包括在上述第二超晶格块上形成第三超晶格块和在上述第三超晶格块上形成第四超晶格块，上述第四超晶格块的平均铝含量大于上述第三超晶格块的平均铝含量，并且上述第三超晶格块的平均铝含量小于上述第二超晶格块的平均铝含量。
上述绝缘体上半导体基材可包括底部晶片，顶部半导体层和在上述底部晶片和上述顶部半导体层之间的绝缘体层，其中，上述缓冲结构和上述III-N半导体沟道层形成具有比顶部半导体层的厚度更大的组合厚度。
根据上述方法，可以形成第二超晶格块，使得上述第二超晶格块的原位曲率的经时变化率小于或等于0。上述原位曲率的经时变化率(即，随时间的变化)对应于作为生长时间的函数(或等效地作为第二超晶格块的厚度的函数)的原位曲率的斜率。
可以生长上述超晶格，使得在上述超晶格的至少一对相邻层之间发生至少部分应变驰豫。
上述第二方面的前述实施方式通常呈现与第一方面的对应实施方式相同或相应的优点。第一方面的其他实施方式或变形也相应地可适用于第二方面。因此，参考上述讨论。
附图说明
参考附图，通过以下说明和非限制性详述可以更好地理解本发明的上述以及其它目的、特征和优点。除非另有说明，在附图中，相同的附图标记用于表示相同的元件。
图1示意地显示III-N半导体结构。
图2显示超晶格单元的组成。
图3是形成III-N半导体结构的方法的流程图。
图4-7示出了各种示例的III-N半导体结构。
具体实施方式
以下，参考图1～3来描述A III-N半导体结构和形成III-N半导体结构的方法。
图1以示意性横截面示出了包括层的堆叠的半导体结构。上述层的层叠方向由“Z”表示，并且在下文中也记为垂直方向、自下向上的方向或SOI基材的垂直方向应注意，为清楚起见，所示的元件的相对尺寸，特别是各层的相对厚度，仅仅是示意性的，可能与物理结构不同。
上述半导体结构在自下向上的方向上包括绝缘体上半导体基材100(下文中简记为SOI基材100)、缓冲结构200和III-N半导体沟道层300。
SOI基材100包括底部晶片110、顶部半导体层130和位于底部晶片110和顶部半导体层130中间的绝缘层120。SOI基材100可以是任何常规类型，例如单晶Si、Ge、SiGe或SiC顶层130形成在氧化物绝缘体层120上，并由例如Si、Mo或AlN的底部搬运晶片110支撑。顶部半导体层130可以呈现{111}面作为上主表面。SOI基材100可以以常规方式制造，例如，层转移工艺，其中顶部半导体层通过结合氧化物层120结合到底部晶片110，随后切割或研磨以形成最终变薄的顶部半导体层130。
缓冲结构200形成在SOI基材100上。缓冲结构200在自下向上的方向上包括AlN成核层210、下过渡层220、超晶格230和上过渡层240。下过渡层220和上过渡层240都是可选层，且可以省略。
AlN成核层210(下文记为“成核层210”)形成在SOI基材100的上表面上并与之接触(图3的流程图400的步骤402)。成核层210可以通过气相沉积外延生长，例如使用TMAl等常规Al前体的MOCVD。但是，也可以采用适合于AlN成核层的外延生长的一些其他常规类型的气相沉积工艺。成核层210的厚度可以形成为250nm或更小，优选至少50nm。成核层210通常可以形成为具有足以达到后续层生长的足够结晶质量的厚度。如果存在Si基顶部半导体层130，则还可以有利地形成具有足以抵消Ga的扩散以与顶部半导体层130反应的厚度的成核层210。成核层210可以形成为呈现C面作为上主表面。
下过渡层220形成在成核层210的上主表面上并与之接触(图3的步骤404)。下过渡层220可以形成为具有均匀组成的单层。例如，下过渡层220可以是Al含量在20％至90％范围内的(Al)GaN层。或者，下过渡层220可以形成为包括两个或更多个具有不同组成的(Al)GaN子层的复合层。下过渡层220可以形成为呈现C面作为上主表面。
下过渡层220可以通过气相沉积外延生长，例如使用TMGa、TEGa和TMAl等常规的III族元素前体的MOCVD，或适合于(Al)GaN的外延生长的一些其他常规类型的气相沉积工艺，例如，分子束外延(MBE)、物理气相沉积(PVD)或氢化物气相外延(HVPE)。下过渡层220可以形成为具有200nm或更小的(总)厚度。
超晶格230通过层叠在彼此顶部的多个超晶格块形成(图3的步骤406)。在图1中，超晶格块包括第一超晶格块231和形成在上述第一超晶格块231顶部上的第二超晶格块232。如图所示，超晶格230可以包括其他超晶格块，例如至少一个下超晶格块230L和/或至少一个上超晶格块230U。因此，超晶格230的形成可以包括形成至少第一超晶格块231(步骤406-1)和第二超晶格块232(步骤406-2)，但是可以可选地包括形成更多的下超晶格块和/或上超晶格块(由图3的步骤406-L和406-U表示)。
超晶格的每个超晶格块可以通过重复相同且连续形成的超晶格单元来形成。如图1中针对第一超晶格块231所示，超晶格块231由m个超晶格单元231-1、231-2、……231-m的堆叠组成，其中m为2或更大。第二超晶格块232形成在第一超晶格块231的上主表面上。超晶格块232由n个超晶格单元232-1、232-2、……232-n的堆叠组成，其中n是2或更大。超晶格单元的数量在超晶格块中可以相同或不同。例如，第二超晶格块232的超晶格单元的数量n可以等于m或不等于m。
如图2所示，第一超晶格231的每个超晶格单元由AlGaN的j层(其中j为2或更大)的堆叠或层压体形成，其中上述堆叠的每个层具有与该堆叠的相邻层的铝含量不同的铝含量(即，x[i-1]≠xi≠x[i+1]，其中，2≤i≤j-1)。任选地，堆叠的每个层可以具有与该堆叠的其他各层的铝含量不同的铝含量(即，x1≠x2≠...xj)。每个超晶格单元231-1、231-2、……、231-m的第i层的厚度D1i可以如图2中所标示相同。因此，超晶格单元231-1、231-2、……、231-m可以具有同一或相同的组成。
第二超晶格232的每个超晶格单元由AlGaN的k层(其中k为2或更大)的堆叠或层压体形成，其中上述堆叠的每个层具有与该堆叠的相邻层的铝含量不同的铝含量(即，y[i-1]≠yi≠y[i+1]，其中，2≤i≤k-1)。任选地，堆叠的每个层可以具有与该堆叠的其他各层的铝含量不同的铝含量(即，y1≠y2≠...≠yk)。每个超晶格单元232-1、232-2、……、232-m的第i层的厚度D2i可以如图2中所示相同。因此，超晶格单元232-1、232-2、……、232-n可以具有同一或相同的组成。
超晶格块231、232的超晶格单元的每一层可以使用关于下过渡层220讨论的任何技术来进行外延生长。超晶格块231、232的超晶格单元的每一层可以形成具有小于100nm的厚度。
超晶格块231、232的层可以形成为假晶层(即，通过将各层形成为厚度小于临界层厚度)。但是，超晶格230也可以形成为包括一个或多个部分或完全应变驰豫的层(即，通过将该层形成为厚度大于临界层厚度的层)。
在上述范围内，第一和第二超晶格块231、232的组成使得第二超晶格块232的平均铝含量大于第一超晶格块231的平均铝含量。第二超晶格块232的平均铝含量可以比第一超晶格块231的平均铝含量大至少1％。换言之，第二超晶格块232的AL％可以比第一超晶格块231的AL％大1个百分点。
超晶格230的一个或多个另外的超晶格块230L、230U通常呈现与第一和第二超晶格块231、232相应的组成。下晶格块230L(如果存在的话)可以呈现比第一超晶格块231的平均铝含量大的平均铝含量。同时，上超晶格块230U(如果存在的话)可以呈现比第二超晶格块232的平均铝含量小的平均铝含量。
根据另一种变形，超晶格230可以包括形成在第二超晶格块232之上的第三超晶格块和形成在第三超晶格块之上的第四超晶格块。第三和第四超晶格块可以在由第一和第二超晶格块231、232形成的第一“非压缩应力引入对”的顶部上形成第二“非压缩应力引入对”。因此，第四超晶格块的平均铝含量可以大于第三超晶格块的平均铝含量。第三超晶格块的平均铝含量可以小于第二超晶格块的平均铝含量。超晶格230可以包括甚至更多的“非压缩应力引入对”，例如第三对。第三对可以包括形成在第四超晶格块上的第五超晶格块和形成在第五超晶格块上的第六超晶格块，其中第六超晶格块的平均铝含量大于第五超晶格块的平均铝含量，并且其中第五超晶格块的平均铝含量小于第四超晶格块的平均铝含量。预期该方案甚至可以进一步扩展到包括四个、五个或更多个这种“非压缩应力引入对”。
上过渡层240形成在超晶格230的上主表面上并与之接触(图3的步骤408)。上过渡层240可以形成为具有均匀组成的单层。例如，上过渡层240可以是Al含量在0％至20％范围内的(Al)GaN层。或者，上过渡层240可以形成为包括两个或更多个具有不同组成的(Al)GaN子层的复合层。上过渡层240还可以包括一个或多个(InAlGa)N层。上过渡层240可以形成为具有1500nm或更小的(总)厚度。上过渡层240可以形成为呈现C面作为上主表面。上过渡层240可通过使用关于下过渡层220讨论的任何技术来进行外延生长。
III-N半导体沟道层300(以下记为“沟道层300”)可以如图所示形成(图3的步骤410)在缓冲结构200的上主表面上并与之接触(由上过渡层240的上主表面或超晶格230的上主表面形成)。
沟道层300可以由BxInyAlzGawN(0≤x≤1,0≤y≤1；0≤z≤1,0≤w≤1,且x+y+z+w＝1)形成。沟道层300可以通过使用三甲基铟(TMIn)和三乙基硼(TEB)、TMGa、TEGa和TMAl等常规的III族元素前体的MOCVD，或者通过其他常规气相沉积技术进行外延生长。沟道层可以生长到0.1至1μm范围内的总厚度。
在形成沟道层300之后，可以在半导体结构上形成另外的层和结构，以便形成完整的器件。例如，可以在沟道层300上形成BaInbAlcGadN层(0≤a≤1,0≤b≤1,0≤c≤1,0≤d≤1，且a+b+c+d＝1)作为电子供给层。在沟道层300和电子供给层之间可以形成AlN间隔层。可以在电子供给层的顶部上形成诸如GaN层或Si3N4层的盖层。可以使用与用于沟道层300相同的沉积技术来形成间隔层、电子供给层和盖层。可以以常规方式在电子供给层上(或者如果存在盖层，则在盖层上)形成源极、漏极和栅极。
除了关于缓冲结构200的层的材料和组成的上述讨论之外，还可以将层形成为由杂质原子掺杂的层。例如，下过渡层220中的一个或多个，超晶格230的层和/或上过渡层220可以被掺杂至1×1018(原子/cm3)或更大的浓度。这可以改善缓冲结构200的击穿电压。掺杂剂/杂质原子可以是选自下组的一种或多种：C原子、Fe原子、Mn原子、Mg原子、V原子、Cr原子、Be原子和B原子。可以通过在待掺杂的层的外延生长期间向生长室中添加预期掺杂剂物质源来引入掺杂剂。例如，碳掺杂可以通过向生长室中添加碳源来实现，例如甲烷(CH4)、乙烯(C2H4)、乙炔(C2H2)、丙烷(C3H8)或异丁烷(i-C4H10)。
图4a示意性地示出了第一实施例的III-N半导体结构。图4b显示了原位晶圆曲率和外延后晶圆翘曲。曲线的尖峰和短程高频振荡是测量系统的假象。图4c示出了沿着沿晶片的两个正交方向测量的外延前和外延后晶片翘曲。
上述结构包括：
-通过1μm厚的氧化物层将1.5μm厚的Si{111}接合到1071μm厚的Si{100}搬运晶片上的SOI基材100，
-200nm厚的AlN成核层210，
-50nm Al0.75GaN下过渡层220，
-超晶格230，其为：
ο通过50次重复[5nm AlN/28nm Al0.15GaN]双层的超晶格单元而形成的1.65μm厚的第一超晶格块231(对应于平均铝含量AL％＝28％)，和
ο通过40次重复[10nm AlN/28nm Al0.3GaN]双层的超晶格单元而形成的1.5μm厚的第二超晶格块232(对应于平均铝含量AL％＝48％)，
-1μm厚的碳掺杂的GaN上过渡层240，和
-300nm GaN沟道层300。
可以看出，通过在另一个超晶格块顶部引入具有更高平均铝含量AL％的超晶格块，能够引入拉伸应力，这降低了原位曲率以及非原位晶片翘曲(作为峰与峰的差值测量)。从图中可以看出，第二超晶格块232生长，使得原位曲率的经时变化率小于0。这是由于第二块232的平均铝含量大于第一块231的铝含量。该图表还示意性地示出当原位曲率为正(凸形)时和原位曲率为负(凹形)时结构的原位形状。总缓冲层厚度约为4.9μm。如下面所示，否则，在替代方案中可能难以生长>4μm厚度的III-N结构而没有达到基材塑性变形极限。
图5示意性地示出了第二实施例，其进一步示出了所公开的结构和方法的优点。上述结构包括：
-通过1μm厚的氧化物层将1.5μm厚的Si{111}接合到1071μm厚的Si{100}搬运晶片上的SOI基材100，
-200nm厚的AlN成核层210，
-50nm Al0.75GaN下过渡层220，
-超晶格230，其为：
ο通过50次重复[5nm AlN/28nm Al0.15GaN]双层的超晶格单元而形成的1.65μm厚的第一超晶格块231(对应于平均铝含量AL％＝28％)，和
ο通过15次重复[7nm AlN/28nm Al0.15GaN]双层的超晶格单元而形成的0.5μm厚的第二超晶格块232(对应于平均铝含量AL％＝32％)，
ο通过50次重复[4nm AlN/30nm Al0.1GaN]双层的超晶格单元而形成的1.65μm厚的第三超晶格块233(对应于平均铝含量AL％＝20.6％)，
ο通过15次重复[5nm AlN/30nm Al0.1GaN]双层的超晶格单元而形成的0.5μm厚的第四超晶格块234(对应于平均铝含量AL％＝22.9％)，
-1μm厚的碳掺杂的GaN上过渡层240，和
-400nm GaN沟道层300。
因此，结构中总共有4个超晶格块。通过交替每个超晶格块中的平均铝含量Al％，可以引入压缩应变和拉伸应变，因此当生长约4.3um的相当厚的SL结构时，其以相对低的值增加或减少原位晶片曲率。然后，所得到的最大原位曲率仍然低于该结构的约6um的晶片塑性变形的极限。与参考1相比，最终的晶片翘曲处于更低的水平，参考1的厚度仅为约3um。
图6示意性地示出了将设计用于Si体基材的缓冲层直接转移到SOI基材上的第一比较例。SOI基材610具有与先前示例中相同的配置。上述结构还包括：200nm AlN成核层620、40nm Al0.3GaN下过渡层630、由50次重复的[5nm AlN/28nm Al0.1GaN]双层的超晶格单元形成的超晶格640、1μm碳掺杂GaN沟道层650、300nm GaN层660、18nm Al0.175GaN层670和70nm p掺杂GaN层680。
如图6所示，总叠层为约为3.3μm。原位晶圆曲率和非原位晶圆翘曲通过运行2次来总结。在每次运行(“#1”和“#2”)中，同时将一个SOI和一个Si参照基材加载到反应器中。可以看出，与Si参照基材相比，SOI基材的原位晶片曲率显着增加。当基材塑性变形(即破裂)时，SOI基材达到约80km-1的非常高的值。与Si基材相比，SOI基材的非原位晶片翘曲也更高。
图7示意性地示出了第二比较例，其示出了使用常规缓冲层方案生长较厚的Epi层的挑战。在该示例中，在相同的运行中在SOI和Si基材上生长仅约2.8μm的阶梯级缓冲层。SOI基材710具有与先前示例中相同的配置。上述结构还包括：200nm AlN层720、300nmAl0.44GaN层730、2μm C掺杂Al0.88GaN层740、300nm GaN层750、12.5nm Al0.25GaN层760和70nmp掺杂的GaN层770。在图7b的图表中，袋是表示在外延工艺期间晶片在载体上的位置的标签。同样，SOI基材的原位曲率远高于Si基材。遵循相同的缓冲层方案但仅仅增加层厚度，将会很快不可避免地达到基板塑性变形的原位曲率极限。由于两个标准(STD)Si具有非常相似的曲线，因此该表仅显示STD Si的单个翘曲值。
在上文中，已经参考有限的几个实施例主要描述了本发明概念。但是，如同本领域技术人员容易理解的，上述实施例以外的其它实施例也同样可以落在所附权利要求限定的本发明范围内。

Claims (15)

1.一种III-N半导体结构，其包括：
绝缘体上半导体基材(100)；
缓冲结构(200)，所述缓冲结构(200)包括超晶格(230)，所述超晶格(230)包括至少一个第一超晶格块(231)和形成在所述第一超晶格块(231)上的第二超晶格块(232)，
所述第一超晶格块(231)包括第一超晶格单元(231-1,231-2)的重复序列，每个第一超晶格单元(231-1,231-2)包括AlGaN层的堆叠，其中，所述堆叠的相邻层具有不同的铝含量，
所述第二超晶格块(232)包括第二超晶格单元(232-1,232-2)的重复序列，每个第二超晶格单元(232-1,232-2)包括AlGaN层的堆叠，其中，所述堆叠的相邻层具有不同的铝含量，
其中，所述第二超晶格块(232)的平均铝含量大于所述第一超晶格块(231)的平均铝含量；以及
III-N半导体沟道层(300)，所述III-N半导体沟道层(300)设置在所述缓冲结构(200)上。
2.如权利要求1所述的半导体结构，其中所述缓冲结构(200)的超晶格(230)包括多个超晶格块(230L,231,232,230U)，并且其中所述第一和第二超晶格块(231,232)形成超晶格(230)的相邻的一对超晶格块。
3.如前述权利要求中任一项所述的半导体结构，其中所述超晶格(230)包括形成在所述第二超晶格块(232)之上的上超晶格块(230U)，且该上超晶格块(230U)具有小于所述第二超晶格块(232)的平均铝含量的平均铝含量。
4.如前述权利要求中任一项所述的半导体结构，其中所述超晶格(230)包括形成在所述第一超晶格块(231)之下的下超晶格块(230L)，且该下超晶格块(230L)具有大于所述第一超晶格块(231)的平均铝含量的平均铝含量。
5.如前述权利要求中任一项所述的半导体结构，其中所述超晶格(230)包括形成在所述第二超晶格块(232)之上的第三超晶格块(233)和形成在所述第三超晶格块(233)之上的第四超晶格(234)块，
其中，所述第四超晶格块(234)的平均铝含量大于所述第三超晶格块(233)的平均铝含量，并且所述第三超晶格块(233)的平均铝含量小于所述第二超晶格块(232)的平均铝含量。
6.如前述权利要求中任一项所述的半导体结构，其中所述绝缘体上半导体衬底(100)包括底部晶片(110)、顶部半导体层(130)和位于所述底部晶片和所述顶部半导体层之间的绝缘体层(120)，并且其中所述缓冲结构(200)和所述III-N半导体沟道层(300)的组合厚度大于顶部半导体层(130)的厚度。
7.如前述权利要求中任一项所述的半导体结构，其中所述缓冲结构(200)包括形成在所述绝缘体上半导体衬底(100)上的AlN成核层(210)。
8.如权利要求7所述的半导体结构，其中所述缓冲结构(200)还包括(Al)GaN的下过渡层(220)，其中所述超晶格(230)形成在所述下过渡层(220)上。
9.如前述权利要求中任一项所述的半导体结构，其中所述缓冲结构(200)还包括形成在所述超晶格(230)上的(Al)GaN的上过渡层(240)。
10.一种形成III-N半导体结构的方法，其包括：
在绝缘体上半导体基材(100)上形成缓冲结构(200)，其中形成所述缓冲结构(200)包括：
形成包括至少第一超晶格块(231)和在所述第一超晶格块(231)之上的第二晶格块(232)的超晶格(230)，
其中所述第一超晶格块(231)通过外延生长第一超晶格单元(231-1,231-2)的重复序列而形成，每个第一超晶格单元(231-1,231-2)包括AlGaN层的堆叠，其中所述堆叠的相邻层具有不同的铝含量，
其中所述第二超晶格块(232)通过外延生长第二超晶格单元(232-1,232-2)的重复序列而形成，每个第二超晶格单元(232-1,232-2)包括AlGaN层的堆叠，其中所述堆叠的相邻层具有不同的铝含量，
其中，所述第二超晶格块(232)的平均铝含量大于所述第一超晶格块(231)的平均铝含量；以及
在所述缓冲结构(200)上外延生长III-N半导体沟道层(300)。
11.如权利要求10所述的方法，其中形成所述超晶格(230)包括形成多个超晶格块(230L,231,232,230U)，并且其中所述第一和第二超晶格块(231,232)形成超晶格(230)的相邻的一对超晶格块。
12.如权利要求10～11中任一项所述的方法，其中形成所述超晶格(230)包括在所述第二超晶格块(232)之上形成上超晶格块(230U)，且该上超晶格块(230U)具有小于所述第二超晶格块(232)的平均铝含量的平均铝含量。
13.如权利要求10～12中任一项所述的方法，其中所述绝缘体上半导体衬底(100)包括底部晶片(110)、顶部半导体层(130)和位于所述底部晶片和所述顶部半导体层之间的绝缘体层(120)，并且其中所述缓冲结构(200)和所述III-N半导体沟道层(300)形成为具有比顶部半导体层(130)的厚度更大的组合厚度。
14.如权利要求10～13中任一项所述的方法，其中生长所述第二超晶格块(232)，使得所述第二超晶格块(232)的原位曲率的经时变化率小于或等于0。
15.如权利要求10～14中任一项所述的方法，其中，生长所述超晶格(230)，以使得在所述超晶格(230)的至少一对相邻层之间发生至少部分应变弛豫。
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