JP5836158B2 - 歪吸収中間層遷移モジュールを有するiii族窒化物半導体構造 - Google Patents

歪吸収中間層遷移モジュールを有するiii族窒化物半導体構造 Download PDF

Info

Publication number
JP5836158B2
JP5836158B2 JP2012043950A JP2012043950A JP5836158B2 JP 5836158 B2 JP5836158 B2 JP 5836158B2 JP 2012043950 A JP2012043950 A JP 2012043950A JP 2012043950 A JP2012043950 A JP 2012043950A JP 5836158 B2 JP5836158 B2 JP 5836158B2
Authority
JP
Japan
Prior art keywords
transition
transition body
semiconductor structure
intermediate layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012043950A
Other languages
English (en)
Other versions
JP2012191202A (ja
Inventor
エイ ブリエール マイケル
エイ ブリエール マイケル
Original Assignee
インターナショナル レクティフィアー コーポレイション
インターナショナル レクティフィアー コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナショナル レクティフィアー コーポレイション, インターナショナル レクティフィアー コーポレイション filed Critical インターナショナル レクティフィアー コーポレイション
Publication of JP2012191202A publication Critical patent/JP2012191202A/ja
Application granted granted Critical
Publication of JP5836158B2 publication Critical patent/JP5836158B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/0251Graded layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151Compositional structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

[関連出願の説明]
本出願は、2011年3月3日に出願された「III-Nitride Material Interlayer Structures」というタイトルの継続中の米国仮出願第61/449046号の利益および優先権を主張し、当該仮出願を完全に援用する。
加えて、本出願は、以下の米国特許文献の各々の全体を、援用する。
米国特許第7,759,699号
米国特許第7,745,849号
米国特許第7,456,442号
米国特許第7,382,001号
米国特許第7,339,205号
米国特許第7,112,830号
米国特許第6,849,882号
米国特許第6,649,287号
米国特許第6,617,060号
米国特許第5,192,987号
米国特許出願第13/021,437号
米国特許出願第13/017,970号
米国特許出願第12/928,946号
米国特許出願第12/653,097号
米国特許出願第12/587,964号
米国特許出願第12/211,120号
米国特許出願第12/195,801号
米国特許出願第11/857,113号
米国特許出願第11/531,508号
2011年2月28日に出願された米国特許仮出願第61/447,479号。
定義
本明細書で用いられるように、用語「III族窒化物材料」または「III族窒化物」は、化合物半導体をいい、この化合物半導体には、(i)窒素および、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)およびホウ素(B)を含む少なくとも1つのIII族元素、ならびに(ii)それらの合金のいずれかに限定されないが、例えば、窒化アルミニウムガリウム(AlxGa(1-x)N)、窒化インジウムガリウム(InyGa(1-y)N)、窒化アルミニウムインジウムガリウム(AlxInyGa(1-x-y)N)、窒化ガリウムヒ素リン(GaAsaPb N(1-a-b))、窒化アルミニウムインジウムガリウムヒ素リン(AlxInyGa(1-x-y)AsaPb N(1-a-b))等の合金が含まれる。III族窒化物材料は、一般に、Ga極性、N極性、半極性または無極性の結晶配向が含まれる(これらには限定されない)何らかの極性にも言及する。III族窒化物材料は、ウルツ鉱型(Wurtzitic)、ジンクブレンデ型(Zincblende)または混合多形のいずれかを含んでいてもよく、単結晶(single-crystal)、単結晶(monocrystalline)、多結晶、またはアモルファス構造を含んでいてもよい。
III族窒化物材料は、比較的広い直接遷移(direct bandgaps)を有し、そして、強い降伏電界、高い飽和速度、および二次元電子ガス(2DEGs)の生成を可能とする強い圧電分極を有することができる半導体化合物である。結果として、III族窒化物材料は、電界効果トランジスタ(FETs)、高電子移動度トランジスタ(HEMTs)、ダイオード等の多くのマイクロエレクトロニクスの用途で用いられる。
多くの商業用途において、III族窒化物材料の堆積と結晶成長、薄膜およびもたらされるデバイス構造のために、大面積、低コストかつ容易に入手可能な基板が必要とされている。その結果、種々の異なる薄膜堆積技術のうちの1つを用いながら、非III族窒化物の基板上において、多くのIII族窒化物材料が成長する。しかしながら、III族窒化物材料は、通常用いられる非III族窒化物の基板材料とは異なる格子定数/パラメータ(lattice constant/parameter)を有する。場合によっては、この格子パラメータの違いまたは格子不整合が、比較的大きくなることがあり、そして、III族窒化物材料層を用いて形成したデバイスの性能を損なうことがあるIII族窒化物材料層における結晶欠陥の形成につながり得る。III族窒化物材料がエピタキシャルに堆積する際に、III族窒化物構造の中間層の格子パラメータの不整合は、III族窒化物基板の複合構造において、成長温度での複合構造の巨視的変形を引き起こすことがある応力を生ずることもある。III族窒化物層の厚みが増すにつれて、その応力ともたらされる変形が増大する傾向があり、その変形限界に達することがある。仮に超えた場合、過剰なワープ、バウおよび塑性変形または複合構造のすべりをもたらすことがある。III族窒化物の成長中にこれが起きると、その変形により、成長基盤から複合構造が物理的に分離することがある。このことは、堆積チャンバにおける複合構造の力学的な不安定性につながることがあり、同様に、このことは、追加のIII族窒化物中間層の成長にとって厚みと組成の不均一性をもたらす複合構造全域での均一な加熱ができなくなることにつながり得る。その影響により、ウエハにわたる加工デバイスの生産量に有害な損失が生じ、そして最適な意図したデバイス性能よりも低下してしまう。
内在する格子パラメータの不整合、複合構造上の関連する歪み、およびその結果もたらされる成長中の変形により、従来の構造のIII族窒化物材料の成長では、達成可能な厚みに制限があった。このような制限により、例えば、高電圧破壊HEMTsによって要求されるような性能仕様を達成する比較的厚い材料積層が要求されるIII族窒化物デバイス構造の実現が妨げられることがある。
加えて、III族窒化物材料と基板との間の材料格子の熱膨張係数の違いが、比較的高い成長温度から室温への冷却の間に重大な応力の発達につながることがあり、それがウエハのワープおよびバウ、エピ構造のクラックに関して、基板の塑性変形および得られる材料−基板構造の転位の伝播(例えば、すべり)と同様に、大きな巨視的な変形にもつながり得る。このような変形は、半導体デバイスの加工を実用的でないものとするのに十分なものとなり得る。
概要
本開示は、少なくとも1つの図に関連して実質的に示されて及び/又は記載されているように、および特許請求の範囲により完全に記載されているように、歪吸収中間層遷移モジュールを有するIII族窒化物半導体構造を対象とする。
図1は、従来の半導体構造の断面図を示す。 図2は、一の実施による半導体構造の断面図を示す。 図3Aは、他の実施による半導体構造の断面図を示す。 図3Bは、図3Aに示す実施に全体的に対応する半導体構造の変形のポテンシャルプロットの概略図を示す。 図4Aは、他の実施による半導体構造の断面図を示す。 図4Bは、図4Aに示す実施に全体的に対応する半導体構造の変形のポテンシャルプロットの交差した概略図(cross schematic)を示す。 図5は、さらに他の実施による半導体構造の断面図を示す。 図6は、他の実施による半導体構造の断面図を示す。
詳細な説明
以下の説明には、本開示における実施に関する具体的な情報を含む。当業者は、本明細書で具体的に説明した方法とは異なる方法で本開示を実施可能であることを認識する。本出願の図およびそれに対応する詳細な説明は、単に例示的な実施を対象としている。別記しない限り、図中の類似のまたは対応する要素は、類似のまたは対応する参照番号により示すことがある。さらに、本出願の図面は、一般に、正確な縮尺ではなく、実際の相対寸法に対応させることを意図したものではない。
III族窒化物材料は、例えば、(i)窒化ガリウム(GaN)と、(ii)窒化アルミニウムガリウム(AlGaN)、窒化インジウムガリウム(InGaN)、窒化アルミニウムインジウムガリウム(AlInGaN)等の窒化ガリウムの合金とを含む。これらの材料は、比較的広い直接遷移を有し、そして、強い降伏電界、高い飽和速度、および二次元電子ガス(2DEGs)の生成を可能とする強い圧電分極を有することが可能な半導体化合物である。結果として、上述したように、GaNのようなIII族窒化物材料は、電界効果トランジスタ(FETs)、高電子移動度トランジスタ(HEMTs)、ダイオード等の多くのマイクロエレクトロニクスの用途で用いられる。
さらに上述したように、これらの用途の多くにおいて、III族窒化物材料の堆積および結晶成長と、薄膜と、もたらされるデバイス構造とのために、大面積、低コストかつ容易に入手可能な基板が必要とされている。しかしながら、III族窒化物材料と非III族窒化物基板との間の特性の違いにより、多くの用途に適した層を成長させることが困難となり得る。
例えば、GaNは、炭化ケイ素、シリコン等の多くの非III族窒化物基板材料とは異なる熱膨張係数(例えば、熱膨張率)を有する。この熱膨張の違いは、III族窒化物の堆積を完了し、その構造を成長温度から室温に冷却した後に、このような非III族窒化物基板上に堆積したIII族窒化物層の過剰なワープ、バウ、および/またはクラックを引き起こす複合構造(エピタキシャル層または「エピ層」および基板)の形状の大きな歪みにつながることがあり、それによってさらなるデバイス加工が実用的でないものとなっている。このクラック現象により、GaN材料が多くの用途における使用に好適なものとなることが阻害されることがある。さらに、デバイス加工、シンギュレーションおよび梱包(例えば、リソグラフィー、エッチング、金属蒸着、ダイシング等)のためにウエハに要求されるその後の標準的なプロセスが、過剰なワープとバウによって阻害されることがある。
加えて、III族窒化物材料は、一般に用いられる非III族窒化物基板材料の格子パラメータ(lattice parameters)(当技術分野では「格子定数(lattice constants)」ともいう。)とは異なる格子パラメータによって特徴づけられる。場合によっては、格子パラメータの差(以下、格子パラメータの差を「格子不整合」という。)が比較的大きくなることがある。格子不整合は、通常、非III族窒化物基板上に堆積したGaNまたは他のIII族窒化物材料層における結晶欠陥の形成につながる。そのような欠陥が存在することにより、III族窒化物材料層を用いて形成されたデバイスの性能が損なわれることがある。極端な場合には、III族窒化物層と基板との間の格子不整合によりエピ層で生じた歪みが、成長の間にも巨視的な変形を引き起こすこともある。これは、エピタキシーのために必要とされる温度に昇温する間にも起こることがあり、熱膨張係数の違いとは関係がない。これは、複合構造のワープおよびバウにつながることもあり、同様に、塑性変形、ならびに、例えば、すべり等の、エピおよび/または基板における欠陥の伝播にもつながることがある。成長中の複合構造のいかなる巨視的な変形も、厚みおよびもたらされるエピ層の組成における均一性の低下につながることがあり、その均一性の低下は、高い生産性のデバイスの加工および性能に有害となることがある。
1以上の緩衝層を用いること、および、下層の遷移層および緩衝層上にIII族窒化物材料を堆積する前に遷移層を用いることによって、非III族窒化物基板上に堆積したIII族窒化物材料におけるウエハのバウに対処するのと同様に、クラックおよび欠陥形成に対処するためのいくつかの従来技術が開発されてきた。図1に、そのような従来技術の一例を半導体構造100として示す。従来の半導体構造100では、III族窒化物傾斜遷移本体108が、基板102の上方に形成される。次いで、III族窒化物層112が、傾斜遷移本体108の上方に形成される。傾斜遷移本体108は、通常、AlGa(1−x)Nで形成され、そこでは、ガリウム含有量が、第一表面107の相対的に低い濃度から第二表面109の相対的に高い濃度まで変わる。あるいは、傾斜遷移本体108は、主として、第一表面107における相対的に小さい格子パラメータから第二表面109における相対的に大きい格子パラメータまで傾斜している。図1では、単一の層として示しているが、傾斜遷移本体108は、1以上の層または中間層を有していてもよいことに留意されたい。しかしながら、図1に示す従来の手法では、非III族窒化物基板上でのIII族窒化物本体の成長に関する課題、特に、厚いエピタキシャル層(例えば、2〜3ミクロン(2〜3μm)よりも厚い層)の成長の場合には、その課題を完全に解決するに至っていない。この分野の一般的な慣例では、遷移層および中間層のIII族窒化物の組成または格子パラメータ(一方向にのみ)を傾斜(例えば、高Al濃度から低Al濃度に、もしくは低Ga濃度から高Ga濃度に、または小さい格子パラメータから大きい格子パラメータに)させることが採用されている。この種の傾斜方式を用いることで、複合構造にもたらされる歪みが、変形を一方向に進める傾向がある。しかしながら、その用いられた傾斜方式は、成長中の変形に対抗するのではなく、変形の大きさを制限しようとするのみであったので、変形が一方向に進むことが成功するのは、(主に2μmよりも薄い)薄層の変形を扱う場合に限られていた。結果として、変形の限界を超えないようにするため、許容されうるIII族窒化物層の最終厚みは制限されていた。したがって、クラックの少ないもしくはクラックのない、またはワープおよびバウの値が許容できる限度内であり、厚いIII族窒化物層を支持可能な直径の大きなウエハを提供することができる方法が求められ続けている。理想的には、成長中に異なる傾斜方式を用いることで変形に対抗し、そして任意の厚みのIII族窒化物構造の堆積を可能とする方法が求められている。
本出願は、III族窒化物遷移本体方式の上方に形成される1以上のIII族窒化物中間層モジュールを有する半導体構造を対象とする。そのモジュールの中間層という手法は、高い成長温度におけるエピ層の形成中に起こり得るエピ層の各々と基板との間の格子不整合に関連したエピ層および基板における歪みを減らすのと同様に、III族窒化物材料と非III族窒化物(例えば、シリコン)基板との間の熱膨張率の違いに起因するIII族窒化物エピ層における歪みを減らすように構成されている。この歪みの減少により、クラックの少ないもしくはクラックのない、またはワープおよびバウの値が許容できる限度内であり、厚いIII族窒化物層を支持することができる直径の大きなウエハの使用が可能となる。これにより、高い成長温度において変形の限界を超えることなく、III族窒化物エピ層の成長中に厚いIII族窒化物層を形成することもできる。各モジュールの中間層の開始により成長中の複合構造の変形に対抗し、そして変形の限界を超えることなく成長が継続できる。結果的に、そのモジュールの中間層手法は、所望の全体の厚みを達成するために必要とされる回数のモジュールの形成を繰り返すことにより、エピ構造を任意の厚みに拡大するのに用いることができ、そして、低リーク、低ダイナミックドレインソース間オン抵抗、高パンチスルー電圧(横方向降伏電圧(lateral breakdown voltage))、および革新的に高い縦方向降伏能力(vertical breakdown capability)を有利に示す電子デバイスの形成を可能とする。
本明細書では、SiNx、GaN、AlNおよびAlGaN材料について具体的に言及するが、異なる材料を用いることで上述した利点をもたらすこともできることに留意されたい。さらに、4つの典型的な窒化物ベース材料、例えば、SiNx、GaN、AlNおよびAlGaNをここでは記載しているが、この概念によれば、半導体構造に追加材料が含まれていることも好ましい。
図2は、本発明の原理の一実施に従った半導体構造200の断面図を示している。図2に示すように、半導体構造200は、非III族窒化物基板であってもよい基板202、第一遷移本体208、第二遷移本体210およびIII族窒化物層212を有する。図2には、第一遷移本体208の第一表面207および第二表面209、ならびに、第二遷移本体210の上表面211も示されている。
基板202は、抵抗性または導電性であってもよく、IV族材料(例えば、Si,SiC,Ge,SiGe等)、III族窒化物材料、サファイア、または他の好適な材料等の材料を用いて形成してもよい。基板202は、単結晶または多結晶であってもよく、または複合基板として形成してもよい。さらに、本出願で使用されているように、「シリコン基板」は、シリコン表面を有する任意の基板をいう。好適なシリコン基板の例としては、特に、実質的に全体がシリコンで形成されている基板(例えば、バルクなシリコンウエハ)、シリコン・オン・インシュレータ(SOI)基板、サファイア上シリコン基板(SOS)、およびSIMOX基板が含まれる。好適なシリコン基板には、ダイアモンド、AlN、または他の多結晶材料等の他の材料と接合したシリコンウエハを有する複合基板が含まれる。
いくつかの実施では、異なる結晶方位を有するシリコン基板を用いてもよい。場合によっては、例えば、シリコン(111)基板が基板202として好ましいことがある。他の場合では、シリコン(100)または(110)基板が基板202として好ましいことがある。他のある実施では、基板202は、シリコン基板の中に埋め込まれた、または基板202の正面もしくは背面に形成された種々のデバイス層、ホモ接合、ヘテロ接合または回路層を有するシリコン基板であってもよい。基板202は、SEMI規格基準の厚みのシリコン基板であってもよく、またはSEMI規格基準の基板よりも厚いものであってもよく、もしくはいくつかの実施ではSEMI規格基準の基板よりも薄いものであってもよい。いくつかの実施では、基板202は、例えば、約100ミリメートル(100mm)よりも小さい直径のものであってもよい。他の実施では、基板202は、直径が約100mmから約150mmの間のものであってもよく、別の実施では、基板202は、直径が約150mm〜約200mm、またはそれよりも大きなものであってもよい。さらに別の実施では、基板202は、テクスチャ構造を有していてもよく、または非平坦面を有していてもよい。
第一遷移本体208は、傾斜遷移層、または中間層を有する遷移本体であってもよい。ある実施では、第一遷移本体208は、第一表面207において低ガリウム濃度であり、第二表面209において高ガリウム濃度を有することが望ましいことがある。あるいは、第一遷移本体208は、第一表面207においてより小さい格子パラメータを有し、そして第二表面209においてより大きい格子パラメータを有することが望ましいことがある。ある実施では、第一遷移本体208は、例えば、AlGaNの単一層で形成してもよい。しかしながら、以下に詳細に述べるように、他のある実施では、第一遷移本体208は、複数の中間層を有していてもよい。第二遷移本体210は、第一遷移本体208の上方に位置づけられ、そして以下に詳細に述べるように、例えば、2以上の中間層を有する傾斜III族窒化物遷移モジュールで形成されていてもよい。III族窒化物層212は、例えば、緩衝層として実施されてもよく、そして、例として、GaNまたはAlGaN等の好適なIII族窒化物材料で形成されていてもよい。
図3Aに関して、他の実施についての半導体構造300Aの断面図を示す。図3Aに示すように、半導体構造300Aは、基板202、層304、中間本体306、第一遷移本体308、第二遷移本体310、III族窒化物緩衝層212およびデバイス層314を有する。さらに図3Aに示すように、半導体構造300Aの実施例によれば、第一遷移本体308は、中間層308aおよび308bを有する傾斜遷移本体であってもよく、そして、第二遷移本体310は、中間層310a、310bおよび310cとして形成された遷移モジュールであってもよい。第一遷移本体308および第二遷移本体310は、それぞれ、図2の第一遷移本体208と第二遷移本体210に対応し、上で述べたその対応する特性に起因する任意の特徴を共有していてもよい。図3Aには、第一遷移本体308の第一表面207および第二表面209、ならびに第二遷移本体310の上表面211も示されている。
図3Aに示すように、層304を基板202の上方に形成することができる。層が、他の層、本体または基板の「上に」、「上方に」または「重層」というときは、前記他の層、本体、もしくは基板上に接してもよいし、または1もしくは複数の介在する層が存在していてもよいことに留意されたい。層が他の層、本体、または基板の「上に直接」という場合は、介在する層が存在しないことを意味する。さらに、層が、他の層、本体、または基板の「上に」、「上方に」または「重層」というときは、前記他の層、本体、もしくは基板全体を覆っていてもよいし、または、前記他の層、本体、もしくは基板の一部を覆っていてもよいことに留意されたい。
いくつかの実施では、層304は、基板202の上方に形成され、例えば、窒化ケイ素系歪吸収層等の歪吸収層であってもよい。歪吸収層として実施される場合、層304は、基板202の結晶構造および中間本体306の結晶構造の間の格子不整合により生ずる歪みを吸収するのに役立つことがある。歪吸収層304がない場合、例えば、この歪みを誘起した格子不整合は、通常、中間本体306の基板202との界面におけるミスフィット転位の発生によって調整される。したがって、歪みを調整する代わりの機構を提供することによって、層304の存在は、ミスフィット転位の発生を低減させることができる。さらに、歪吸収層として実施される場合、層304は、(i)中間本体306、および/または、(ii)第一遷移本体308、第二遷移本体310、III族窒化物緩衝層212およびデバイス層314を含む重層材料積層体、の熱膨張率と比べた基板202の熱膨張率の違いによって生ずる歪みを吸収するのに役立つ。
いくつかの実施では、層304は、窒化ケイ素系材料で形成してもよい。本明細書で用いられるように、用語「窒化ケイ素系材料」は、ケイ素及び少なくとも窒素を含む化合物をいう。窒化ケイ素系材料は、Siの特定の化学量論の形態もしくはSiとして表わされる多数の化学量論の形態のうちの特定の化学量論の形態をとってもよく、または通常SiNで表わされる非化学量論的な形態をとってもよい。
ある他の実施では、例えば、III族窒化物基板を基板202として用いるときは、層304を形成するのは望ましくないことがあることに留意されたい。
図3Aに示すように、中間本体306を層304の上方に形成してもよい。ある実施では、中間本体306は、III族窒化物層であってもよい。ある実施では、中間本体306は、重層するIII族窒化物層または本体の後続の成長のための核生成層として用いられる。中間本体306が、例えば、実質的にAlN層であることが好ましいことがある。AlN層を中間本体306として用いると、その上に重層する六方晶系の(hexagonal)またはウルツ鉱型のIII族窒化物材料およびデバイス構造を堆積する安定な六方晶系のまたはウルツ鉱型の結晶多形を構築するのに有利なことがある。他の実施では、AlN中間層が中間本体306として好ましいことがあり、基板202からの誘電性絶縁層または電気絶縁層を提供し、このことが、一般的な基板上でのIII族窒化物系デバイスとケイ素系デバイスとの分離及び集積に有用なことがある。いくつかの実施では、中間本体306を2以上の層で形成してもよいことに留意されたい。
図3Aに示すように、第一遷移本体308は、中間本体306の上方に形成してもよい。いくつかの実施では、第一遷移本体308は、2以上の中間層を有する第一のIII族窒化物傾斜遷移本体である。ある実施では、第一遷移本体308が、第一表面207において低いガリウム濃度を有し、そして第二表面209において高いガリウム濃度を有することが望ましいことがある。あるいは、第一遷移本体308が、第一表面207においてより小さい格子定数を有し、そして第二表面209においてより大きい格子パラメータを有することが望ましいことがある。一の実施では、第一遷移本体308を、例えば、AlGaNの単一の層で形成してもよい。しかしながら、半導体構造300Aに示すように、ある他の実施では、第一遷移本体308は、例えば、中間層308aおよび中間層308b等の複数の中間層を有していてもよい。中間層308aが、中間層308bよりもより小さい格子パラメータをもつことが好ましいことがある。さらに、中間層308aが、中間層308bよりも高いアルミニウム濃度を有することが好ましいことがある。例えば、中間層308aは、xが30%よりも大きいAlGa(1−x)Nで形成されていることが望ましいことがある。中間層308bが、yが30%よりも小さいAlGa(1−y)Nで形成されていることが望ましいこともある。中間層308aおよび中間層308bは、一定の組成であってもよいし、または各々が、組成が傾斜していてもよい。
ある他の実施では、第一遷移本体308が、第一表面207において高いガリウム濃度を有し、そして第二表面209において低いガリウム濃度を有することが望ましいことがある。あるいは、第一遷移本体308が、第一表面207においてより大きい格子パラメータを有し、そして第二表面209においてより小さい格子パラメータを有することが望ましいことがある。他の実施では、第一遷移本体308は、例えば、(i)中間層308aおよび/または308bの繰り返し等の追加の中間層を有していてもよく、(ii)中間層308aもしくは308bとは異なる組成を有する追加の中間層を有していてもよく、(iii)中間層308aもしくは308bとは異なる傾斜方式の中間層を有していてもよく、または(iv)1、複数、またはすべての中間層において追加の不純物もしくはドーパントを含むことがあるが同じ組成、格子パラメータもしくは傾斜方式である中間層を有していてもよい。
第二遷移本体310に関して、第二遷移本体310は、第一遷移本体308の上方に形成してもよい。いくつかの実施では、第二の遷移本体310は、単一の層を形成するIII族窒化物本体としてもよい。あるいは、図3Aに示すように、第二遷移本体310は、例えば、III族窒化物中間層のような2以上の中間層を有する遷移モジュールとして形成してもよい。ある実施では、第二遷移本体310が、第一遷移本体308の第二表面209に重層する下表面において、低いガリウム濃度またはより小さい格子パラメータを有し、および上表面211において高いガリウム濃度またはより大きい格子パラメータを有することが望ましいことがある。第二遷移本体310は、例えば、AlGa(1−x)Nで形成してもよく、そして第一遷移本体308の第二表面209に重層する下表面において高いアルミニウム濃度を有してもよく、および上表面211において低いアルミニウム濃度を有してもよい。あるいは、第二遷移本体310は、例えば、AlInGa(1−x−y)Nで形成してもよく、そして第一遷移本体308の第二表面209に重層する下表面においてより小さい格子定数を有してもよく、および上表面211においてより大きい格子定数を有してもよい。ある他の実施では、第二遷移本体310は、傾斜遷移で形成してもよく、そのため例えば、傾斜III族窒化物遷移本体としてもよく、または超格子構造を有していてもよい。
第二遷移本体310が複数の中間層または超格子構造を有する実施では、中間層310a、310bおよび310cに示すように、第二遷移本体310は、3つのAlGa(1−x)N中間層で形成されることが好ましいことがある。中間層310aは、アルミニウム含有量が高いことが好ましいこともある。それに加えて、または代わりに、中間層310aが、実質的にガリウムを含まないこと、または実質的に全体がAlNで形成されていることが好ましいこともある。中間層310aの厚みが、層310bおよび310cよりも薄いことが好ましいこともある。ある実施では、中間層310aの厚みが、中間層310bの厚みよりも薄く、中間層310bは中間層310cよりも薄いことが好ましいこともある。中間層310aの厚みが、10ナノメートル(10nm)よりも薄いことが好ましいことがあり、場合によっては5nmよりも薄いことが好ましいことがある。
第二遷移本体310は、3つのAlInGa(1−x−y)N中間層で形成されることが好ましいこともある。そのため、中間層310aは、中間層310bおよび310cの格子定数よりも小さい格子定数を有することが好ましいことがある。ある実施では、中間層310aの格子パラメータが、中間層310bの格子パラメータよりも小さく、その中間層310bの格子パラメータが中間層310cの格子パラメータよりも小さいことが好ましいことがある。
この実施によれば、中間層310bは、中間層310aの上方に形成され、そしてAlGaNで形成してもよい。例えば、中間層310bは、0.25<z<0.90であるAlGa(1−z)Nで形成してもよい。しかしながら、他の実施では、「z」の値は、約0.35(例えば、zは0.35まで)としてもよい。
中間層310cは、中間層310aおよび310bの上方に形成してもよく、そしてAlGaNで形成してもよい。ある実施では、例えば、中間層310cは、中間層310b上に直接または中間層310a上に直接形成してもよい。他の実施では、中間層310cは、低いアルミニウム濃度を有し、そして0.04<w≦0.25であるAlGa(1−w)Nで形成される。しかしながら、他の実施では、「w」の値は、約0.06(例えば、wは0.06まで)としてもよい。
いくつかの実施では、1以上の中間層310a、310bおよび310cは、各々が一定の組成であってもよいし、または、各々が傾斜した組成であってもよい。他のいくつかの実施では、2以上の超格子中間層のIII族窒化物合金組成は、同一であってもよいが、異なるドーパントもしくは不純物を含むことにより差別化されてもよく、または異なる堆積条件(例えば、温度、圧力、窒素もしくは水素雰囲気)を用いて形成されてもよい。
第一遷移本体308および第二遷移本体310の組成、傾斜、および厚みの具体的な詳細は、例えば、基板202の選択に依存することがあり、第一遷移本体308および第二遷移本体310の上方に形成されるIII族窒化物緩衝層212およびデバイス層314の特性も同様である。基板についての検討は、例えば、表面仕上げ、厚み、およびウエハ直径を含んでいてもよい。緩衝層およびデバイス層についての検討は、例えば、III族窒化物緩衝層212の組成および厚みを含んでいてもよく、活性層またはチャネル層、スペーサ層、バリア層、および図3Aにおいてデバイス層314と称されるすべての任意の追加のデバイス層の組成および厚みも同様である。追加の検討は、降伏電圧、ダイナミックドレインソース間オン抵抗、電流コラプスまたは電界誘起価数変化(2DEGの電子密度の一時的な変化を引き起こす)に関連した他の過渡現象およびデバイス層314において加工されたデバイスのリーク特性を含み、III族窒化物材料積層体の全体の厚み、およびウエハのクラック、バウ、ワープ、または変形拘束のいずれかも同様である。例えば、Vbd<50V、および50V<Vbd<300Vの降伏電圧(Vbd)をそれぞれ有するとして規定されることがある低圧または中圧電源FETのために、直径が150mm、厚み625〜675μmのシリコン基板の上方に形成されたIII族窒化物材料積層体の全体の厚みは、デバイス加工を可能とするために、約2〜3μmとしてもよく、ウエハのバウは約10〜30μm未満、およびウエハのワープは約20〜60μm未満とする必要があることがある。
図3Bに関して、半導体構造300Aの形成中の種々の時間における複合構造の変形のポテンシャルプロット300Bの対応する概略図の下に、半導体構造300Aの概略図を重ねて示す。変形の実際の測定は、特性および相対強度の両方により大きく変化することがあり、図3Bは、ここでの議論を導くことのみを意図している。その変形は、複合構造が高温である間は複合構造の許容できるワープまたはバウに関係することがあり、通常、(i)格子定数の違いと、(ii)種々の中間層、遷移本体及び基板の厚みとにより引き起こされる。成長中の高温において、変形限界を超えた場合、その構造はワープまたはバウを生ずることがあり、結果としてその構造の全域で温度が均一でなくなることがある。このことは、今度は、均一な層厚みの継続した堆積および/または層の合金組成を均一にすることにおいて不均一につながり、デバイス性能およびデバイス生産性の両方に不利に影響することがある。極端な場合、その構造は巨視的に激しく変形するため、エピ層がクラックすることがあり、基板および/またはエピ層が塑性的に変形することがあり(例えば、結晶すべりが発生することがある)、ウエハが破損または結晶成長のチャンバ内で位置が動くことがある。
他の例では、その変形ターゲットは、変形の所定レベルを参照してもよく、その所定の変形のレベルでは、高温の成長温度において有害となることはないが、構造の形成後に、エピタキシーのために要求される高温から室温に冷却する際に有害な変形をおこすことがあり、そしてそのターゲットの変形は、熱膨張係数の違いによって引き起こされる。理想的なケースでは、高温において変形のあるレベルで成長が終了し、冷却時に、構造全体が、室温でのより低い変形レベルまたは応力のない状態近くまで緩む。
再び図3Bに関して、ポテンシャルプロット300Bの領域Iでは、層304として、中間本体306、および第一遷移本体308が形成され、それらが、複合構造の変形をもたらす応力を複合構造に加える。成長が続くにつれ、その変形が、臨界変形限界に近付いていき、仮にその成長が衰えずに続くことができたとすれば、その構造は、最終的には臨界変形限界を超えて、その構造の過剰なワープ、バウ、すべり、または同等のクラックをもたらすだろう。臨界変形限界を超えることを防ぐために、領域IIでは第二遷移本体310が開始され(initiated)、その構造が対向応力状態にさらされる。この例において、中間層310aは、応力状態に対抗するが、それほど強くないため、その一方で変形限界の超越を引き起こすこともある。一旦、その応力状態が十分に改善されると、中間層310bおよび310cが、緩衝層212およびデバイス層314と同様に、領域IIIにおいて形成される。次いで、半導体構造300Aの形成は、臨界変形限界を超えることなく、実質上最適な最終変形状態で終了し得る。半導体構造300Aは、領域IVにおいて室温まで冷却される。冷却時において、基板と最終的な「成長した」複合構造との熱膨張における不整合により、応力の最終的な合計で決定される最終変形が、実質的に最小化される。
厚いIII族窒化物材料積層体が望まれる実施、または、約300V以上の降伏電圧が要求される実施では、図4Aを参照して以下にさらに詳述べるように、繰り返される中間層の一連、または、追加の遷移モジュールの一連により形成される第二遷移本体310を有する構造を形成することが有利なことがある。他の実施では、第二遷移本体310は、その特徴づけられる中間層310a、310bまたは310c以外の組成を有する追加の中間層を有していてもよい。すなわち、中間層310a、310bおよび310cに加えて、第二遷移本体310は、中間層310a、310bまたは310cに実行されたものとは異なる傾斜様式で中間層をさらに有していてもよい。あるいは、第二遷移本体310は、中間層310a、310bおよび310cに加えて、中間層310a、310bおよび310cと実質的に同じ組成、格子パラメータ、もしくは傾斜様式を有する他の中間層を有していてもよいが、第二遷移本体310は、追加の中間層内における、不純物もしくはドーパントを含んでいてもよく、または、例えば、同じ組成を有し、異なる成長条件下で堆積されたものであってもよい。
図3Aに戻り、III族窒化物緩衝層212は、第一遷移本体308および第二遷移本体310の上方に形成してもよい。III族窒化物緩衝層212は、例えば、GaN緩衝層またはAlGaN緩衝層であってもよい。いくつかの実施では、III族窒化物緩衝層212は、v≦0.10またはv≦0.08であるAlGa(1−v)Nで形成される。いくつかの実施では、III族窒化物緩衝層212は、意図的にドープされたもの、非意図的にドープされたもの、またはドープされていないものであってもよい。他の実施では、III族窒化物緩衝層212は、ドープされていないもので、かつ約5×1017/cmよりも小さい炭素濃度を示すものであってもよい。他の実施では、III族窒化物緩衝層212は、傾斜した不純物濃度を示すものでもよい。第二遷移本体310により、III族窒化物緩衝層212は、複合半導体構造300Aにおいて第二遷移本体310が追加なしで、達成可能な厚みを超える変形の許容レベルでの厚みとなるように、形成され得る。いくつかの実施では、III族窒化物緩衝層212は、約1μmよりも厚くてもよく、他の実施では、III族窒化物緩衝層212は、たった約0.5μmから約1.0μmの厚みであってもよく、また別の実施では、III族窒化物緩衝層212は、約0.1μmから約0.5μmの厚みであってもよい。加えて、III族窒化物緩衝層212は、複数の中間層を有していてもよいことに留意されたい。
デバイス層314に関して、デバイス層314は、図3Aに示すように、III族窒化物緩衝層212の上方に形成されたIII族窒化物デバイス層であってもよい。いくつかの実施では、デバイス層314は、例えば、ダイオード、FET、またはHEMT(図3Aではデバイス中間層を図示せず)等の加工されたデバイスを形成するのに必要ないくつかのデバイス中間層で形成してもよい。他の可能な加工されたデバイスは、発光ダイオード(LED)、レーザおよび検出器/センサ等の光電子デバイスを含む。それに加えて、または代わりに、デバイス層314は、例えば、単一または複数の層のスペーサ、キャップ、チャネル、およびバリア層を有するデバイス構造を有していてもよい。
図4Aに関して、他の実施に関する半導体構造400Aの断面概略図を示す。いくつかの状況では、例えば、2〜3μm超の厚みのIII族窒化物積層体を成長させること、または、300Vよりも大きい降伏電圧を有するデバイスを形成することが好ましいことがある。そのような状況では、半導体構造400Aは、有利になることがある。半導体構造400Aで表わされる実施に関して、図3Aおよび図3Bにおける第二遷移本体310を変性第二遷移本体410で置き換えている。図4Aに示すように、第二遷移本体410は、3回繰り返した第一遷移モジュール412を有していてもよい。ある実施では、各遷移モジュール412は、3つの中間層310a、310bおよび310cを有していてもよい。中間層310a、310bおよび310cは、AlInGa(1−x−y)Nで形成してもよく、および図3Aを参照して説明した対応する中間層と実質的に同じものであってもよい。しかしながら、この実施に関しては、複数の遷移モジュール412が形成されて、厚いIII族窒化物エピ構造または直径の大きな非III族窒化物基板により生じた追加された歪みに対して、例えば、各遷移モジュール412が開始(initiation)され、複合構造の変形を修正することによって順応する。あるいは、追加の遷移モジュールの使用により、各遷移モジュール412が開始(initiation)され、エピ構造を対向応力状態にさらして、厚いエピ構造とすることができる。中間層310cが成長するにつれ、追加の応力が加わり、その応力により再び複合構造が臨界変形限界に近付くことがある。遷移モジュール412およびそれを構成している中間層(310a、310bおよび310c)の各々の厚みは、中間層の格子パラメータとその構成している層の格子パラメータの不整合のために複合構造に加わる生成応力によって制御される。この例では、中間層310aは、正味の応力状態に対抗する役割を果たすが、それほど強くはないため、その一方で、変形限界を超えそうにもなる。図4Aは、3つの遷移モジュール412を示しているが、他の実施では、3つよりも多いまたは少ない遷移モジュール412を用いてもよいことに留意されたい。さらに、ある実施例では、1以上の追加の中間層を遷移モジュール412の間に形成してもよいことに留意されたい。
図4Bに関して、半導体構造400Aの形成中の種々の時間における複合構造の変形のポテンシャルプロット400Bの概略図の下に、半導体構造400Aの概略図を重ねて示す。変形の実測は、特性および相対強度の両方において大きく変化することがあり、図4Bは、この議論を導くことのみを意図している。図3Bと同様に、その変形は、(i)中間層の格子定数の違いと、(ii)種々の中間層、遷移層および基板の厚みとに関連することがあり、および/または、熱膨張係数の違い、特に、高温からの冷却の違いに関連することがある。
ポテンシャルプロット400Bの領域Iでは、層304、中間本体306および第一遷移本体308が形成されるため、それらが複合構造に応力を加え、そのことが複合構造の変形をもたらしている。成長が続くにつれ、その変形が、臨界変形限界に近付く。臨界変形限界を超えることを防ぐために、第一遷移モジュール412で開始する領域IIにおいて第二遷移本体410が開始され、その複合構造が対向応力状態にさらされる。この例では、遷移モジュール412の中間層310aが応力状態に対抗するが、それほど強くないため、その一方で変形限界を超えることを引き起こすこともある。一旦その応力状態が十分に改善されると、中間層310bおよび310cが、領域IIIにおいて形成される。再び、中間層310cが成長するにつれ、変形限界が近付く。しかしながら、この例では、変形限界を超えることなく、厚い複合構造が1つの遷移モジュール412を用いることで与えられるデバイス性能以上の要求されるデバイス性能を達成することを予期している。そのため、成長中に変形限界を超えることを一旦再度防ぐため、第一遷移モジュール412を終了し、そして領域IVにおいて第二遷移モジュール412を開始する。第一遷移モジュール412と同様に、第二遷移モジュール412の中間層310aが、再び応力状態に対抗する。一旦、その応力状態が十分に改善されると、中間層310bおよび310cが、領域Vにおいて形成され、第二遷移モジュール412の形成が完了する。
その後、第一および第二遷移モジュール412と同様に、領域VIおよびVIIにおいて、第三遷移モジュール412を形成して(またはもしより厚いIII族窒化物材料が求められるのであれば、第四、第五等の遷移モジュールを形成して)、所望のエピタキシャル全体の厚みが達成されてもよく、第二遷移本体410の形成が完了する。最後に、領域VIIIにおいて、緩衝層212およびデバイス層314を形成し、再度一旦臨界変形限界を超えることなく、複合半導体構造400Aの成長をその後終了する。次いで、半導体構造400Aを、領域IXにおいて室温まで冷却する。冷却する際に、ウエハの熱膨張の不整合のために起こる最終的な変形は、領域VIIIで達成された実質的に最適な最終の「成長した」変形条件に近い成長の終了のために、実質的に最小化される。
あるいは、図5において半導体構造500として示すように、他の実施の例では、図4Aの第二遷移本体410を、遷移モジュール412のいくつかを遷移モジュール514に置き換えることで変更してもよい。図5に示すように、そのような実施の1つに関して、第二遷移本体510は、(i)遷移モジュール412と、(ii)中間層310d、310e、および310cで形成される遷移モジュール514を2回繰り返したものと、を有する。ある実施では、図5に示すように、遷移モジュール514を、遷移モジュール412の上方に形成してもよい。他の実施では、遷移モジュール412を2つの遷移モジュール514の間に形成してもよい。図5では、中間層310a、310b、および310cが同様の厚みで描かれているが、その表現は単に半導体構造500の説明を簡略化するためだけに採用したものであることに留意されたい。他の実施では、中間層310a、310b、および310cは、これまでより詳細に説明したように異なる厚みを有することができる。
本実施によると、遷移モジュール412を形成している中間層310a、310b、および310cは、遷移モジュール514を形成している中間層と共通の1つの中間層を有している(例えば、中間層310c)。しかしながら、他の実施では、遷移モジュール412と遷移モジュール514は、共通するいくつかの中間層を有していてもよいし、または共通する中間層がなくともよい。他のいくつかの実施では、遷移モジュール412と遷移モジュール514の中間層の組成は、実質的に同じであってもよいが、それぞれの厚みまたは堆積条件は異なっていてもよい。明瞭さのために、可能なバリエーションのうちの限られた数を実施例として示したが、本趣旨に合致する多くの方法において第二遷移本体510を採用することができることが理解される。例えば、他の実施では、2以上の遷移モジュールを用いてもよく、その各遷移モジュールが異なる数の中間層を有していてもよく、および/または、各中間層が、第二遷移本体510において有する他の各中間層と異なる組成であってもよい。
図6に関して、半導体構造600が本趣旨による半導体構造の追加の一実施例を示す。図6に示す実施によると、図5の第二遷移本体510を第二遷移本体610で置き換えている。半導体構造600により示されるように、第二遷移本体610は、遷移モジュール412および2回繰り返した遷移モジュール614を含む複数の中間層または超格子領域を形成してもよい。図6に示すように、遷移モジュール412は、3つの中間層を有していてもよく、3つの中間層は、例えば、中間層310aと、中間層310aの上方に形成される中間層310bと、その中間層310bの上方に形成される中間層310cとである。さらに、本実施によると、遷移モジュール614は、3つの中間層を有していてもよく、3つの中間層は、例えば、中間層310dと、中間層310dの上方に形成される中間層310bと、その中間層310bの上方に形成される中間層310cとである。ある実施では、中間層310aおよび310dは、例えば、両方ともAlNの中間層であってもよく、AlNの中間層310aは、AlNの中間層310dよりも薄くまたは厚くおよび低温でまたは高温で形成してもよい。
このように、本出願で開示される半導体構造は、(i)歪みと、そしてそれに続く、(ii)複合半導体構造における構成する層の格子パラメータおよび熱膨張係数の違いに関連した巨視的な変形と、を減らすように構成されている。結果として、その開示される半導体構造により、直径の大きなウエハの使用が有利に可能となり、そのウエハは、厚いIII族窒化物層を支持可能で、クラックが少ないもしくはクラックがない、塑性変形もしくは転位の伝播が最も少なく、そしてもたらされるワープおよびバウのレベルが許容できる限度内である。その結果、本明細書で開示される半導体構造を用いることで、低リーク、低ダイナミックドレインソース間オン抵抗、高パンチスルー電圧、および高い縦方向降伏能力を示すデバイスの形成が可能となる。
上述した内容から、本出願に記載された趣旨を逸脱しない範囲でその趣旨を実施するのに種々の技術を用いることができることは明らかである。さらに、それらの趣旨が特定の実施に関して具体的に記載されているが、当業者は、精神とそれらの趣旨の範囲とから逸脱しないで形式上および細部にわたって変更できることを理解する。そのため、記載された実施は、すべて例示であって限定的に解釈すべきではない。本出願が本明細書に記載された特定の実施に限定されるものではなく、本開示の範囲を逸脱しないで多くの改変、変更、および置換が可能であることも理解されたい。

Claims (15)

  1. 基板;
    前記基板の上方の第一遷移本体であって、第一表面において第一の格子パラメータを有し、前記第一表面とは反対側の第二表面において前記第一の格子パラメータよりも高い第二の格子パラメータを有する第一遷移本体;
    前記第一遷移本体の前記第二表面に重層しかつ隣接する下表面においてより小さい格子パラメータを有し、上表面においてより大きい格子パラメータを有する第二遷移本体であって、
    前記第二遷移本体が、第一遷移モジュールおよび第二遷移モジュールを有し、前記第一および第二遷移モジュールの各々がAl Ga (1−x) Nで形成された下方の中間層、Al Ga (1−y) Nで形成された中間の中間層、およびAl Ga (1−z) Nで形成された上方の中間層を有し、ここで、X>Y>Zであり、前記第二遷移モジュールの前記下方の中間層が、前記第一遷移モジュールの前記上方の中間層上に直接形成されている、第二遷移本体;および、
    前記第二遷移本体の上方のIII族窒化物半導体層;
    を有する半導体構造であって、
    前記第一遷移本体および前記第二遷移本体が、前記半導体構造の歪みを減少させる、半導体構造。
  2. 前記基板が、非III族窒化物基板である、請求項1に記載の半導体構造。
  3. 前記第一表面が、前記第二表面のガリウム濃度よりも低いガリウム濃度を有する、請求項1に記載の半導体構造。
  4. 前記第二遷移本体が、前記下表面において、前記上表面におけるアルミニウム濃度よりも高いアルミニウム濃度を有する、請求項1に記載の半導体構造。
  5. 前記第一遷移モジュールの前記下方の中間層が、前記第一遷移本体の前記第二表面に重層する前記下表面を形成する、請求項1に記載の半導体構造。
  6. 非III族窒化物基板;
    歪吸収層;
    前記歪吸収層の上方の第一遷移本体であって、第一表面において第一の格子パラメータを有し、前記第一表面とは反対側の第二表面において前記第一の格子パラメータよりも高い第二の格子パラメータを有する第一遷移本体;
    前記第一遷移本体の前記第二表面に重層しかつ隣接する下表面においてより小さい格子パラメータを有し、上表面においてより大きい格子パラメータを有する第二遷移本体であって、
    前記第二遷移本体が、第一遷移モジュールおよび第二遷移モジュールを有し、前記第一および第二遷移モジュールの各々がAl Ga (1−x) Nで形成された下方の中間層、Al Ga (1−y) Nで形成された中間の中間層、およびAl Ga (1−z) Nで形成された上方の中間層を有し、ここで、X>Y>Zであり、前記第二遷移モジュールの前記下方の中間層が、前記第一遷移モジュールの前記上方の中間層上に直接形成されている、第二遷移本体;および、
    前記第二遷移本体の上方のIII族窒化物半導体層;
    を有する半導体構造であって、
    前記第一遷移本体および前記第二遷移本体が、前記半導体構造の歪みを減少させる、半導体構造。
  7. 前記歪吸収層が、窒化ケイ素系歪吸収層である、請求項6に記載の半導体構造。
  8. 前記第一表面が、前記第二表面のガリウム濃度よりも低いガリウム濃度を有する、請求項6に記載の半導体構造。
  9. 前記第二遷移本体が、前記下表面において、前記上表面におけるアルミニウム濃度よりも高いアルミニウム濃度を有する、請求項6に記載の半導体構造。
  10. 前記第一遷移モジュールの前記下方の中間層が、前記第一遷移本体の前記第二表面に重層する前記下表面を形成する、請求項6に記載の半導体構造。
  11. 前記第一遷移本体と前記歪吸収層との間に形成された窒化アルミニウム本体をさらに有する、請求項6に記載の半導体構造。
  12. 前記非III族窒化物基板が、IV族基板である、請求項6に記載の半導体構造。
  13. 基板;
    前記基板の上方の第一傾斜遷移本体であって、第一表面において第一の格子パラメータを有し、前記第一表面とは反対側の第二表面において前記第一の格子パラメータよりも高い第二の格子パラメータを有する第一傾斜遷移本体;
    前記第一傾斜遷移本体の前記第二表面に重層しかつ隣接する下表面においてより小さい格子パラメータを有し、上表面においてより大きい格子パラメータを有する第二遷移本体であって、
    Al Ga (1−x) Nで形成された下方の中間層、Al Ga (1−y) Nで形成された中間の中間層、およびAl Ga (1−z) Nで形成された上方の中間層(ここで、X>Y>Zである)を各々有する少なくとも2つの遷移モジュールを有し、前記第二遷移モジュールの前記下方の中間層が、前記第一遷移モジュールの前記上方の中間層上に直接形成されている、第二遷移本体;および、
    前記第二遷移本体の上方のIII族窒化物半導体層;
    を有する半導体構造であって、
    前記第一傾斜遷移本体および前記第二遷移本体が、前記半導体構造の歪みを減少させる、半導体構造。
  14. 前記少なくとも2つの遷移モジュールが、実質的に同じである、請求項13に記載の半導体構造。
  15. 前記少なくとも2つの遷移モジュールが異なる、請求項13に記載の半導体構造。
JP2012043950A 2011-03-03 2012-02-29 歪吸収中間層遷移モジュールを有するiii族窒化物半導体構造 Active JP5836158B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201161449046P 2011-03-03 2011-03-03
US61/449,046 2011-03-03
US13/405,180 US8957454B2 (en) 2011-03-03 2012-02-24 III-Nitride semiconductor structures with strain absorbing interlayer transition modules
US13/405,180 2012-02-24

Publications (2)

Publication Number Publication Date
JP2012191202A JP2012191202A (ja) 2012-10-04
JP5836158B2 true JP5836158B2 (ja) 2015-12-24

Family

ID=45768133

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012043950A Active JP5836158B2 (ja) 2011-03-03 2012-02-29 歪吸収中間層遷移モジュールを有するiii族窒化物半導体構造

Country Status (3)

Country Link
US (3) US8957454B2 (ja)
EP (1) EP2495753A3 (ja)
JP (1) JP5836158B2 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219058B2 (en) * 2010-03-01 2015-12-22 Infineon Technologies Americas Corp. Efficient high voltage switching circuits and monolithic integration of same
US8981380B2 (en) * 2010-03-01 2015-03-17 International Rectifier Corporation Monolithic integration of silicon and group III-V devices
US8742396B2 (en) * 2012-01-13 2014-06-03 Dowa Electronics Materials Co., Ltd. III nitride epitaxial substrate and deep ultraviolet light emitting device using the same
KR20140021746A (ko) * 2012-08-09 2014-02-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102002898B1 (ko) * 2012-09-04 2019-07-23 삼성전자 주식회사 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자
JP2014072431A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置
US10546949B2 (en) * 2012-12-26 2020-01-28 Agency For Science, Technology And Research Group III nitride based high electron mobility transistors
US10276749B2 (en) * 2013-01-09 2019-04-30 Sensor Electronic Technology, Inc. Ultraviolet reflective rough adhesive contact
US9768357B2 (en) * 2013-01-09 2017-09-19 Sensor Electronic Technology, Inc. Ultraviolet reflective rough adhesive contact
TWI657169B (zh) * 2013-04-22 2019-04-21 傲思丹度科技公司 半極性iii氮化物膜及製造該膜之材料及方法
TWI578564B (zh) * 2013-04-23 2017-04-11 晶元光電股份有限公司 光電元件
US9093511B2 (en) * 2013-07-17 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having high breakdown voltage and method of making the same
TWI574407B (zh) * 2013-08-16 2017-03-11 晶元光電股份有限公司 半導體功率元件
JP2015053328A (ja) * 2013-09-05 2015-03-19 富士通株式会社 半導体装置
US20150090180A1 (en) * 2013-09-27 2015-04-02 Ultratech, Inc. Epitaxial growth of compound semiconductors using lattice-tuned domain-matching epitaxy
JP2015070064A (ja) * 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法
US9673286B2 (en) 2013-12-02 2017-06-06 Infineon Technologies Americas Corp. Group III-V transistor with semiconductor field plate
US9343562B2 (en) 2013-12-06 2016-05-17 Infineon Technologies Americas Corp. Dual-gated group III-V merged transistor
TWI566430B (zh) * 2015-05-06 2017-01-11 嘉晶電子股份有限公司 氮化物半導體結構
WO2017100141A1 (en) * 2015-12-10 2017-06-15 IQE, plc Iii-nitride structures grown silicon substrates with increased compressive stress
JP2017157711A (ja) * 2016-03-02 2017-09-07 株式会社東芝 半導体装置
US10636899B2 (en) 2016-11-15 2020-04-28 Infineon Technologies Austria Ag High electron mobility transistor with graded back-barrier region
US10720520B2 (en) * 2017-06-21 2020-07-21 Infineon Technologies Austria Ag Method of controlling wafer bow in a type III-V semiconductor device
EP3598481A1 (en) 2018-07-16 2020-01-22 Infineon Technologies Austria AG Semiconductor wafer, semiconductor chip, semiconductor component and method of fabricating a semiconductor wafer
US11038023B2 (en) 2018-07-19 2021-06-15 Macom Technology Solutions Holdings, Inc. III-nitride material semiconductor structures on conductive silicon substrates
CN112750904B (zh) * 2019-10-30 2024-01-02 联华电子股份有限公司 具有应力松弛层的半导体元件

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192987A (en) 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
JP2000277441A (ja) * 1999-03-26 2000-10-06 Nagoya Kogyo Univ 半導体構造とそれを備えた半導体素子及び結晶成長方法
JP4282560B2 (ja) * 1999-11-26 2009-06-24 株式会社東芝 半導体基板の製造方法
US6610144B2 (en) 2000-07-21 2003-08-26 The Regents Of The University Of California Method to reduce the dislocation density in group III-nitride films
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
JP4296727B2 (ja) * 2001-07-06 2009-07-15 株式会社Sumco 半導体基板と電界効果型トランジスタ並びにSiGe層の形成方法及びこれを用いた歪みSi層の形成方法と電界効果型トランジスタの製造方法
US20030132433A1 (en) * 2002-01-15 2003-07-17 Piner Edwin L. Semiconductor structures including a gallium nitride material component and a silicon germanium component
US7112830B2 (en) 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
JP4306266B2 (ja) * 2003-02-04 2009-07-29 株式会社Sumco 半導体基板の製造方法
JP3967695B2 (ja) * 2003-08-27 2007-08-29 株式会社東芝 歪み緩和SiGe基板の製造方法
US7382001B2 (en) 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
US7339205B2 (en) * 2004-06-28 2008-03-04 Nitronex Corporation Gallium nitride materials and methods associated with the same
SG124417A1 (en) 2005-02-02 2006-08-30 Agency Science Tech & Res Method and structure for fabricating III-V nitridelayers on silicon substrates
US7365374B2 (en) * 2005-05-03 2008-04-29 Nitronex Corporation Gallium nitride material structures including substrates and methods associated with the same
US7759699B2 (en) 2005-07-06 2010-07-20 International Rectifier Corporation III-nitride enhancement mode devices
US8183595B2 (en) 2005-07-29 2012-05-22 International Rectifier Corporation Normally off III-nitride semiconductor device having a programmable gate
US8482035B2 (en) 2005-07-29 2013-07-09 International Rectifier Corporation Enhancement mode III-nitride transistors with single gate Dielectric structure
US9157169B2 (en) 2005-09-14 2015-10-13 International Rectifier Corporation Process for manufacture of super lattice using alternating high and low temperature layers to block parasitic current path
JP2007194336A (ja) * 2006-01-18 2007-08-02 Sumco Corp 半導体ウェーハの製造方法
JP5116977B2 (ja) 2006-02-17 2013-01-09 古河電気工業株式会社 半導体素子
US7608526B2 (en) * 2006-07-24 2009-10-27 Asm America, Inc. Strained layers within semiconductor buffer structures
US7598108B2 (en) 2007-07-06 2009-10-06 Sharp Laboratories Of America, Inc. Gallium nitride-on-silicon interface using multiple aluminum compound buffer layers
US8791503B2 (en) 2007-09-18 2014-07-29 International Rectifier Corporation III-nitride semiconductor device with reduced electric field between gate and drain and process for its manufacture
US7745849B2 (en) 2007-09-20 2010-06-29 International Rectifier Corporation Enhancement mode III-nitride semiconductor device with reduced electric field between the gate and the drain
JP4592742B2 (ja) * 2007-12-27 2010-12-08 Dowaエレクトロニクス株式会社 半導体材料、半導体材料の製造方法及び半導体素子
JP4605291B2 (ja) * 2008-06-03 2011-01-05 住友電気工業株式会社 AlxGa(1−x)As基板、赤外LED用のエピタキシャルウエハ、赤外LED、AlxGa(1−x)As基板の製造方法、赤外LED用のエピタキシャルウエハの製造方法および赤外LEDの製造方法
US8350296B2 (en) 2008-08-21 2013-01-08 International Rectifier Corporation Enhancement mode III-nitride device with floating gate and process for its manufacture
US7902009B2 (en) * 2008-12-11 2011-03-08 Intel Corporation Graded high germanium compound films for strained semiconductor devices
JP5477685B2 (ja) * 2009-03-19 2014-04-23 サンケン電気株式会社 半導体ウェーハ及び半導体素子及びその製造方法
JP5572976B2 (ja) * 2009-03-26 2014-08-20 サンケン電気株式会社 半導体装置
JP5631034B2 (ja) * 2009-03-27 2014-11-26 コバレントマテリアル株式会社 窒化物半導体エピタキシャル基板
JP5473445B2 (ja) * 2009-07-17 2014-04-16 シャープ株式会社 エピタキシャルウェハ
US8575660B2 (en) 2009-10-14 2013-11-05 International Rectifier Corporation Group III-V semiconductor device with strain-relieving interlayers
US8269259B2 (en) 2009-12-07 2012-09-18 International Rectifier Corporation Gated AlGaN/GaN heterojunction Schottky device
US9105703B2 (en) 2010-03-22 2015-08-11 International Rectifier Corporation Programmable III-nitride transistor with aluminum-doped gate
US20120153351A1 (en) 2010-12-21 2012-06-21 International Rectifier Corporation Stress modulated group III-V semiconductor device and related method

Also Published As

Publication number Publication date
EP2495753A3 (en) 2014-07-02
US20180083106A1 (en) 2018-03-22
US8957454B2 (en) 2015-02-17
EP2495753A2 (en) 2012-09-05
US20120223365A1 (en) 2012-09-06
US20150155357A1 (en) 2015-06-04
US9837495B2 (en) 2017-12-05
US10269903B2 (en) 2019-04-23
JP2012191202A (ja) 2012-10-04

Similar Documents

Publication Publication Date Title
JP5836158B2 (ja) 歪吸収中間層遷移モジュールを有するiii族窒化物半導体構造
US9685323B2 (en) Buffer layer structures suited for III-nitride devices with foreign substrates
EP2538434B1 (en) Epitaxial substrate and method for producing same
JP5492984B2 (ja) エピタキシャル基板およびエピタキシャル基板の製造方法
EP2538435B1 (en) Epitaxial substrate and method for producing same
JP5133927B2 (ja) 化合物半導体基板
US20130026486A1 (en) Epitaxial substrate and method for manufacturing epitaxial substrate
WO2013125126A1 (ja) 半導体素子および半導体素子の製造方法
US8969880B2 (en) Epitaxial substrate and method for manufacturing epitaxial substrate
US20120126239A1 (en) Layer structures for controlling stress of heteroepitaxially grown iii-nitride layers
US20140001438A1 (en) Semiconductor devices and methods of manufacturing the same
WO2011136052A1 (ja) エピタキシャル基板およびエピタキシャル基板の製造方法
CN110544716B (zh) Iii-n半导体结构及形成iii-n半导体结构的方法
JP6138974B2 (ja) 半導体基板
US8994032B2 (en) III-N material grown on ErAIN buffer on Si substrate
JP5824814B2 (ja) 半導体ウエーハ及び半導体素子及びその製造方法
US9401420B2 (en) Semiconductor device
JP2015103665A (ja) 窒化物半導体エピタキシャルウエハおよび窒化物半導体

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130924

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131122

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131127

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140123

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140128

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140221

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140902

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20141120

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20141126

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20141222

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150407

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150805

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150812

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151027

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151102

R150 Certificate of patent or registration of utility model

Ref document number: 5836158

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250