TWI578564B - 光電元件 - Google Patents

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TWI578564B TW102114540A TW102114540A TWI578564B TW I578564 B TWI578564 B TW I578564B TW 102114540 A TW102114540 A TW 102114540A TW 102114540 A TW102114540 A TW 102114540A TW I578564 B TWI578564 B TW I578564B
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Description

光電元件
本發明係關於一光電元件，尤其是一具有漸變晶格常數之緩衝層的光電元件。
第1圖係習知之一光電元件1之結構剖面圖，如第1圖所示，光電元件1包含一基板11及複數個半導體層10、12、14、16、18位於基板11上，其中複數個半導體層10、12、14、16、18係依序成長於基板11上，且由半導體層10往半導體層18之一厚度方向上，複數個半導體層10、12、14、16、18之晶格常數係逐漸變小。當具有較小晶格常數之半導體層，例如半導體層12，成長於具有較大晶格常數之半導體層上時，例如半導體層10，半導體層10與半導體層12之間會產生一伸張應力(tensile strain)，此伸張應力不易在半導體層10與半導體層12之間釋放。接續半導體層10與半導體層12之後，當半導體層14、16、18成長於半導體層12上時，此伸張應力會持續累積於光電元件1中，因而造成缺陷或差排產生。第2圖係習知之光電元件1之SEM剖面圖。當複數個半導體層10、12、14、16、18依序成長於基板11上時，此伸張應力會造成大量的缺陷或差排產生，且此缺陷或差排，如第2圖中標示y之處，沿著半導體層之厚度方向，如第2圖中箭頭標示Y之方向，持續累積。
一光電元件，包含一第一半導體層具有一第一晶格 常數；一第二半導體層具有一第二晶格常數，其中第二晶格常數小於第一晶格常數；及一第一緩衝層位於第一半導體層與第二半導體層之間，其中第一緩衝層於靠近第二半導體層之一側之一晶格常數小於第二晶格常數。
1、2‧‧‧光電元件
11、20‧‧‧基板
21‧‧‧半導體疊層
10、211‧‧‧第一半導體層
212‧‧‧第一緩衝層
12、213‧‧‧第二半導體層
214‧‧‧第二緩衝層
14、215‧‧‧第三半導體層
14、216‧‧‧第三緩衝層
16、217‧‧‧第四半導體層
18‧‧‧第五半導體層
第1圖係習知之光電元件。
第2圖係習知之光電元件之SEM剖面圖。
第3圖係本發明一實施例之一光電元件。
第4圖係本發明第一實施例之一光電元件於一厚度方向上之銦含量分佈情形。
第5圖係本發明第二實施例之一光電元件於一厚度方向上之銦含量分佈情形。
第6圖係本發明第三實施例之一光電元件於一厚度方向上之銦含量分佈情形。
第7圖係本發明一實施例之一光電元件之SEM剖面圖。
為了使本發明之敘述更加詳盡與完備，請參照下列描述並配合第3圖之圖示。依據本發明一實施例之一光電元件2之結構剖面圖，如第3圖所示，光電元件2包含一基板20及一半導體疊層21位於基板20上，其中半導體疊層21可以為發光二極體磊晶疊層及/或太陽能電池磊晶疊層，基板20可用以承載及/或成長半導體疊層21。半導體疊層21包含複數個半導體層。具體而言，半導體疊層21可包含一第一半導體層211具有一第一晶格常數；一第二半導體層213具有一第二晶格常數；一第三半導體層215具有一第三晶格常數；及一第四半導體層217具有一第四晶格常數。半導體疊層21包含的半導體層數目並不以上述為限制。
半導體疊層21包含一緩衝層位於兩相鄰的半導體層間。具體而言，半導體疊層21包含一第一緩衝層212位於第一半導體層211與第二半導體層213之間；一第二緩衝層214位於第二半導體層213與第三半導體層215之間；及一第三緩衝層216位於第三半導體層215與第四半導體層217之間。各緩衝層具有一晶格常數。具體而言，第一緩衝層212具有一第一緩衝層晶格常數，第二緩衝層214具有一第二緩衝層晶格常數，第三緩衝層216具有一第三緩衝層晶格常數。
半導體疊層21之材料包含Ⅲ-V族半導體材料，例如可包含一種以上之元素選自砷(As)、鎵(Ga)、鋁(Al)、銦(In)、磷(P)、氮(N)所構成之群組。形成半導體疊層21的方法沒有特別限制，除了有機金屬化學氣相沉積法(MOCVD)，亦可使用分子束磊晶(MBE)，氫化物氣相沉積法(HVPE)，蒸鍍法或離子電鍍方法。
光電元件2之基板20位於靠近第一半導體層211之一側，基板20之材料包含無機材料或Ⅲ-V族半導體材料。無機材料包含碳化矽(SiC)、藍寶石(sapphire)、鋁酸鋰(LiAlO2)、氧化鋅(ZnO)、玻璃或石英。Ⅲ-V族半導體材料包含磷化銦(InP)、磷化鎵(GaP)、氮化鎵(GaN)、氮化鋁(AlN)材料或鍺(Ge)。
於半導體疊層21之磊晶成長過程中，第一半導體層211、第二半導體層213、第三半導體層215及第四半導體層217可藉由調整各半導體層211、213、215、217之Ⅲ-V族半導體材料中元素的含量，例如銦，來改變其晶格常數，但不以銦為限制，其他ⅢA族元素，例如鋁，或是VA族元素，例如磷或砷，亦可用來改變各半導體層之晶格常數。於本發明之一實施例中，半導體疊層21之材料包含InxGa1-xP，各半導體層可藉由調整銦的含量來改變各半導體層之晶格常數，具體而言，銦含量越高，晶格常數越大，反之，銦含量越低，晶格常數越小。於本發明之另一實施例中，半導體疊層21之材料可包含GaAsyP1-y，各半導體層可藉 由調整砷的含量來改變各半導體層之晶格常數，砷含量越高，晶格常數越大，反之，砷含量越低，晶格常數越小。相對的，各半導體層亦可藉由調整磷的含量來改變各半導體層之晶格常數，磷含量越高，晶格常數越小，反之，磷含量越低，晶格常數越大。
本發明第4圖至第6圖係以半導體疊層21之材料包含InxGa1-xP為例來敘述本發明，但不以此為限制，其他Ⅲ-V族半導體材料亦可應用於本發明。
第4圖係本發明第一實施例之光電元件2之半導體疊層21於一厚度方向上之銦含量分佈情形。第一半導體層211具有一第一銦含量，第二半導體層213具有一第二銦含量，第三半導體層215具有一第三銦含量，及一第四半導體層217具有一第四銦含量。各半導體層中所含的銦含量與各半導體層之晶格常數成一正比例關係。本實施例之第一半導體層211的材料可為In0.5Ga0.5P，第一銦含量約為50%，由第一半導體層211往第四半導體層217之厚度方向上，銦含量逐漸減少，於靠近第四半導體層217之一側的半導體層的材料可為In0.3Ga0.7P，銦含量約為30%。從第一半導體層211往第四半導體層217之厚度方向上，各半導體層211、213、215、217之銦含量可為一梯度變化，如第4圖所示，或一連續變化(圖未示)。但各半導體層211、213、215、217之銦含量並不以上述為限制。
基於上述，由第一半導體層211往第四半導體層217之厚度方向上，當各半導體層InxGa1-xP之銦含量逐漸減少，各半導體層之晶格常數亦逐漸變小。具體而言，當第二半導體層213之第二銦含量小於第一半導體層211之第一銦含量時，第二半導體層213之第二晶格常數小於第一半導體層211之第一晶格常數。同理，第三半導體層215之第三銦含量小於第二半導體層213之第二銦含量時，第三半導體層215之第三晶格常數小於第二半導體層213之第二晶格常數；第四半導體層217之第四銦含量小於第三半導體層215之第三銦含量時，第四半導體層217之第四晶格常數小於第三半導體層215之第三晶格常數。
如第4圖所示，兩相鄰的半導體層間包含一緩衝層。在由第一半導體層211往第四半導體層217之厚度方向上，當各半導體層InxGa1-xP之銦含量逐漸減少時，各緩衝層InxGa1-xP的銦含量亦逐漸減少。具體而言，靠近第一半導體層211之一側的緩衝層的銦含量，例如第一緩衝層212的銦含量，高於靠近第四半導體層217之一側的緩衝層的銦含量，例如第三緩衝層216的銦含量。各緩衝層間之銦含量變化為一漸變變化，此漸變變化可為一梯度變化，如第4圖所示，或一連續變化(圖未示)，但各緩衝層之銦含量並不以圖示為限制。
如第4圖所示，位於兩相鄰半導體層間之緩衝層的銦含量低於相鄰兩側半導體層之銦含量。以第一緩衝層212為例，第一緩衝層212的銦含量低於第一半導體層211之銦含量和第二半導體層213之之銦含量。
由於緩衝層之晶格常數與銦含量成一正比例關係。當緩衝層之銦含量減少，其對應之晶格常數亦變小。各緩衝層212、214、216之各晶格常數從第一半導體層211往第四半導體層217之厚度方向上為一漸變變化，此漸變變化可為一梯度變化，或一連續變化，但並不以此為限制。位於兩相鄰的半導體層間之緩衝層之晶格常數小於兩相鄰半導體層之晶格常數。以緩衝層212、214為例，第一緩衝層212之第一緩衝層晶格常數小於第一半導體層211之第一晶格常數及第二半導體層213之第二晶格常數。第二緩衝層214之第二緩衝層晶格常數小於第二半導體層213之第二晶格常數及第三半導體層215之第三晶格常數。第二緩衝層214之第二緩衝層晶格常數小於第一緩衝層212之第一緩衝層晶格常數。
第5圖係本發明第二實施例之光電元件2於一厚度方向上之銦含量分佈情形，本實施例與上述實施例相同的地方在此不再贅述。本實施例與上述實施例差異之處主要是位於各半導體層211、213、215、217之間的各緩衝層212、214、216之銦含量為一漸變銦含量，相對的，其晶格常數為一漸變晶格常數。
如第5圖所示，以第一緩衝層212為例，在由第一半導體層211往第二半導體層213之厚度方向上，第一緩衝層212之銦含量呈一漸變變化。第一緩衝層212於靠近第一半導體層211之一側之銦含量等於或小於第一半導體層211之第一銦含量，於靠近第二半導體層213之一側之銦含量小於第二半導體層213之第二銦含量。
由於銦含量與晶格常數成一正比例關係，當緩衝層的銦含量為一漸變變化時，緩衝層的晶格常數亦呈一漸變變化。以第一緩衝層212為例，第一緩衝層212之第一緩衝層晶格常數在從第一半導體層211往第二半導體層213之一厚度方向上，為一連續變化，但並不以此為限制。於另一實施例中，第一緩衝層晶格常數可為一梯度變化。具體而言，第一緩衝層212於靠近第一半導體層211之一側的緩衝層晶格常數等於或小於第一半導體層211之第一晶格常數，於靠近第二半導體層213之一側的晶格常數小於第二半導體層213之第二晶格常數。於一實施例中，第一緩衝層212於靠近第二半導體層213之一側的緩衝層晶格常數與第二半導體層213之第二晶格常數至少相差0.3%以上。
第6圖係本發明第三實施例之光電元件2於一厚度方向上之銦含量分佈情形，其中與上述實施例相同的地方在此不再贅述。如第6圖所示，除了各緩衝層212、214、216之銦含量呈一漸變變化外，位於第一緩衝層212與第三緩衝層216間的各半導體層213、215之銦含量亦呈一漸變變化，其中漸變變化可為一連續變化，如第6圖所示，或一梯度變化(圖未示)。
如第6圖所示，半導體疊層21中除了最外側的第一半導體層211及第四半導體層217，各緩衝層212、214、216及位於緩衝層之間的各半導體層213、215，其相接觸之處係由具有較低銦含量之一側與具有較高銦含量之一側相接，形成一鋸齒狀變化。整體而言，各緩衝層212、214、216之平均銦含量在厚度方向上逐漸減少，位於緩衝層之間的各半導體層213、215之平均銦 含量在厚度方向上亦逐漸減少。
對應於銦含量的變化，各緩衝層212、214、216及位於緩衝層之間的各半導體層213、215，其相接觸之處係由具有低晶格常數之一側與具有高晶格常數之一側相接，形成一鋸齒狀變化，其中相接觸之處的晶格常數至少相差0.3%以上。整體而言，各緩衝層212、214、216之平均晶格常數在厚度方向上逐漸減少，位於緩衝層之間的各半導體層213、215之平均晶格常數在厚度方向上亦逐漸減少。
基於上述，當第一緩衝層212之第一緩衝層晶格常數小於第一半導體層211之第一晶格常數時，且第一緩衝層212成長於第一半導體層211上，第一半導體層211與第一緩衝層212之間具有一伸張應力(tensile strain)。當第一緩衝層212之第一緩衝層晶格常數小於第二半導體層213之第二晶格常數時，且第二半導體層213成長於第一緩衝層212上，第二半導體層213與第一緩衝層212之間具有一壓縮應力(compress strain)。藉由第二半導體層213與第一緩衝層212之間的壓縮應力消除第一半導體層211與第一緩衝層212之間的伸張應力，使兩相鄰半導體層，例如第一半導體層211與第二半導體層213，之間的應力釋放，減少光電元件2中缺陷或差排的產生。第7圖顯示依本發明一實施例之光電元件2之SEM剖面圖。相鄰半導體層之間的缺陷或差排被侷限於一處，如第7圖中標示x之處，此缺陷或差排不會沿著半導體層之厚度方向，如第7圖中箭頭標示X之方向，持續往上累積。
以上各圖式與說明雖僅分別對應特定實施例，然而，各個實施例中所說明或揭露之元件、實施方式、設計準則、及技術原理除在彼此顯相衝突、矛盾、或難以共同實施之外，吾人當可依其所需任意參照、交換、搭配、協調、或合併。
雖然本發明已說明如上，然其並非用以限制本發明之範圍、實施順序、或使用之材料與製程方法。對於本發明所作之各種修飾與變更，皆不脫本發明之精神與範圍。
2‧‧‧光電元件
20‧‧‧基板
21‧‧‧半導體疊層
211‧‧‧第一半導體層
212‧‧‧第一緩衝層
213‧‧‧第二半導體層
214‧‧‧第二緩衝層
215‧‧‧第三半導體層
216‧‧‧第三緩衝層
217‧‧‧第四半導體層

Claims (10)

  1. 一光電元件，包含：一第一半導體層具有一第一晶格常數；一第二半導體層具有一第二晶格常數，其中該第二晶格常數小於該第一晶格常數；及一第一緩衝層位於該第一半導體層與該第二半導體層之間，其中該第一緩衝層與該第二半導體層直接接觸之一側的一晶格常數小於該第二晶格常數。
  2. 如申請專利範圍第1項所述之光電元件，其中該第一緩衝層於靠近該第一半導體層之一側之一晶格常數等於或小於該第一晶格常數。
  3. 如申請專利範圍第1項所述之光電元件，其中該第一緩衝層於靠近該第二半導體層之一側之該晶格常數與該第二晶格常數至少相差0.3%以上。
  4. 如申請專利範圍第2項所述之光電元件，其中該第一緩衝層具有一漸變晶格常數。
  5. 如申請專利範圍第4項所述之光電元件，其中該漸變晶格常數在從該第一半導體層往該第二半導體層之一厚度方向上，為一連續減少或一梯度減少。
  6. 如申請專利範圍第1項所述之光電元件，其中該第一半導體層包含一第一元素具有一第一含量，該第二半導體層包含該第一元素具有一第二含量，該第一含量不同於該第二含量，其中該第一元素包含ⅢA族或是VA族元素。
  7. 如申請專利範圍第6項所述之光電元件，其中該第一緩衝層包含該第一元素具有一漸變含量，該漸變含量在從該第一半導體層往該第二半導體層之一厚度方向上為一連續變化或一梯度變化。
  8. 如申請專利範圍第1項所述之光電元件，其中該第一半導體層與該第一緩衝層之間具有一伸張應力，該第二半導體層與該第一緩衝層之間具有一壓縮應力。
  9. 如申請專利範圍第1項所述之光電元件，更包含一成長基板，該第一半導體層、該第一緩衝層及該第二半導體層係依序成長於該成長基板上。
  10. 如申請專利範圍第1項所述之光電元件，更包含具有一第三晶格常數之一第三半導體層及位於該第二半導體層與該第三半導體層之間之一第二緩衝層，其中該第三緩衝層於靠近該第三半導體層之一側之一晶格常數小於該第三晶格常數。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017119235A1 (ja) * 2016-01-06 2018-11-08 シャープ株式会社 Ｉｉｉ−ｖ族化合物半導体太陽電池、ｉｉｉ−ｖ族化合物半導体太陽電池の製造方法、および人工衛星
CA3196478A1 (en) * 2020-10-23 2022-04-28 Alexandre W. WALKER Semiconductor devices with graded interface regions

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI224872B (en) * 2003-03-17 2004-12-01 Vtera Technology Inc White light-emitting diode and its manufacturing method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100229926A1 (en) * 2009-03-10 2010-09-16 Emcore Solar Power, Inc. Four Junction Inverted Metamorphic Multijunction Solar Cell with a Single Metamorphic Layer
US8088991B2 (en) * 2008-07-25 2012-01-03 Hewlett-Packard Development Company, L.P. Three-terminal two-junction photovoltaic cells and method of use
US20110220190A1 (en) * 2010-03-12 2011-09-15 Lee Rong-Ren Solar cell having a graded buffer layer
US8957454B2 (en) * 2011-03-03 2015-02-17 International Rectifier Corporation III-Nitride semiconductor structures with strain absorbing interlayer transition modules
US8828813B2 (en) * 2012-04-13 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement channels
US9559237B2 (en) * 2013-04-10 2017-01-31 The Boeing Company Optoelectric devices comprising hybrid metamorphic buffer layers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI224872B (en) * 2003-03-17 2004-12-01 Vtera Technology Inc White light-emitting diode and its manufacturing method

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