KR20140021746A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 개시된다.
개시된 반도체 소자는 제1질화물 반도체층, 상기 제1질화물 반도체층 상에 구비된 마스크층, 상기 마스크층의 패턴에 따라 수평 성장에 의해 합체되어 형성된 합체층을 포함하고, 상기 합체층 내부에 적어도 하나의 삽입층을 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
크랙을 감소시킨 반도체 소자 및 그 제조 방법에 관한 것이다.
질화물계 반도체 소자를 형성하기 위한 기판으로 사파이어가 많이 사용된다. 하지만, 사파이어 기판은 가격이 비싸고, 단단해서 칩 제작에 어려움이 있으며, 전기 전도성이 낮다. 그리고, 사파이어 기판을 대구경으로 에피 성장 시에, 낮은 열 전도도로 인해 고온에서 기판 자체의 휨 현상이 발생하여 대면적으로 제작하는 것이 어렵다. 이러한 한계를 극복하기 위해, 사파이어 기판 대신 실리콘 기판을 활용한 질화물계 반도체 소자의 개발이 이루어지고 있다. 실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 질화물 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 대구경의 박막 성장이 가능하다. 그러나, 실리콘 기판에 질화물 박막을 성장시 기판과 박막 사이의 격자 상수 불일치로 인해 결함 밀도(dislocation density)가 커지고, 열팽창 계수의 불일치로 인해 크랙이 발생된다. 따라서, 결함 밀도를 감소시키기 위한 방법과 크랙 방지를 위한 방법이 많이 연구되고 있다. 하지만, 결함 밀도를 감소시키면 부수적으로 인장 응력(tensile stress)이 생성되어 결함 밀도는 감소하는 반면 크랙 발생이 증가되거나, 반대로 크랙은 감소되었으나 결함 밀도는 증가되는 양상이 나타난다.
실리콘 기판 위에 GaN 박막을 성장시 성장 온도에서 상온으로 냉각시 열팽창 계수의 차이에 의해 발생하는 인장 응력을 보상해 주기 위해 성장 중에 압축 응력이 걸리도록 성장한다. 실리콘 기판에서 결함 밀도를 줄이기 위해 사파이어 기판에서 성장하는 방법의 하나인 LT-GaN 박막 성장 후 아일랜드 성장 방법을 많이 사용한다. 그런데, 아일랜드 성장 방법은 아일랜드들이 서로 병합(merge)되는 과정에서 추가적으로 인장 응력이 발생하여 크랙에 취약하게 된다.
본 발명의 실시예들은 크랙을 감소시킬 수 있는 반도체 소자를 제공한다.
본 발명의 실시예들은 크랙을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자는, 제1질화물 반도체층; 상기 제1질화물 반도체층 상에 구비된 마스크층; 상기 마스크층의 패턴에 따라 성장하다가 합체되어 형성된 것으로, 비평탄 상부면을 가진 제1 합체층; 상기 제1합체층 상의 삽입층; 상기 삽입층 상의 제2합체층; 및 상기 제2합체층 상의 질화물 적층체;를 포함할 수 있다.
상기 마스크층은 실리콘질화물 또는 마그네슘질화물(MgNx)을 포함할 수 있다.
상기 제1합체층과 제2합체층은 질화물 반도체로 형성될 수 있다.
상기 제1합체층과 제2합체층은 갈륨을 함유한 질화물로 형성될 수 있다
상기 제1합체층과 제2합체층은 AlxInyGa1-x-yN(0≤x,y≤1, x+y<1)로 형성될 수 있다.
상기 삽입층은 Alx0Iny0Ga1 -x0- y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2) 초격자로 이루어진 그룹으로부터 선택된 어느 하나로 이루어질 수 있다.
상기 삽입층이 압축 응력을 발생시킬 수 있다.
상기 비평탄 상부면이 합체가 완료되기 전에 형성될 수 있다.
상기 제1질화물 반도체층 하부에 적어도 하나의 버퍼층을 포함할 수 있다.
상기 적어도 하나의 버퍼층은 AlN, AlGaN, 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1,x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성될 수 있다.
상기 적어도 하나의 버퍼층 하부에 핵성장층을 더 포함할 수 있다.
상기 핵성장층은 AlN로 형성될 수 있다.
상기 핵성장층 하부에 기판을 더 포함할 수 있다.
상기 기판은 실리콘 기판 또는 실리콘 카바이드 기판을 포함할 수 있다.
상기 제2합체층과 질화물 적층체 사이에 삽입층과 합체층이 적어도 한 쌍 이상 더 구비될 수 있다.
상기 제2합체층과 질화물 적층체 사이에 중간층을 포함할 수 있다.
상기 중간층은 Alx0Iny0Ga1 -x0- y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2) 초격자로 이루어진 그룹으로부터 선택된 어느 하나로 이루어질 수 있다.
상기 질화물 적층체는 복수 개의 질화물 반도체층과 상기 복수 개의 질화물 반도체층 사이에 구비된 적어도 하나의 중간층을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 제조 방법은, 기판 상에 제1질화물 반도체층을 형성하는 단계; 상기 제1질화물 반도체층 상에 마스크층을 형성하는 단계; 상기 마스크층의 패턴에 따라 제1합체층을 형성하는 단계; 상기 제1합체층의 합체가 완료되기 전에 합체를 중단하여 비평탄 상부면을 형성하는 단계; 상기 비평탄 상부면 상에 삽입층을 형성하는 단계; 상기 삽입층 상에 제2합체층을 형성하는 단계; 및 상기 제2합체층 상에 질화물 적층체를 형성하는 단계;를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 마스크층의 패턴에 따라 수평 성장에 의해 합체되어 형성된 합체층 내부에 적어도 하나의 삽입층을 포함하여 압축 응력을 생성함으로써 인장 응력으로 인한 크랙을 감소 또는 방지할 수 있다.
도 1a는 본 발명의 일실시예에 따른 반도체 소자를 개략적으로 나타낸 것이다.
도 1b는 도 1a에 도시된 반도체 소자의 성장 과정에서 나타나는 구조를 나타낸 것이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 것이다.
도 3은 도 1에 도시된 반도체 소자에 중간층이 추가된 예를 도시한 것이다.
도 4는 도 3에 도시된 반도체 소자의 질화물 적층체를 예시적으로 보인 것이다.
도 5는 도 1a에 도시된 반도체 소자에 기판을 포함한 다른 층이 부가된 예를 도시한 것이다.
도 6은 본 발명의 구체적인 실시예에 따른 반도체 소자의 층구조를 나타낸 것이다.
도 7은 도 6에 도시된 반도체 소자의 일부 단면 SEM(scanning electron microscope) 이미지를 나타낸 것이다.
도 8은 도 6에 도시된 반도체 소자와 비교하기 위한 비교예를 도시한 것이다.
도 9는 도 6에 도시된 반도체 소자와 도 8에 도시된 비교예의 곡률과 반사율을 비교하여 나타낸 것이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자와 삽입층이 없는 비교예에 대해 micro-Raman 분석법을 통해 응력 분포를 측정한 결과를 나타낸 것이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자와 삽입층이 없는 비교예에 대해 GaN 박막의 델타 보우잉(bowing)과 최대 크랙 길이를 나타낸 것이다.
도 12 내지 18은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것이다.
이하, 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시한 것이다. 본 발명의 실시예에 따른 반도체 소자는 제1 질화물 반도체층(17)과, 상기 제1 질화물 반도체층(17) 상의 마스크층(20)을 포함하고, 상기 마스크층(20) 상의 제1 합체층(23)을 포함할 수 있다. 제1합체층(23)은 상기 마스크층(20)의 패턴에 따라 수평 성장하여 형성될 수 있다. 마스크층(20)은 MOCVD 내에서 랜덤하게 분포될 수 있으며, 도면에서는 설명의 편의상 규칙적인 패턴을 가지는 것으로 도시되었다.
상기 마스크층(20)은 실리콘질화물(SiNx) 또는 마그네슘질화물(MgNx)로 형성될 수 있다. 예를 들어, SiH4(silane)과 암모니아 가스를 이용하여 SiNx 마스크층을 형성할 수 있다. 도 1b는 마스크층(20)에 의해 제1합체층(23)이 형성되는 과정을 개략적으로 도시한 것이다. 상기 마스크층(20)은 상기 제1 질화물 반도체층(17)을 부분적으로 덮는 마스킹 영역(21a)과, 부분적으로 노출시키는 오픈 영역(21b)을 포함하는 패턴(21)을 가질 수 있다. 상기 마스크층(20)이 상기 제1질화물 반도체층(17)을 덮는 정도에 따라 제1 질화물 반도체층이 노출되는 영역이 결정되고, 그 위에서 성장되는 아일랜드(22)의 성장 형태가 달라질 수 있다. 예를 들어, SiNx의 마스킹 영역을 증가시켜 노출되는 상기 제1 질화물 반도체층의 면적을 감소시킬 경우, 상기 마스크층 상에 성장될 초기 아일랜드의 밀도는 감소하는 반면, 상대적으로 합체되는(coalescence) 아일랜드의 크기가 커질 수 있다. 이 경우 합체(coalescence)되는 층의 두께 또한 증가될 수 있다.
상기 제1합체층(23)은 질화물 반도체로 형성될 수 있다. 마스크층의 패턴에 따라 오픈 영역(21b) 위로 아일랜드(22)가 형성되고, 상기 아일랜드(22)가 측면 성장하면서 합체되어 제1합체층(23)이 형성될 수 있다. 제1합체층(23)은 합체가 완료되기 전에 성장이 중단되어 비평탄 상부면(23a)을 가질 수 있다.
상기 비평판 상부면(23a) 상에 삽입층(25)이 구비되고, 상기 삽입층(25) 상에 제2합체층(28)이 구비되며, 상기 제2합체층(28) 상에 적어도 하나의 질화물 반도체층을 포함하는 질화물 적층체(35)가 구비될 수 있다.
삽입층(25)은 제1합체층(23)과 제2합체층(28) 사이에 구비되어 압축 응력을 생성할 수 있다. 삽입층(25)은 Alx0Iny0Ga1 -x0- y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1 -x- yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2) 초격자로 이루어진 그룹으로부터 선택된 어느 하나로 형성될 수 있다.
상기 제2합체층(28)은 상기 삽입층(25) 상에서 합체가 완료될 때까지 성장될수 있다. 제2합체층(28)은 합체가 완전히 이루어져 평탄한 상부면을 가질 수 있다. 그리고, 평탄해진 제2합체층(28) 상에 질화물 적층체(35)가 형성될 수 있다.
도 1에서는 제1합체층(23)과 제2합체층(28) 사이에 삽입층이 하나 구비된 예를 도시하고 있다. 하지만, 삽입층의 개수가 여기에 한정되는 것은 아니고, 도 2에 도시된 바와 같이 제1합체층(23), 삽입층(25), 제2합체층(28)이 적층되고, 제2합체층(28) 상에 다른 삽입층(29) 및 다른 삽입층(29) 위에 제3합체층(30)이 더 구비될 수 있다. 도 2에서의 제2합체층(28)은 합체가 완료되지 않은 상태일 수 있으며, 이 경우 제2합체층(28)은 비평탄 상부면을 가질 수 있다. 이와 같이 본 발명의 실시예에 따른 반도체 소자는 3개 이상의 합체층을 포함하고, 각각의 합체층 사이에 삽입층이 구비될 수 있다. 제1, 제2 및 제3 합체층(23)(28)(30)은 질화물 반도체로 형성될 수 있으며 예를 들어, 갈륨을 함유하는 질화물로 형성될 수 있다. 제1, 제2 및 제3 합체층(23)(28)(30)은 AlxInyGa1-x-yN(0≤x,y≤1, x+y<1)으로 형성될 수 있다. 예를 들어, 제1, 제2 및 제3 합체층(23)(28)(30)은 GaN, InGaN, 또는 AlInGaN 중 어느 하나를 포함하는 물질로 형성될 수 있다.
도 3은 도 1과 비교할 때, 상기 제2 합체층(28)과 질화물 적층체(35) 사이에 중간층(32)이 더 구비된 예를 도시한 것이다. 중간층(32)은 상기 질화물 적층체(35)에 의한 상대적인 인장 응력을 보상함으로써, 질화물 적층체(35)의 성장시 인장 응력에 의한 크랙 발생을 감소시킬 수 있다. 중간층(32)은 예를 들어, Alx0Iny0Ga1 -x0- y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1 -x- yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2) 초격자로 이루어진 그룹으로부터 선택된 어느 하나로 형성될 수 있다.
상기 질화물 적층체(35)는 적어도 하나의 질화물 반도체층을 포함할 수 있다. 적어도 하나의 질화물 반도체층은 예를 들어, 갈륨을 함유하는 질화물로 형성될 수 있다. 상기 적어도 하나의 질화물 반도체층은 AlxInyGa1-x-yN(0≤x,y≤1, x+y<1)으로 형성될 수 있다. 예를 들어, 상기 적어도 하나의 질화물 반도체층은 GaN, InGaN, 또는 AlInGaN 중 어느 하나를 포함하는 물질로 형성될 수 있다. 또는, 상기 적어도 하나의 질화물 반도체층은 알루미늄을 포함하지 않는 질화물로 형성될 수 있다. 그리고, 상기 질화물 적층체(35)가 복수 개의 질화물 반도체층을 포함하는 경우, 복수 개의 질화물 반도체층 사이에 중간층이 더 배치될 수 있다.
예를 들어, 도 4에 도시된 바와 같이 질화물 적층체(35)가 제2 질화물 반도체층(36), 중간층(38) 및 제3 질화물 반도체층(40)을 포함할 수 있다.
질화물 반도체층은 선택적으로 언도핑(undoped) 되거나 도핑될 수 있다. 예를 들어, 복수 개의 질화물 반도체층 중 마지막 상층에 있는 질화물 반도체층은 n형 또는 p형으로 도핑되고, 나머지 질화물 반도체층은 언도핑될 수 있다. 상기 제3 질화물 반도체층(40)은 예를 들어, n형 또는 p형으로 도핑된 전도성 질화물층으로 형성될 수 있다. 또는, 상기 제3 질화물 반도체층(40)은 언도핑된 층과 도핑된 층의 2층 구조를 가질 수 있다. 상기 제3 질화물 반도체층(40)은 예를 들어, 반도체 소자의 전류 스프레딩(current spreading)을 고려하여 2um 이상의 두께와 3E18/cm3 이상의 도핑농도를 가질 수 있다. 하지만, 질화물 적층체(35)의 구조는 여기에 한정되는 것은 아니며 다양하게 변경 가능하다.
한편, 도 5에 도시된 바와 같이 상기 제1 질화물 반도체층(17) 하부에 기판(10)이 구비될 수 있다. 그리고, 상기 기판(10)과 제1 질화물 반도체층(17) 사이에 핵성장층(13)과 적어도 하나의 버퍼층(15)이 구비될 수 있다. 상기 적어도 하나의 버퍼층(15) 상에 제1질화물 반도체층(17)이 형성될 수 있다. 제1질화물 반도체층(17)과, 그 위에 구비된 마스크층(20), 제1 합체층(23), 삽입층(25) 및 제2 합체층(28), 중간층(30) 및 질화물 적층체(35)는 도 3을 참조하여 설명한 것과 실질적으로 동일하므로 여기서는 그 상세한 설명을 생략하기로 한다.
상기 기판(10)은 실리콘을 함유하는 물질로 형성될 수 있다. 즉, 상기 기판(10)은 실리콘계 기판일 수 있다. 예를 들어, 상기 기판(10)은 실리콘(Si) 기판 또는 실리콘카바이드(SiC) 기판을 포함할 수 있다. 상기 실리콘 기판은 예를 들어 (111) 면을 사용할 수 있다. 상기 기판(10)은 황산과수, 불산, 탈이온화수 등을 이용하여 클리닝될 수 있다. 클리닝된 기판은 금속 및 유기물 등의 불순물 및 자연산화막이 제거되고, 표면이 수소로 종료(termination)되어 에피 성장에 적합한 상태가 될 수 있다.
핵성장층(13)은 예를 들어, AlN로 형성될 수 있다. 핵성장층(13)은 기판(10)과 질화물 반도체층이 반응하여 생기는 melt-back 현상을 막아 주며 이후 성장될 버퍼층(15) 또는 제1 질화물 반도체층(17)이 잘 웨팅(wetting) 될 수 있게 하는 역할을 할 수 있다. 핵성장층의 성장 단계에서 초기에 Al 소스(source)를 먼저 주입하게 되는데 이는 기판이 암모니아에 먼저 노출되어 질화되는 것을 막기 위한 것이다. 예를 들어, 핵성장층은 수십에서 수백 나노의 크기를 가질 수 있다.
상기 적어도 하나의 버퍼층(15)은 AlN, AlGaN, 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1,x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성될 수 있다. 상기 적어도 하나의 버퍼층(15)은 기판(10)과 제1질화물 반도체층(20) 사이의 격자 상수의 불일치로 인한 전위(dislocation)를 줄이고, 열팽창 계수의 불일치로 인해 발생되는 크랙 생성을 억제하기 위해 구비될 수 있다.
도 5에서는 기판(10) 상에 하나의 버퍼층(15)을 구비한 예를 도시하였지만, 복수 개의 버퍼층을 포함하는 것도 가능하다.
상기 버퍼층(15)과 제1질화물 반도체층(17)의 계면에서는 전위 루프 (dislocation loop)가 형성되어 결함밀도(dislocation density)가 감소될 수 있다. 상기 버퍼층(15)이 예를 들어 AlxGa1-xN(0≤x≤1)으로 형성될 때, Al 조성은 단일 조성을 가지거나 순차적으로 줄어드는 조성을 가질 수 있다. 예를 들어 Al 조성을 Al0.7Ga0.3N --> Al0.5Ga0.5N --> Al0.3Ga0.7N 으로 step-grade로 순차적으로 감소시킬 수 있다. 이 경우, 버퍼층과 질화물 반도체층 사이의 격자 부정합 및 열팽창계수 부정합을 단계적으로 줄여 주어 에피 성장시 압축응력을 효과적으로 발생시킬 수 있으며, 냉각시 발생되는 인장응력을 감소시킬 수 있다. 또한, 관통 전위의 밴딩(bending)을 유발하여 결함을 감소시킬 수 있다. 버퍼층의 두께가 두꺼워질 수록 이후 제1 질화물 반도체층의 압축응력 완화(compressive stress relaxation)를 감소시킬 수 있으며, 결함도 감소시킬 수 있다. 버퍼층의 두께는 수백 나노에서 수 마이크로 두께를 가질 수 있다. 한편, 상기 기판(10)은 반도체 소자의 제작 중 또는 제작 후에 제거될 수 있다. 또는, 상기 기판(10)을 제거시 핵성장층(13)과 버퍼층(15)도 함께 제거될 수 있다.
상기 기판(10)을 제거시, 상기 질화물 적층체(35) 상부에 지지체로서 웨이퍼(미도시)를 본딩한다. 웨이퍼 본딩에 대해서는 뒤에서 반도체 소자의 제조 방법을 설명할 때 자세히 설명하기로 한다. 웨이퍼 본딩 공정에서 본딩 메탈에 의해 추가 인장 응력이 발생하고, 인장 응력이 질화물 반도체 박막의 파괴 인성(fracture toughness) 이상이 되면 질화물 반도체 박막에 크랙이 발생될 수 있다. 또한, 기판을 제거하는 과정에서 본딩 메탈에 의한 인장 응력이 질화물 반도체 박막에 인장 응력을 유발하여 크랙이 발생될 수 있다. 그런데, 본 실시예에 따른 반도체 소자는 기판을 제거하는 과정에서 질화물 반도체 박막에 크랙이 발생되는 것을 감소 또는 방지할 수 있다. 이하에서, 본 실시예에 따른 반도체 소자에서 크랙 발생이 감소되는 작용에 대해 설명한다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 도식적으로 나타낸 것이며, 도 8은 비교예의 반도체 소자를 도식적으로 나타낸 것이다. 도 6에 도시된 반도체 소자는 SiNx 마스크층/1.15㎛ uGaN/삽입층/1.15㎛ uGaN/중간층/0.25 ㎛ uGaN/2.75㎛ nGaN의 적층 구조를 가진다. 여기서, uGaN은 언도핑 GaN을, nGaN은 n형으로 도핑된 GaN을 나타낸다. 도 7은 도 6에 도시된 반도체 소자의 일부 단면 SEM(scanning electron microscope) 이미지를 나타낸 것이다. 도 7에서 제1합체층에 대응되는 첫 번째 1.15㎛ uGaN층의 상부에서 일부 합체가 이루어지지 않은 비평탄면을 보여준다. 도 8에 도시된 반도체 소자는 SiNx 마스크층/2.3㎛ uGaN/중간층/0.25 ㎛ uGaN/2.75㎛ nGaN의 적층 구조를 가지는 것으로, 도 6과 비교할 때 마스크층에 의해 합체 성장되는 2.3㎛ uGaN층 내에 삽입층이 없는 구조이다.
도 9는 본 실시예의 적층 구조와 비교예의 적층 구조를 성장시, MOCVD(Metal Organic Chemical Vapor Deposition) 내부의 in-situ 만곡 데이터(curvature data)와 반사율을 보여준다. 만곡은 (+) 값이 위로 볼록한 만곡 형태를 가지는 것으로 압축 응력을 받는 것을 나타내고, (-) 값이 아래로 볼록한 만곡 형태를 가지는 것으로 인장 응력을 받는 것을 나타낸다. 도 9에서 원으로 표시된 부분이 질화물 반도체층이 합체 성장되는 부분을 나타낸 것으로, 본 실시예가 삽입층에 의해 비교예에 비해 삽입층 이후의 uGaN층(제2합체층에 대응)에 압축 응력(compressive stress)이 상대적으로 많이 걸리는 것을 볼 수 있다. 이를 통해, 전체적인 응력을 상대적으로 압축 응력으로 만들 수 있다.
도 10은 c-GaN층 내에 삽입층이 있는 본 실시예와 c-GaN층 내에 삽입층이 없는 비교예에 대해, micro-Raman 분석법을 통해 응력 분포를 측정한 결과를 보인 것이다. 여기서, c-GaN층은 합체 성장에 의해 형성된 GaN층을 나타낸다. 비교예에서는 c-GaN층의 전체 영역에서 인장 응력을 받고 있으나, 본 실시예에서는 c-GaN층 내부의 삽입층 이후 두 번째 c-GaN층에서 압축 응력이 발생된다. 따라서, 반도체 소자 전체의 평균 응력을 상대적으로 압축 응력으로 만들 수 있고, 이에 따라 웨이퍼 본딩시 및/또는 기판 제거시 크랙 발생을 감소 또는 방지할 수 있다. 본 발명의 실시예는 합체 성장되는 질화물 반도체층 내에 삽입층을 구비하므로, 합체 질화물 반도체층의 두께를 증가시키지 않으면서 삽입층에 의해 압축 응력을 생성하여 질화물 반도체 박막을 성장할 수 있다. 합체 질화물 반도체층의 두께가 증가하면 인장 응력을 받는 부분이 증가하게 되므로 크랙에 불리한데, 본 발명의 실시예에서는 합체 질화물 반도체층의 두께의 증가 없이 삽입층을 구비할 수 있으므로 인장 응력을 억제할 수 있다. 또한, 질화물 반도체층의 결정성을 향상시키기 위해서는 마스크층에서 마스킹 영역을 증가시켜야 하는데, 이 경우 합체 성장되는 질화물 반도체층의 두께가 증가하게 되어 인장 응력을 받는 부분이 증가할 수 있다. 하지만, 본 발명의 실시예에서는 동일한 두께의 합체 성장 질화물 반도체층에서 삽입층에 의해 압축 응력이 발생되어 전체적인 인장 응력이 상대적으로 감소되므로 결정성과 크랙 감소 양쪽을 만족시킬 수 있다.
도 11은 본 발명의 실시예와 비교예에서 웨이퍼 본딩 후의 GaN 박막의 델타 보우잉 변화량과 웨이퍼 테두리부에서 발생되는 최대 크랙 길이를 나타낸 것이다. 델타 보우잉은 GaN 박막의 성장 상태에서의 보우잉과 웨이퍼 본딩 후 실리콘 기판 제거한 상태의 보우잉의 차를 나타낸다. 델타 보우잉이 크면 GaN 박막의 휨 변화량이 커져 크랙이 발생하기 쉽다. 여기서, 웨이퍼 본딩 공정은 GaN 박막이 성장된 에피 위에 Ti/Ni/Au=50/100/1500nm로 증착하고, 서브마운트 Ti/Ni/Au/Sn/Au=50/100/80/3800/70nm를 증착하여 280도에서 50000N의 압력으로 웨이퍼 본딩한 후 실리콘 기판을 제거한다. 웨이퍼 본딩 조건은 8”직경의 웨이퍼를 기준으로 작성되었다. 동일한 조건의 웨이퍼 본딩 공정을 거친 후, GaN 박막의 휨 변화량(델타 보우잉)을 측정한 결과, 비교예의 GaN 박막의 휨 변화량은 대략 90㎛이고, 본 실시예의 GaN 박막의 휨 변화량은 대략 45㎛정도 되었다. 또한, 실리콘 기판의 제거 후 최대 크랙 길이가 비교예에서는 대략 30 mm, 본 실시예에서는 6 mm 이내 정도 되었다.
이상 설명한 바와 같이 본 발명의 실시예에 따른 반도체 소자는 전체적으로 평균 압축 응력을 증가시켜 인장 응력으로 인한 크랙을 감소 또는 방지할 수 있다. 예를 들어, 성장된 질화물 박막에 웨이퍼 본딩을 하거나, 실리콘 기판을 제거할 때 크랙이 발생되는 것을 감소 또는 방지할 수 있다.
다음은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 첨부 도면을 참조하여 상세히 설명한다.
도 12를 참조하면, 기판(110) 상에 핵성장층(113), 버퍼층(115) 및 제1질화물 반도체층(117)을 형성한다. 기판(110)은 실리콘계 기판일 수 있으며, 예를 들어 실리콘 기판 또는 실리콘 카바이드 기판일 수 있다. 핵성장층(113)은 예를 들어, AlN로 형성될 수 있다. 버퍼층(115)은 AlN, AlGaN, 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1,x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성될 수 있다. 여기서는 버퍼층이 한 층인 경우를 예시하였으나 버퍼층이 복수 층으로 구성되는 것도 가능하다. 제1질화물 반도체층(117)은 AlxInyGa1-x-yN(0≤x,y≤1, x+y<1)으로 형성될 수 있다. 예를 들어, 상기 적어도 하나의 질화물 반도체층은 GaN, InGaN, 또는 AlInGaN 중 어느 하나를 포함하는 물질로 형성될 수 있다.
도 13 을 참조하면, 상기 제1질화물 반도체층(117) 상에 마스크층(120)을 형성한다. 상기 마스크층(120)은 마스킹 영역(121a)과 오픈 영역(121b)을 포함하는 패턴(121)을 포함할 수 있다. 마스크층(120)은 상기 질화물 반도체층이 노출되지 않도록 평면상에서 완전히 덮는 형태가 아닌, 상기 질화물층을 부분적으로 랜덤하게 덮을 수 있는 수준에서 형성될 수 있다. 따라서, 상기 마스크층이 상기 질화물 반도체층을 덮는 정도에 따라 질화물 반도체층이 노출되는 영역이 결정되고, 그 위에서 성장되는 질화물 반도체층의 초기 아일랜드 성장 형태가 달라질 수 있다. 하지만, 도면에서는 마스크층을 설명의 편의상 일정한 패턴을 가진 것으로 확대하여 도시하기로 한다. 상기 마스크층(120) 상에 합체층을 성장시킨다. 도 14를 참조하면 상기 오픈 영역(121b)을 통해 아일랜드가 형성되고, 아일랜드의 수평 성장에 의해 아일랜드가 합체되어 제1합체층(123)을 형성할 수 있다. 제1합체층(123)은 합체가 완료되기 전에 중단되어 비평탄 상부면(123a)을 가질 수 있다. 그리고, 비평탄 상부면(123a) 상에 삽입층(125)을 증착한다. 삽입층(125)은 AlN, AlGaN, 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1,x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성될 수 있다.
도 16을 참조하면, 상기 삽입층(125) 상에 제2합체층(128)을 성장시킨다. 제2합체층(128)에서는 합체가 계속 진행되다가 합체가 완성되면 평탄한 상부면을 가질 수 있다. 제1합체층과 제2합체층(123)(128)은 AlxInyGa1-x-yN(0≤x,y≤1, x+y<1)으로 형성될 수 있다. 상기 제2합체층(128) 상에 적어도 하나의 질화물 반도체층을 포함하는 질화물 적층체(135)를 형성할 수 있다. 그리고, 질화물 적층체(135) 상에 웨이퍼(150)를 본딩한다. 웨이퍼(150)는 실리콘계 웨이퍼, 예를 들어 실리콘 웨이퍼일 수 있다. 예를 들어 메탈 공융 본딩(eutectic bonding)에 의해 웨이퍼 본딩을 할 수 있다. 웨이퍼(150)는 기판(110)을 제거시 질화물 박막을 지지하기 위한 것이다. 웨이퍼 본딩 후 도 17에 도시된 바와 같이 기판(110)을 제거할 수 있다. 기판 제거시 핵성장층(113)과 버퍼층(115)이 같이 제거될 수 있다.
상기 웨이퍼 본딩시 및/또는 기판 제거시 인장 응력에 의해 크랙이 발생될 수 있는데, 본 발명의 실시예에서와 같이 합체층 내에 적어도 하나의 삽입층을 형성하여 압축 응력을 생성함으로써 크랙을 감소 또는 방지할 수 있다.
한편, 도 18에 도시된 바와 같이 도 17에 도시된 반도체 소자에 전기적 연결을 위한 비아홀(160)을 더 형성할 수 있다. 상기 비아홀(160)은 반도체 소자의 하부로부터 에칭에 의해 형성될 수 있다. 비아홀(160)을 에칭할 때 비아홀을 통해 제1 및 제2 합체층과 질화물 적층체가 노출되면서 크랙이 발생될 수 있는데, 상기 삽입층(125)에 의해 에칭으로 인한 크랙을 감소 또는 방지할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 실리콘 기판 또는 실리콘 카바이드 기판을 사용하여 대구경의 웨이퍼 제작이 가능하게 된다. 본 발명의 실시예에 따른 반도체 소자는 발광 소자(Light emitting diode), 쇼트키 다이오드, 레이저 다이오드, 전계 효과 트랜지스터(Field Effect Transistor) 또는 파워 디바이스(power device) 등에 적용될 수 있다.
본 발명의 실시예에 따른 반도체 소자는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
10,110...기판, 13,113...핵성장층
15,115...버퍼층, 17,117...질화물 반도체층
20,120...마스크층, 23,25,123,125...합체층
23a...비평탄 상부면, 25,125...삽입층
32,38...중간층, 35,135...질화물 적층체

Claims (26)

  1. 제1질화물 반도체층;
    상기 제1질화물 반도체층 상에 구비된 마스크층;
    상기 마스크층의 패턴에 따라 성장하다가 합체되어 형성된 것으로, 비평탄 상부면을 가진 제1 합체층;
    상기 제1합체층 상의 삽입층;
    상기 삽입층 상의 제2합체층; 및
    상기 제2합체층 상의 질화물 적층체;를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 마스크층은 실리콘질화물 또는 마그네슘질화물을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1합체층과 제2합체층은 질화물 반도체로 형성된 반도체 소자.
  4. 제3항에 있어서,
    상기 제1합체층과 제2합체층은 갈륨을 함유한 질화물로 형성된 반도체 소자.
  5. 제1항에 있어서,
    상기 제1합체층과 제2합체층은 AlxInyGa1-x-yN(0≤x,y≤1, x+y<1)로 형성된 반도체 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 삽입층은 Alx0Iny0Ga1 -x0- y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2) 초격자로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지는 반도체 소자.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 삽입층이 압축 응력을 발생시키는 반도체 소자.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 비평탄 상부면이 합체가 완료되기 전에 형성될 수 있다.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1질화물 반도체층 하부에 적어도 하나의 버퍼층을 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 적어도 하나의 버퍼층은 AlN, AlGaN, 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1,x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성된 반도체 소자.
  11. 제9항에 있어서,
    상기 적어도 하나의 버퍼층 하부에 핵성장층을 더 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 핵성장층은 AlN로 형성된 반도체 소자.
  13. 제11항에 있어서,
    상기 핵성장층 하부에 기판을 더 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 기판은 실리콘 기판 또는 실리콘 카바이드 기판을 포함하는 반도체 소자.
  15. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2합체층과 질화물 적층체 사이에 삽입층과 합체층이 적어도 한 쌍 이상 더 구비되는 반도체 소자.
  16. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2합체층과 질화물 적층체 사이에 중간층을 포함하는 질화물 반도체층.
  17. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 중간층은 Alx0Iny0Ga1 -x0- y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2) 초격자로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지는 반도체 소자.
  18. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 질화물 적층체는 복수 개의 질화물 반도체층과 상기 복수 개의 질화물 반도체층 사이에 구비된 적어도 하나의 중간층을 포함하는 반도체 소자.
  19. 기판 상에 제1질화물 반도체층을 형성하는 단계;
    상기 제1질화물 반도체층 상에 마스크층을 형성하는 단계;
    상기 마스크층의 패턴에 따라 제1합체층을 형성하는 단계;
    상기 제1합체층의 합체가 완료되기 전에 합체를 중단하여 비평탄 상부면을 형성하는 단계;
    상기 비평탄 상부면 상에 삽입층을 형성하는 단계;
    상기 삽입층 상에 제2합체층을 형성하는 단계; 및
    상기 제2합체층 상에 질화물 적층체를 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
  20. 제19항에 있어서,
    상기 마스크층은 실리콘질화물 또는 마그네슘질화물을 포함하는 반도체 소자 제조 방법.
  21. 제19항에 있어서,
    상기 제1합체층과 제2합체층은 질화물 반도체로 형성된 반도체 소자 제조 방법.
  22. 제21항에 있어서,
    상기 제1합체층과 제2합체층은 갈륨을 함유한 질화물로 형성된 반도체 소자 제조 방법.
  23. 제21항에 있어서,
    상기 제1합체층과 제2합체층은 AlxInyGa1-x-yN(0≤x,y≤1, x+y<1)로 형성된 반도체 소자 제조 방법.
  24. 제19항 내지 제23항 중 어느 한 항에 있어서,
    상기 삽입층은 Alx0Iny0Ga1 -x0- y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2) 초격자로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지는 반도체 소자 제조 방법.
  25. 제19항 내지 제23항 중 어느 한 항에 있어서,
    상기 삽입층이 압축 응력을 발생시키는 반도체 소자 제조 방법.
  26. 제19항 내지 제23항 중 어느 한 항에 있어서,
    상기 비평탄 상부면이 합체가 완료되기 전에 형성된 반도체 소자 제조 방법.
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JP6582736B2 (ja) * 2015-08-25 2019-10-02 富士電機株式会社 窒化物半導体装置の製造方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101834245B (zh) * 2001-06-15 2013-05-22 克里公司 在SiC衬底上形成的GaN基LED
US7247889B2 (en) * 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
US8575651B2 (en) * 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
US9406505B2 (en) * 2006-02-23 2016-08-02 Allos Semiconductors Gmbh Nitride semiconductor component and process for its production
US7459380B2 (en) * 2006-05-05 2008-12-02 Applied Materials, Inc. Dislocation-specific dielectric mask deposition and lateral epitaxial overgrowth to reduce dislocation density of nitride films
US8362503B2 (en) * 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures
US8957454B2 (en) * 2011-03-03 2015-02-17 International Rectifier Corporation III-Nitride semiconductor structures with strain absorbing interlayer transition modules
CA2883101A1 (en) * 2011-09-06 2013-03-14 Trilogy Environmental Systems Inc. Hybrid desalination system

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